JP2000216271A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Abstract
(57)【要約】
【課題】アバランシェブレークダウンにより発生した電
荷のフローティングゲート内への注入量をメモリセル間
で均一化して急峻なしきい値電圧分布を得る。 【解決手段】基板1に支持された半導体層3内にソース
不純物領域4およびドレイン不純物領域5が互いに離間
して形成され、両不純物領域4,5に挟まれた半導体層
部分の上に、ゲート絶縁膜7、浮遊ゲートFG、ゲート
間絶縁膜8および制御ゲートCGが積層されたメモリト
ランジスタを有する。メモリトランジスタは、アバラン
シェブレークダウンにより発生した電荷の制御ゲートC
Gへの注入によってしきい値電圧が制御される。本発明
では、半導体層3より抵抗率が低い低抵抗層(例えば、
エピタキシャル成長層)2が、半導体層3と基板1との
間に介在している。アバランシェ降伏電流は主に低抵抗
層2を介して流れるため、半導体層3の電位ムラが低減
され、電荷注入量がセル間で均一化する。
荷のフローティングゲート内への注入量をメモリセル間
で均一化して急峻なしきい値電圧分布を得る。 【解決手段】基板1に支持された半導体層3内にソース
不純物領域4およびドレイン不純物領域5が互いに離間
して形成され、両不純物領域4,5に挟まれた半導体層
部分の上に、ゲート絶縁膜7、浮遊ゲートFG、ゲート
間絶縁膜8および制御ゲートCGが積層されたメモリト
ランジスタを有する。メモリトランジスタは、アバラン
シェブレークダウンにより発生した電荷の制御ゲートC
Gへの注入によってしきい値電圧が制御される。本発明
では、半導体層3より抵抗率が低い低抵抗層(例えば、
エピタキシャル成長層)2が、半導体層3と基板1との
間に介在している。アバランシェ降伏電流は主に低抵抗
層2を介して流れるため、半導体層3の電位ムラが低減
され、電荷注入量がセル間で均一化する。
Description
【0001】
【発明の属する技術分野】本発明は、アバランシェブレ
ークダウンにより発生したホットホールまたはホットエ
レクトロンをメモリトランジスタの書き込みおよび/ま
たは消去に用いる不揮発性半導体記憶装置に関する。
ークダウンにより発生したホットホールまたはホットエ
レクトロンをメモリトランジスタの書き込みおよび/ま
たは消去に用いる不揮発性半導体記憶装置に関する。
【0002】
【従来の技術】従来から、書き込みをCHE(Channel H
ot Electron)注入で行い、消去をSAH(Source Avalan
che Hot-hole) 注入で行う不揮発性半導体記憶装置が知
られている。このタイプの不揮発性半導体記憶装置は、
ホットホールを用いることからゲート絶縁膜が劣化しや
すく書き換え回数に制限があるが、書き換えを余り行う
必要がない特定用途、例えばマイクロコンピュータチッ
プに内蔵され、プログラムを格納するフラッシュメモリ
用として開発が進められている。書き込み・消去がエネ
ルギー的に励起された電荷の注入にもとづくことから、
書き込み・消去で必要とされる電圧を全て外部電源電圧
によってまかなうことで昇圧回路を省略でき、チップコ
ストを下げることができる利点があるためである。
ot Electron)注入で行い、消去をSAH(Source Avalan
che Hot-hole) 注入で行う不揮発性半導体記憶装置が知
られている。このタイプの不揮発性半導体記憶装置は、
ホットホールを用いることからゲート絶縁膜が劣化しや
すく書き換え回数に制限があるが、書き換えを余り行う
必要がない特定用途、例えばマイクロコンピュータチッ
プに内蔵され、プログラムを格納するフラッシュメモリ
用として開発が進められている。書き込み・消去がエネ
ルギー的に励起された電荷の注入にもとづくことから、
書き込み・消去で必要とされる電圧を全て外部電源電圧
によってまかなうことで昇圧回路を省略でき、チップコ
ストを下げることができる利点があるためである。
【0003】図7は、従来のメモリトランジスタの構成
を示す概略断面図である。図7において、例えばp型シ
リコンウエハまたはp型ウエル等の半導体層100上
に、ゲート絶縁膜101、フローティングゲートFG、
ゲート間絶縁膜102、コントロールゲートCGが積層
され、その両側の半導体層表面に、ソース不純物領域1
03、ドレイン不純物領域104が形成されている。こ
のメモリトランジスタのチャネルが形成される半導体層
100は、基板裏面側から、または図示のように例えば
複数のメモリセルごとに表面側に設けられたp+ コンタ
クト不純物領域105を介して、所定の電圧が印加され
て電位固定が可能となっている。
を示す概略断面図である。図7において、例えばp型シ
リコンウエハまたはp型ウエル等の半導体層100上
に、ゲート絶縁膜101、フローティングゲートFG、
ゲート間絶縁膜102、コントロールゲートCGが積層
され、その両側の半導体層表面に、ソース不純物領域1
03、ドレイン不純物領域104が形成されている。こ
のメモリトランジスタのチャネルが形成される半導体層
100は、基板裏面側から、または図示のように例えば
複数のメモリセルごとに表面側に設けられたp+ コンタ
クト不純物領域105を介して、所定の電圧が印加され
て電位固定が可能となっている。
【0004】この不揮発性半導体記憶装置では、書き込
み時に、たとえば、コントロールゲートCGに所定の正
の電圧を印加し、半導体層100を接地した状態で、ソ
ース不純物領域103とドレイン不純物領域104間に
所定電圧を印加する。このとき形成されたチャネルの多
数キャリア(電子)は、ソース・ドレイン間の印加電圧
で電界加速され、ドレイン端でホットエレクトロンとな
って、ゲート印加電圧によって誘導されフローティング
ゲートFG内に注入される。これにより、メモリトラン
ジスタのしきい値電圧が上昇し、書き込みがなされる。
み時に、たとえば、コントロールゲートCGに所定の正
の電圧を印加し、半導体層100を接地した状態で、ソ
ース不純物領域103とドレイン不純物領域104間に
所定電圧を印加する。このとき形成されたチャネルの多
数キャリア(電子)は、ソース・ドレイン間の印加電圧
で電界加速され、ドレイン端でホットエレクトロンとな
って、ゲート印加電圧によって誘導されフローティング
ゲートFG内に注入される。これにより、メモリトラン
ジスタのしきい値電圧が上昇し、書き込みがなされる。
【0005】消去時には、たとえば、ドレイン不純物領
域104をオープン、半導体層100を接地した状態
で、ソース不純物領域103およびコントロールゲート
CGにそれぞれ所定の正の電圧を印加する。このとき予
め耐圧が低くされたソース端でアバランシェブレークダ
ウンが発生し、アバランシェ降伏電流によるクールホー
ル(Cool-Hole) がソースとゲート間の電界でホットホー
ル化し、フローティングゲートFGに注入される。これ
により、メモリトランジスタのしきい値電圧が低下して
消去がなされる。
域104をオープン、半導体層100を接地した状態
で、ソース不純物領域103およびコントロールゲート
CGにそれぞれ所定の正の電圧を印加する。このとき予
め耐圧が低くされたソース端でアバランシェブレークダ
ウンが発生し、アバランシェ降伏電流によるクールホー
ル(Cool-Hole) がソースとゲート間の電界でホットホー
ル化し、フローティングゲートFGに注入される。これ
により、メモリトランジスタのしきい値電圧が低下して
消去がなされる。
【0006】
【発明が解決しようとする課題】ところが、この従来の
不揮発性半導体記憶装置では、とくに消去時のしきい値
電圧がメモリセルアレイ内で大きくばらつき、ブロード
なしきい値電圧分布しかえられないという課題があっ
た。
不揮発性半導体記憶装置では、とくに消去時のしきい値
電圧がメモリセルアレイ内で大きくばらつき、ブロード
なしきい値電圧分布しかえられないという課題があっ
た。
【0007】本発明の目的は、アバランシェブレークダ
ウンにより発生した電荷のフローティングゲート内への
注入により消去(または書き込み)を行う際に、その電
荷注入量をメモリセル間で均一化して急峻なしきい値電
圧分布が得られる不揮発性半導体記憶装置を提供するこ
とにある。
ウンにより発生した電荷のフローティングゲート内への
注入により消去(または書き込み)を行う際に、その電
荷注入量をメモリセル間で均一化して急峻なしきい値電
圧分布が得られる不揮発性半導体記憶装置を提供するこ
とにある。
【0008】
【課題を解決するための手段】本発明に係る不揮発性半
導体記憶装置は、基板に支持された半導体層内にソース
不純物領域およびドレイン不純物領域が互いに離間して
形成され、当該両不純物領域に挟まれた半導体層部分の
上に、ゲート絶縁膜、浮遊ゲート、ゲート間絶縁膜およ
び制御ゲートが積層され、アバランシェブレークダウン
により発生した電荷の上記浮遊ゲートへの注入によって
しきい値電圧が制御されるメモリトランジスタを有する
不揮発性半導体記憶装置であって、上記半導体層より抵
抗率が低く、上記アバランシェブレークダウンにより発
生した電荷を流す低抵抗層が、上記半導体層と基板との
間に介在している。
導体記憶装置は、基板に支持された半導体層内にソース
不純物領域およびドレイン不純物領域が互いに離間して
形成され、当該両不純物領域に挟まれた半導体層部分の
上に、ゲート絶縁膜、浮遊ゲート、ゲート間絶縁膜およ
び制御ゲートが積層され、アバランシェブレークダウン
により発生した電荷の上記浮遊ゲートへの注入によって
しきい値電圧が制御されるメモリトランジスタを有する
不揮発性半導体記憶装置であって、上記半導体層より抵
抗率が低く、上記アバランシェブレークダウンにより発
生した電荷を流す低抵抗層が、上記半導体層と基板との
間に介在している。
【0009】上記低抵抗層は、好適には、上記半導体層
より高濃度で同じ導電型の不純物を含む導電性半導体か
らなる。また、上記低抵抗層は、好適には、上記半導体
基板と結晶軸がおおよそ揃った半導体の結晶成長層から
なる。
より高濃度で同じ導電型の不純物を含む導電性半導体か
らなる。また、上記低抵抗層は、好適には、上記半導体
基板と結晶軸がおおよそ揃った半導体の結晶成長層から
なる。
【0010】本発明に係る他の不揮発性半導体記憶装置
は、基板に支持された半導体層内にソース不純物領域お
よびドレイン不純物領域が互いに離間して形成され、当
該両不純物領域に挟まれた半導体層部分上に、ゲート絶
縁膜、浮遊ゲート、ゲート間絶縁膜および制御ゲートが
積層され、アバランシェブレークダウンにより発生した
電荷の上記浮遊ゲートへの注入によってしきい値電圧が
制御されるメモリトランジスタを有する不揮発性半導体
記憶装置であって、上記半導体層より抵抗率が低く、上
記アバランシェブレークダウンにより発生した電荷を流
す低抵抗層が、上記半導体層と基板との間に介在し、上
記低抵抗層と上記ソース不純物領域またはドレイン不純
物領域との間に、上記半導体層より高濃度で同じ導電型
の埋込不純物領域が形成されている。
は、基板に支持された半導体層内にソース不純物領域お
よびドレイン不純物領域が互いに離間して形成され、当
該両不純物領域に挟まれた半導体層部分上に、ゲート絶
縁膜、浮遊ゲート、ゲート間絶縁膜および制御ゲートが
積層され、アバランシェブレークダウンにより発生した
電荷の上記浮遊ゲートへの注入によってしきい値電圧が
制御されるメモリトランジスタを有する不揮発性半導体
記憶装置であって、上記半導体層より抵抗率が低く、上
記アバランシェブレークダウンにより発生した電荷を流
す低抵抗層が、上記半導体層と基板との間に介在し、上
記低抵抗層と上記ソース不純物領域またはドレイン不純
物領域との間に、上記半導体層より高濃度で同じ導電型
の埋込不純物領域が形成されている。
【0011】上記埋込不純物領域は、好適には、上記ソ
ース不純物領域またはドレイン不純物領域の上記基板と
の対向面に接している。
ース不純物領域またはドレイン不純物領域の上記基板と
の対向面に接している。
【0012】このような構成の不揮発性半導体記憶装置
では、たとえば、消去時にソース不純物領域端の近傍で
アバランシェブレークダウンが起こると、初期段階で
は、アバランシェブレークダウンによって生じ電界によ
り励起されたホットホールとホットエレクトロンのう
ち、基板に逃げるホットホールの一部が、未だ比較的に
低い電位のフローティングゲートに注入される。これに
よりフローティングゲートの電位が徐々に上昇し、それ
とともにホットホール注入量も減っていく。また、フロ
ーティングゲート電位上昇にともなって、今まで主に正
の電圧印加側(例えば、ソース)に逃げていたホットエ
レクトロンの一部がフローティングゲート中に徐々に注
入されるようになる。エレクトロン注入は電位を下げる
方向に働くので、最終的には、ホットホール注入とホッ
トエレクトロン注入が釣り合い、フローティングゲート
電位が自己収束することになる。自己収束したフローテ
ィングゲート電位によって、メモリトランジスタの消去
状態のしきい値電圧が決まる。
では、たとえば、消去時にソース不純物領域端の近傍で
アバランシェブレークダウンが起こると、初期段階で
は、アバランシェブレークダウンによって生じ電界によ
り励起されたホットホールとホットエレクトロンのう
ち、基板に逃げるホットホールの一部が、未だ比較的に
低い電位のフローティングゲートに注入される。これに
よりフローティングゲートの電位が徐々に上昇し、それ
とともにホットホール注入量も減っていく。また、フロ
ーティングゲート電位上昇にともなって、今まで主に正
の電圧印加側(例えば、ソース)に逃げていたホットエ
レクトロンの一部がフローティングゲート中に徐々に注
入されるようになる。エレクトロン注入は電位を下げる
方向に働くので、最終的には、ホットホール注入とホッ
トエレクトロン注入が釣り合い、フローティングゲート
電位が自己収束することになる。自己収束したフローテ
ィングゲート電位によって、メモリトランジスタの消去
状態のしきい値電圧が決まる。
【0013】このように、消去後のしきい値電圧はフロ
ーティングゲートへのホットホール注入量とホットエレ
クトロン注入量との比率で決まり、この比率は、たとえ
ば、コントロールゲート、ソース不純物領域および半導
体層の印加電圧を適宜変えることによって変更可能であ
る。
ーティングゲートへのホットホール注入量とホットエレ
クトロン注入量との比率で決まり、この比率は、たとえ
ば、コントロールゲート、ソース不純物領域および半導
体層の印加電圧を適宜変えることによって変更可能であ
る。
【0014】本発明では、メモリトランジスタのチャネ
ルが形成される半導体層が、より低効率が低い低抵抗層
を介して半導体基板上に設けられていることから、半導
体層の電流パスが低抵抗層に迂回して形成されやすい。
この低抵抗層の抵抗率を半導体層に比べ十分に小さくす
ると、高抵抗な半導体層を流れる電流成分が大幅に減少
し、アバランシェ降伏電流が主に低抵抗層を流れる結
果、半導体層の電位分布のバラツキ量が小さくなる。し
たがって、しきい値電圧の変化に寄与するフローティン
グゲートへの電荷注入量が均一化する。
ルが形成される半導体層が、より低効率が低い低抵抗層
を介して半導体基板上に設けられていることから、半導
体層の電流パスが低抵抗層に迂回して形成されやすい。
この低抵抗層の抵抗率を半導体層に比べ十分に小さくす
ると、高抵抗な半導体層を流れる電流成分が大幅に減少
し、アバランシェ降伏電流が主に低抵抗層を流れる結
果、半導体層の電位分布のバラツキ量が小さくなる。し
たがって、しきい値電圧の変化に寄与するフローティン
グゲートへの電荷注入量が均一化する。
【0015】とくに、埋込不純物領域を設ける場合、こ
の埋込不純物領域を介してアバランシェ降伏電流が低抵
抗層に流れやすくなり、フローティングゲートへの電荷
注入量がさらに均一化する。
の埋込不純物領域を介してアバランシェ降伏電流が低抵
抗層に流れやすくなり、フローティングゲートへの電荷
注入量がさらに均一化する。
【0016】
【発明の実施の形態】第1実施形態 図1は、第1実施形態に係る不揮発性半導体記憶装置の
メモリトランジスタ構造を示す断面図である。
メモリトランジスタ構造を示す断面図である。
【0017】図1において、例えばシリコンウエハ等の
半導体基板1の一主面上に、低抵抗層2が形成されてい
る。低抵抗層2は、例えば、エピタキシャル成長によっ
て形成され、ホウ素等のp型不純物が所定量導入された
導電性半導体からなる。低抵抗層2上に、半導体層3が
形成されている。半導体層3は、低抵抗層2と同様に、
例えばエピタキシャル成長によって形成され、ホウ素等
のp型不純物が所定量導入された導電性半導体からな
る。半導体層3は、メモリトランジスタのチャネルが形
成されるため、そのしきい値電圧に応じて濃度が比較的
低く設定されている。これに対し、その下の低抵抗層2
は、半導体層3に付与される基準電位を余り電圧降下さ
せないでメモリトランジスタの下方に伝達させる経路と
して機能させる必要から、できるだけ濃度を高くして抵
抗率が低く設定されている。
半導体基板1の一主面上に、低抵抗層2が形成されてい
る。低抵抗層2は、例えば、エピタキシャル成長によっ
て形成され、ホウ素等のp型不純物が所定量導入された
導電性半導体からなる。低抵抗層2上に、半導体層3が
形成されている。半導体層3は、低抵抗層2と同様に、
例えばエピタキシャル成長によって形成され、ホウ素等
のp型不純物が所定量導入された導電性半導体からな
る。半導体層3は、メモリトランジスタのチャネルが形
成されるため、そのしきい値電圧に応じて濃度が比較的
低く設定されている。これに対し、その下の低抵抗層2
は、半導体層3に付与される基準電位を余り電圧降下さ
せないでメモリトランジスタの下方に伝達させる経路と
して機能させる必要から、できるだけ濃度を高くして抵
抗率が低く設定されている。
【0018】半導体層3内の表面側に、例えばリン,砒
素等のn型不純物が比較的高濃度に導入されたソース不
純物領域4およびドレイン不純物領域5が形成されてい
る。また、p型不純物が比較的高濃度に導入され、基準
電位が付与されるコンタクト不純物領域6が、半導体層
3内の表面側で例えば所定数のメモリセルおきに、或い
は消去ブロックとして分割された半導体層3ごとに設け
られている。
素等のn型不純物が比較的高濃度に導入されたソース不
純物領域4およびドレイン不純物領域5が形成されてい
る。また、p型不純物が比較的高濃度に導入され、基準
電位が付与されるコンタクト不純物領域6が、半導体層
3内の表面側で例えば所定数のメモリセルおきに、或い
は消去ブロックとして分割された半導体層3ごとに設け
られている。
【0019】ソース不純物領域4とドレイン不純物領域
5に挟まれた半導体層部分(以下、チャネル形成領域と
いう)上に、ゲート絶縁膜7、フローティングゲートF
G、ゲート間絶縁膜8およびコントロールゲートCGが
積層されている。たとえば、ゲート絶縁膜7は熱酸化シ
リコン、または、熱酸化シリコンを窒化して得られた窒
化酸化シリコンなどからなる。ゲート間絶縁膜8は、例
えばONO(Oxide-Nitride-Oxide) 膜からなる。フロー
ティングゲートFGは、例えばn型不純物が導入された
導電性ポリシリコンシリコンからなる。コントロールゲ
ートCGは、導電性ポリシリコン、または、導電性ポリ
シリコンと金属シリサイドとを積層させたポリサイドか
らなる。通常、コントロールゲートCGはメモリセルを
駆動するワード線を兼用する。
5に挟まれた半導体層部分(以下、チャネル形成領域と
いう)上に、ゲート絶縁膜7、フローティングゲートF
G、ゲート間絶縁膜8およびコントロールゲートCGが
積層されている。たとえば、ゲート絶縁膜7は熱酸化シ
リコン、または、熱酸化シリコンを窒化して得られた窒
化酸化シリコンなどからなる。ゲート間絶縁膜8は、例
えばONO(Oxide-Nitride-Oxide) 膜からなる。フロー
ティングゲートFGは、例えばn型不純物が導入された
導電性ポリシリコンシリコンからなる。コントロールゲ
ートCGは、導電性ポリシリコン、または、導電性ポリ
シリコンと金属シリサイドとを積層させたポリサイドか
らなる。通常、コントロールゲートCGはメモリセルを
駆動するワード線を兼用する。
【0020】とくに図示しないが、このメモリトランジ
スタ上は絶縁膜で覆われ、電極の取り出しがなされてい
る。たとえばNOR型の場合、ソース不純物領域4およ
びドレイン不純物領域5の一方上にビット線、他方上に
ソース線が接続され、また、コンタクト不純物領域6上
に、基準電位または消去時の基板電位を付与するための
電極層が接続されている。なお、ソース線を基準電位で
保持する場合、この電極層とソース線は同じ配線層から
一括形成される。
スタ上は絶縁膜で覆われ、電極の取り出しがなされてい
る。たとえばNOR型の場合、ソース不純物領域4およ
びドレイン不純物領域5の一方上にビット線、他方上に
ソース線が接続され、また、コンタクト不純物領域6上
に、基準電位または消去時の基板電位を付与するための
電極層が接続されている。なお、ソース線を基準電位で
保持する場合、この電極層とソース線は同じ配線層から
一括形成される。
【0021】このような構成のメモリトランジスタで
は、そのソース不純物領域4またはドレイン不純物領域
5の少なくとも一方の不純物濃度については、消去時の
所定のバイアス条件で励起された電荷がゲート絶縁膜7
の電位障壁を越えてフローティングゲート8内にトンネ
リング注入するよりも早く、アバランシェブレークダウ
ンが起こるように耐圧が小さく設定されている。たとえ
ば、とくに図示しないが、少なくともソース不純物領域
4のゲート電極側端部にp- ポケット領域を設けること
ができる。p- ポケット領域は、半導体層3の濃度より
高く設定されるため、この部分でソース不純物領域4の
半導体層3との耐圧が小さくなる。したがって、このメ
モリトランジスタは、ソース不純物領域4と半導体層3
間の印加電圧に応じて、このp- ポケット領域でアバラ
ンシェブレークダウンが起きやすくなる。
は、そのソース不純物領域4またはドレイン不純物領域
5の少なくとも一方の不純物濃度については、消去時の
所定のバイアス条件で励起された電荷がゲート絶縁膜7
の電位障壁を越えてフローティングゲート8内にトンネ
リング注入するよりも早く、アバランシェブレークダウ
ンが起こるように耐圧が小さく設定されている。たとえ
ば、とくに図示しないが、少なくともソース不純物領域
4のゲート電極側端部にp- ポケット領域を設けること
ができる。p- ポケット領域は、半導体層3の濃度より
高く設定されるため、この部分でソース不純物領域4の
半導体層3との耐圧が小さくなる。したがって、このメ
モリトランジスタは、ソース不純物領域4と半導体層3
間の印加電圧に応じて、このp- ポケット領域でアバラ
ンシェブレークダウンが起きやすくなる。
【0022】このメモリトランジスタの動作を、書き込
みをCHE(Channel Hot Electron)注入で行い、消去を
SAH(Source Avalanche Hot-hole) 注入を用いて行う
場合を例として説明する。図2は、CHE注入による書
き込み方法のバイアス設定を示す図、図3はSAH注入
による消去方法のバイアス設定を示す図、図4はSAH
注入による消去過程を模式的に示す図である。
みをCHE(Channel Hot Electron)注入で行い、消去を
SAH(Source Avalanche Hot-hole) 注入を用いて行う
場合を例として説明する。図2は、CHE注入による書
き込み方法のバイアス設定を示す図、図3はSAH注入
による消去方法のバイアス設定を示す図、図4はSAH
注入による消去過程を模式的に示す図である。
【0023】CHE注入による書き込みにおいては、た
とえば図2に示すように、ワード線を兼用したコントロ
ールゲートCGに10V程度、ドレイン不純物領域5に
6V程度の電圧をそれぞれ印加し、半導体層3とソース
不純物領域4とを0Vで保持する。このバイアス条件下
でチャネルが形成されると、当該チャネル内で電界加速
された多数キャリア(電子)がドレイン端においてホッ
トエレクトロンとなり、高い電位のコントロールゲート
CGに引きつけられゲート絶縁膜障壁を越えてフローテ
ィングゲートFG内に注入される。これにより、メモリ
トランジスタのしきい値電圧が上昇し、書き込みがなさ
れる。
とえば図2に示すように、ワード線を兼用したコントロ
ールゲートCGに10V程度、ドレイン不純物領域5に
6V程度の電圧をそれぞれ印加し、半導体層3とソース
不純物領域4とを0Vで保持する。このバイアス条件下
でチャネルが形成されると、当該チャネル内で電界加速
された多数キャリア(電子)がドレイン端においてホッ
トエレクトロンとなり、高い電位のコントロールゲート
CGに引きつけられゲート絶縁膜障壁を越えてフローテ
ィングゲートFG内に注入される。これにより、メモリ
トランジスタのしきい値電圧が上昇し、書き込みがなさ
れる。
【0024】SAH注入による消去においては、たとえ
ば図3に示すように、コントロールゲートCG(ワード
線)に2.5V程度、ソース不純物領域4に10V程度
の電圧をそれぞれ印加し、このときドレイン不純物領域
5をオープン、半導体層3を0V保持とする。このバイ
アス条件下、ソース端でアバランシェブレークダウンが
起こると、初期段階では、アバランシェブレークダウン
によって生じ電界で励起されたホットホールとホットエ
レクトロンのうち、基板に逃げるホットホールの一部
が、未だ比較的に低い電位のフローティングゲートFG
に注入される。これにより、図4に示すように、注入電
流量|Ifg|が最初大きく、フローティングゲートF
Gの電位(以下、FG電位)Vfgが上がるにつれて小
さくなっていく。また、FG電位Vfgが上がるにつれ
て、その電位に引きつけられて今まで主にソースに逃げ
ていたホットエレクトロンの一部がフローティングゲー
トFG中に徐々に注入されるようになる。エレクトロン
注入は電位を下げる方向に働くので、最終的には、If
g=0となるところでホットホール注入とホットエレク
トロン注入が釣り合い、このときFG電位Vfgが自己
収束することとなる。自己収束したFG電位Vfgによ
って、メモリトランジスタの消去状態のしきい値電圧が
決まる。
ば図3に示すように、コントロールゲートCG(ワード
線)に2.5V程度、ソース不純物領域4に10V程度
の電圧をそれぞれ印加し、このときドレイン不純物領域
5をオープン、半導体層3を0V保持とする。このバイ
アス条件下、ソース端でアバランシェブレークダウンが
起こると、初期段階では、アバランシェブレークダウン
によって生じ電界で励起されたホットホールとホットエ
レクトロンのうち、基板に逃げるホットホールの一部
が、未だ比較的に低い電位のフローティングゲートFG
に注入される。これにより、図4に示すように、注入電
流量|Ifg|が最初大きく、フローティングゲートF
Gの電位(以下、FG電位)Vfgが上がるにつれて小
さくなっていく。また、FG電位Vfgが上がるにつれ
て、その電位に引きつけられて今まで主にソースに逃げ
ていたホットエレクトロンの一部がフローティングゲー
トFG中に徐々に注入されるようになる。エレクトロン
注入は電位を下げる方向に働くので、最終的には、If
g=0となるところでホットホール注入とホットエレク
トロン注入が釣り合い、このときFG電位Vfgが自己
収束することとなる。自己収束したFG電位Vfgによ
って、メモリトランジスタの消去状態のしきい値電圧が
決まる。
【0025】このように、SAH注入を用いた消去後の
しきい値電圧はフローティングゲートFGへのホットホ
ール注入量とホットエレクトロン注入量との比率で決ま
り、この比率は、コントロールゲートCG(ワード
線)、ソース不純物領域4および半導体層3の印加電圧
を適宜変えることによって変更可能である。このうちコ
ントロールゲートCGおよびソース不純物領域4は、低
抵抗配線または低抵抗配線にセルごとに接続された不純
物領域であることから、メモリセル間の電位差は比較的
に小さい。ところが、半導体層3の電位は、その電圧印
加箇所が消去ブロック等の複数のセルごとに設けられて
いることから、電圧印加箇所に近いセルでは接地電位0
Vに近いものの、それより離れると徐々に半導体層3の
電位が上がるといった電位ムラが生じやすい。
しきい値電圧はフローティングゲートFGへのホットホ
ール注入量とホットエレクトロン注入量との比率で決ま
り、この比率は、コントロールゲートCG(ワード
線)、ソース不純物領域4および半導体層3の印加電圧
を適宜変えることによって変更可能である。このうちコ
ントロールゲートCGおよびソース不純物領域4は、低
抵抗配線または低抵抗配線にセルごとに接続された不純
物領域であることから、メモリセル間の電位差は比較的
に小さい。ところが、半導体層3の電位は、その電圧印
加箇所が消去ブロック等の複数のセルごとに設けられて
いることから、電圧印加箇所に近いセルでは接地電位0
Vに近いものの、それより離れると徐々に半導体層3の
電位が上がるといった電位ムラが生じやすい。
【0026】第1実施形態に係る不揮発性半導体記憶装
置のメモリセルトランジスタは、そのチャネルが形成さ
れる半導体層3が、より高濃度の低抵抗層2を介して半
導体基板1上に設けられていることから、半導体層3の
電流パスが低抵抗層2に迂回して形成されやすい。この
迂回電流パスにおいては、図1に示すように、低抵抗層
2内の抵抗R2に、ソース不純物領域4直下の抵抗R1
およびコンタクト不純物領域6直下の抵抗R3を加えた
直列抵抗を通して電流が流れる。ところが、低抵抗層2
の抵抗率を半導体層3に比べ十分に小さくすると、不純
物領域直下の抵抗R1,R2をたしても、半導体層3内
の電流パスの抵抗R0より大幅に小さくできる。よっ
て、半導体層3の電位ムラが、低抵抗層2がない場合よ
り格段に小さくなる。
置のメモリセルトランジスタは、そのチャネルが形成さ
れる半導体層3が、より高濃度の低抵抗層2を介して半
導体基板1上に設けられていることから、半導体層3の
電流パスが低抵抗層2に迂回して形成されやすい。この
迂回電流パスにおいては、図1に示すように、低抵抗層
2内の抵抗R2に、ソース不純物領域4直下の抵抗R1
およびコンタクト不純物領域6直下の抵抗R3を加えた
直列抵抗を通して電流が流れる。ところが、低抵抗層2
の抵抗率を半導体層3に比べ十分に小さくすると、不純
物領域直下の抵抗R1,R2をたしても、半導体層3内
の電流パスの抵抗R0より大幅に小さくできる。よっ
て、半導体層3の電位ムラが、低抵抗層2がない場合よ
り格段に小さくなる。
【0027】図5に、第1実施形態における消去後のし
きい値電圧Vthの分布を、低抵抗層2がない従来の場
合と比較して示す。従来では、デバイス構造やプロセス
条件などのバラツキ要因に加え、チャネルが形成される
不純物領域の電位ムラのために、消去後のしきい値電圧
Vthの分布幅は大きいものであった。これに対し、本
実施形態では、半導体層3の電位ムラに起因したしきい
値電圧のバラツキがほぼ解消され、その分、しきい値電
圧の分布が急峻になっている。
きい値電圧Vthの分布を、低抵抗層2がない従来の場
合と比較して示す。従来では、デバイス構造やプロセス
条件などのバラツキ要因に加え、チャネルが形成される
不純物領域の電位ムラのために、消去後のしきい値電圧
Vthの分布幅は大きいものであった。これに対し、本
実施形態では、半導体層3の電位ムラに起因したしきい
値電圧のバラツキがほぼ解消され、その分、しきい値電
圧の分布が急峻になっている。
【0028】第1実施形態の不揮発性半導体記憶装置で
は、アバランシェブレークダウンによるホットホール注
入で消去を行うことからトンネリングを用いた場合に比
べ使用電源電圧を最大で10V程度に低くできる。低抵
抗層2を設けることにより、ホットホール注入による消
去後のしきい値電圧の分布を急峻にすることができる。
は、アバランシェブレークダウンによるホットホール注
入で消去を行うことからトンネリングを用いた場合に比
べ使用電源電圧を最大で10V程度に低くできる。低抵
抗層2を設けることにより、ホットホール注入による消
去後のしきい値電圧の分布を急峻にすることができる。
【0029】メモリセルの読み出しにおいては、たとえ
ば、しきい値電圧の上限値に余裕をみて読み出しゲート
電圧を設定し、この読み出しゲート電圧設定時にメモリ
トランジスタがオンするかオフのままかによって、記憶
データを判別する。したがって、本発明を適用し、しき
い値電圧の分布を急峻にすることによって、読み出しゲ
ート電圧を低くでき、低電圧で高速な読み出しが可能と
なる。また、多値メモリでは、書き込みレベルに対応し
た複数のしきい値電圧分布がとりうる電圧範囲を広くで
きる。このため、1メモリセル内に書き込むビット数の
増加が可能となる。さらに、急峻なしきい値電圧分布が
得られれば、誤動作の防止、ディスターブ耐性の向上等
の動作信頼性が高まるうえ、たとえばベリファイ読み出
し回路など、誤動作防止のための周辺回路を削減でき、
その分、チップサイズの縮小、ビットコスト低減が可能
である。なお、低抵抗層2を設けること自体によるセル
面積の増大はない。
ば、しきい値電圧の上限値に余裕をみて読み出しゲート
電圧を設定し、この読み出しゲート電圧設定時にメモリ
トランジスタがオンするかオフのままかによって、記憶
データを判別する。したがって、本発明を適用し、しき
い値電圧の分布を急峻にすることによって、読み出しゲ
ート電圧を低くでき、低電圧で高速な読み出しが可能と
なる。また、多値メモリでは、書き込みレベルに対応し
た複数のしきい値電圧分布がとりうる電圧範囲を広くで
きる。このため、1メモリセル内に書き込むビット数の
増加が可能となる。さらに、急峻なしきい値電圧分布が
得られれば、誤動作の防止、ディスターブ耐性の向上等
の動作信頼性が高まるうえ、たとえばベリファイ読み出
し回路など、誤動作防止のための周辺回路を削減でき、
その分、チップサイズの縮小、ビットコスト低減が可能
である。なお、低抵抗層2を設けること自体によるセル
面積の増大はない。
【0030】第2実施形態 図6は、第2実施形態に係る不揮発性半導体記憶装置の
メモリトランジスタの構造を示す断面図である。
メモリトランジスタの構造を示す断面図である。
【0031】このメモリトランジスタでは、ソース不純
物領域4の直下にp型不純物を比較的高濃度に導入して
なる埋込不純物領域9が形成されている。この埋込不純
物領域9は、アバランシェブレークダウンを誘発させる
ポケット領域を兼ね得るように濃度設定してもよいが、
ここでは主に、ソース不純物領域4直下の抵抗R1を下
げ、低抵抗層2に流れる電流成分を増大させるために設
けてある。ホットホールおよびホットエレクトロンの発
生源近くの抵抗成分を小さくすると、その抵抗成分の減
少が全体の直列抵抗の低減に寄与する以上に、低抵抗層
2に流れる電流成分が増大し、消去後のしきい値電圧分
布がより急峻となる。
物領域4の直下にp型不純物を比較的高濃度に導入して
なる埋込不純物領域9が形成されている。この埋込不純
物領域9は、アバランシェブレークダウンを誘発させる
ポケット領域を兼ね得るように濃度設定してもよいが、
ここでは主に、ソース不純物領域4直下の抵抗R1を下
げ、低抵抗層2に流れる電流成分を増大させるために設
けてある。ホットホールおよびホットエレクトロンの発
生源近くの抵抗成分を小さくすると、その抵抗成分の減
少が全体の直列抵抗の低減に寄与する以上に、低抵抗層
2に流れる電流成分が増大し、消去後のしきい値電圧分
布がより急峻となる。
【0032】埋込不純物領域9の形成は、たとえば、ソ
ース・ドレイン不純物領域4,5を形成の前または後
で、ドレイン不純物領域5側をマスクしたレジストパタ
ーンを用いて、ホウ素等のp型不純物をイオン注入する
ことにより行う。この埋込不純物領域9が設けられてい
ること以外、他の構成およびその製造方法は、第1実施
形態と同様である。
ース・ドレイン不純物領域4,5を形成の前または後
で、ドレイン不純物領域5側をマスクしたレジストパタ
ーンを用いて、ホウ素等のp型不純物をイオン注入する
ことにより行う。この埋込不純物領域9が設けられてい
ること以外、他の構成およびその製造方法は、第1実施
形態と同様である。
【0033】なお、本発明の実施に際しては、上記第1
および第2実施形態に限らず、他の実施の形態が適用可
能である。たとえば、消去時のホットホールを急速に多
量に注入し、次に弱い書き込み(ホットエレクトロン注
入)を行って所望のしきい値電圧に合わせ込むようにし
てもよい。この消去方法では、ホットホール注入時間を
短くできることからゲート絶縁膜の劣化を最小限に抑
え、また、狭いしきい値電圧分布を得るためのトータル
な消去時間も短くできるという利点がある。また、書き
込みをアバランシェブレークダウンにより生じたホット
エレクトロンの注入により行ってもよい。ドレイン側で
アバランシェブレークダウンを発生させる場合、第2実
施形態の埋込不純物領域9はドレイン不純物領域5の直
下に設けてもよい。
および第2実施形態に限らず、他の実施の形態が適用可
能である。たとえば、消去時のホットホールを急速に多
量に注入し、次に弱い書き込み(ホットエレクトロン注
入)を行って所望のしきい値電圧に合わせ込むようにし
てもよい。この消去方法では、ホットホール注入時間を
短くできることからゲート絶縁膜の劣化を最小限に抑
え、また、狭いしきい値電圧分布を得るためのトータル
な消去時間も短くできるという利点がある。また、書き
込みをアバランシェブレークダウンにより生じたホット
エレクトロンの注入により行ってもよい。ドレイン側で
アバランシェブレークダウンを発生させる場合、第2実
施形態の埋込不純物領域9はドレイン不純物領域5の直
下に設けてもよい。
【0034】
【発明の効果】本発明に係る不揮発性半導体記憶装置に
よれば、アバランシェブレークダウンにより発生した電
荷のフローティングゲート内への注入により消去(また
は書き込み)を行う際に、その電荷注入量をメモリセル
間で均一化して急峻なしきい値電圧分布が得られる。こ
のため、書き込みレベルに対応したしきい値電圧分布が
とりうる電圧範囲を広くでき、また、読み出しゲート電
圧を低くでき、低電圧で高速な読み出しが可能となる。
急峻なしきい値電圧分布が得られれば、誤動作の防止、
ディスターブ耐性の向上等の動作信頼性が高まるうえ、
たとえばベリファイ読み出し回路など、誤動作防止のた
めの周辺回路を削減でき、その分、チップサイズの縮
小、ビットコスト低減が可能である。
よれば、アバランシェブレークダウンにより発生した電
荷のフローティングゲート内への注入により消去(また
は書き込み)を行う際に、その電荷注入量をメモリセル
間で均一化して急峻なしきい値電圧分布が得られる。こ
のため、書き込みレベルに対応したしきい値電圧分布が
とりうる電圧範囲を広くでき、また、読み出しゲート電
圧を低くでき、低電圧で高速な読み出しが可能となる。
急峻なしきい値電圧分布が得られれば、誤動作の防止、
ディスターブ耐性の向上等の動作信頼性が高まるうえ、
たとえばベリファイ読み出し回路など、誤動作防止のた
めの周辺回路を削減でき、その分、チップサイズの縮
小、ビットコスト低減が可能である。
【図1】第1実施形態に係る不揮発性半導体記憶装置の
メモリトランジスタ構造を示す断面図である。
メモリトランジスタ構造を示す断面図である。
【図2】CHE注入による書き込み方法のバイアス設定
を示す図である。
を示す図である。
【図3】SAH注入による消去方法のバイアス設定を示
す図である。
す図である。
【図4】SAH注入による消去過程を模式的に示す図で
ある。
ある。
【図5】消去後のしきい値電圧の分布を、低抵抗層がな
い従来の場合と比較して示す図である。
い従来の場合と比較して示す図である。
【図6】第2実施形態に係る不揮発性半導体記憶装置の
メモリトランジスタ構造を示す断面図である。
メモリトランジスタ構造を示す断面図である。
【図7】従来のメモリトランジスタの構成を示す断面図
である。
である。
1…半導体基板、2…低抵抗層、3…半導体層、4…ソ
ース不純物領域、5…ドレイン不純物領域、6…コンタ
クト不純物領域、7…ゲート絶縁膜、8…ゲート間絶縁
膜、9…埋込不純物領域。
ース不純物領域、5…ドレイン不純物領域、6…コンタ
クト不純物領域、7…ゲート絶縁膜、8…ゲート間絶縁
膜、9…埋込不純物領域。
Claims (6)
- 【請求項1】基板に支持された半導体層内にソース不純
物領域およびドレイン不純物領域が互いに離間して形成
され、当該両不純物領域に挟まれた半導体層部分の上
に、ゲート絶縁膜、浮遊ゲート、ゲート間絶縁膜および
制御ゲートが積層され、アバランシェブレークダウンに
より発生した電荷の上記浮遊ゲートへの注入によってし
きい値電圧が制御されるメモリトランジスタを有する不
揮発性半導体記憶装置であって、 上記半導体層より抵抗率が低く、上記アバランシェブレ
ークダウンにより発生した電荷を流す低抵抗層が、上記
半導体層と基板との間に介在している不揮発性半導体記
憶装置。 - 【請求項2】上記低抵抗層は、上記半導体層より高濃度
で同じ導電型の不純物を含む導電性半導体からなる請求
項1に記載の不揮発性半導体記憶装置。 - 【請求項3】上記基板は半導体基板であり、 上記低抵抗層は、上記半導体基板と結晶軸がおおよそ揃
った半導体の結晶成長層からなる請求項1記載の不揮発
性半導体記憶装置。 - 【請求項4】ソースまたはドレインをなす不純物領域の
少なくとも一部の耐圧が、上記ゲート絶縁膜でトンネル
リングが起こる前にアバランシェブレークダウンを起こ
すほど小さく設定されている請求項1に記載の不揮発性
半導体記憶装置。 - 【請求項5】基板に支持された半導体層内にソース不純
物領域およびドレイン不純物領域が互いに離間して形成
され、当該両不純物領域に挟まれた半導体層部分上に、
ゲート絶縁膜、浮遊ゲート、ゲート間絶縁膜および制御
ゲートが積層され、アバランシェブレークダウンにより
発生した電荷の上記浮遊ゲートへの注入によってしきい
値電圧が制御されるメモリトランジスタを有する不揮発
性半導体記憶装置であって、 上記半導体層より抵抗率が低く、上記アバランシェブレ
ークダウンにより発生した電荷を流す低抵抗層が、上記
半導体層と基板との間に介在し、 上記低抵抗層と上記ソース不純物領域またはドレイン不
純物領域との間に、上記半導体層より高濃度で同じ導電
型の埋込不純物領域が形成されている不揮発性半導体記
憶装置。 - 【請求項6】上記埋込不純物領域は、上記ソース不純物
領域またはドレイン不純物領域の上記基板との対向面に
接している請求項5に記載の不揮発性半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11014759A JP2000216271A (ja) | 1999-01-22 | 1999-01-22 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11014759A JP2000216271A (ja) | 1999-01-22 | 1999-01-22 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000216271A true JP2000216271A (ja) | 2000-08-04 |
Family
ID=11870024
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11014759A Abandoned JP2000216271A (ja) | 1999-01-22 | 1999-01-22 | 不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000216271A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001196481A (ja) * | 1999-12-28 | 2001-07-19 | Hyundai Electronics Ind Co Ltd | フラッシュメモリ素子の製造方法 |
US7821809B2 (en) | 2004-11-06 | 2010-10-26 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and method including resistor and transistor |
JP2011155266A (ja) * | 2005-01-27 | 2011-08-11 | Micronics Internatl Co Ltd | 不揮発性メモリセル、これを有するメモリアレイ、並びに、セル及びアレイの操作方法 |
-
1999
- 1999-01-22 JP JP11014759A patent/JP2000216271A/ja not_active Abandoned
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001196481A (ja) * | 1999-12-28 | 2001-07-19 | Hyundai Electronics Ind Co Ltd | フラッシュメモリ素子の製造方法 |
JP4485046B2 (ja) * | 1999-12-28 | 2010-06-16 | 株式会社ハイニックスセミコンダクター | フラッシュメモリ素子の製造方法 |
US7821809B2 (en) | 2004-11-06 | 2010-10-26 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and method including resistor and transistor |
JP2011155266A (ja) * | 2005-01-27 | 2011-08-11 | Micronics Internatl Co Ltd | 不揮発性メモリセル、これを有するメモリアレイ、並びに、セル及びアレイの操作方法 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051208 |
|
A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20080227 |