JP2000216271A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】アバランシェブレークダウンにより発生した電
荷のフローティングゲート内への注入量をメモリセル間
で均一化して急峻なしきい値電圧分布を得る。 【解決手段】基板１に支持された半導体層３内にソース
不純物領域４およびドレイン不純物領域５が互いに離間
して形成され、両不純物領域４，５に挟まれた半導体層
部分の上に、ゲート絶縁膜７、浮遊ゲートＦＧ、ゲート
間絶縁膜８および制御ゲートＣＧが積層されたメモリト
ランジスタを有する。メモリトランジスタは、アバラン
シェブレークダウンにより発生した電荷の制御ゲートＣ
Ｇへの注入によってしきい値電圧が制御される。本発明
では、半導体層３より抵抗率が低い低抵抗層（例えば、
エピタキシャル成長層）２が、半導体層３と基板１との
間に介在している。アバランシェ降伏電流は主に低抵抗
層２を介して流れるため、半導体層３の電位ムラが低減
され、電荷注入量がセル間で均一化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アバランシェブレ
ークダウンにより発生したホットホールまたはホットエ
レクトロンをメモリトランジスタの書き込みおよび／ま
たは消去に用いる不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】従来から、書き込みをＣＨＥ(Channel H
ot Electron)注入で行い、消去をＳＡＨ(Source Avalan
che Hot-hole) 注入で行う不揮発性半導体記憶装置が知
られている。このタイプの不揮発性半導体記憶装置は、
ホットホールを用いることからゲート絶縁膜が劣化しや
すく書き換え回数に制限があるが、書き換えを余り行う
必要がない特定用途、例えばマイクロコンピュータチッ
プに内蔵され、プログラムを格納するフラッシュメモリ
用として開発が進められている。書き込み・消去がエネ
ルギー的に励起された電荷の注入にもとづくことから、
書き込み・消去で必要とされる電圧を全て外部電源電圧
によってまかなうことで昇圧回路を省略でき、チップコ
ストを下げることができる利点があるためである。

【０００３】図７は、従来のメモリトランジスタの構成
を示す概略断面図である。図７において、例えばｐ型シ
リコンウエハまたはｐ型ウエル等の半導体層１００上
に、ゲート絶縁膜１０１、フローティングゲートＦＧ、
ゲート間絶縁膜１０２、コントロールゲートＣＧが積層
され、その両側の半導体層表面に、ソース不純物領域１
０３、ドレイン不純物領域１０４が形成されている。こ
のメモリトランジスタのチャネルが形成される半導体層
１００は、基板裏面側から、または図示のように例えば
複数のメモリセルごとに表面側に設けられたｐ⁺ コンタ
クト不純物領域１０５を介して、所定の電圧が印加され
て電位固定が可能となっている。

【０００４】この不揮発性半導体記憶装置では、書き込
み時に、たとえば、コントロールゲートＣＧに所定の正
の電圧を印加し、半導体層１００を接地した状態で、ソ
ース不純物領域１０３とドレイン不純物領域１０４間に
所定電圧を印加する。このとき形成されたチャネルの多
数キャリア（電子）は、ソース・ドレイン間の印加電圧
で電界加速され、ドレイン端でホットエレクトロンとな
って、ゲート印加電圧によって誘導されフローティング
ゲートＦＧ内に注入される。これにより、メモリトラン
ジスタのしきい値電圧が上昇し、書き込みがなされる。

【０００５】消去時には、たとえば、ドレイン不純物領
域１０４をオープン、半導体層１００を接地した状態
で、ソース不純物領域１０３およびコントロールゲート
ＣＧにそれぞれ所定の正の電圧を印加する。このとき予
め耐圧が低くされたソース端でアバランシェブレークダ
ウンが発生し、アバランシェ降伏電流によるクールホー
ル(Cool-Hole) がソースとゲート間の電界でホットホー
ル化し、フローティングゲートＦＧに注入される。これ
により、メモリトランジスタのしきい値電圧が低下して
消去がなされる。

【０００６】

【発明が解決しようとする課題】ところが、この従来の
不揮発性半導体記憶装置では、とくに消去時のしきい値
電圧がメモリセルアレイ内で大きくばらつき、ブロード
なしきい値電圧分布しかえられないという課題があっ
た。

【０００７】本発明の目的は、アバランシェブレークダ
ウンにより発生した電荷のフローティングゲート内への
注入により消去（または書き込み）を行う際に、その電
荷注入量をメモリセル間で均一化して急峻なしきい値電
圧分布が得られる不揮発性半導体記憶装置を提供するこ
とにある。

【０００８】

【課題を解決するための手段】本発明に係る不揮発性半
導体記憶装置は、基板に支持された半導体層内にソース
不純物領域およびドレイン不純物領域が互いに離間して
形成され、当該両不純物領域に挟まれた半導体層部分の
上に、ゲート絶縁膜、浮遊ゲート、ゲート間絶縁膜およ
び制御ゲートが積層され、アバランシェブレークダウン
により発生した電荷の上記浮遊ゲートへの注入によって
しきい値電圧が制御されるメモリトランジスタを有する
不揮発性半導体記憶装置であって、上記半導体層より抵
抗率が低く、上記アバランシェブレークダウンにより発
生した電荷を流す低抵抗層が、上記半導体層と基板との
間に介在している。

【０００９】上記低抵抗層は、好適には、上記半導体層
より高濃度で同じ導電型の不純物を含む導電性半導体か
らなる。また、上記低抵抗層は、好適には、上記半導体
基板と結晶軸がおおよそ揃った半導体の結晶成長層から
なる。

【００１０】本発明に係る他の不揮発性半導体記憶装置
は、基板に支持された半導体層内にソース不純物領域お
よびドレイン不純物領域が互いに離間して形成され、当
該両不純物領域に挟まれた半導体層部分上に、ゲート絶
縁膜、浮遊ゲート、ゲート間絶縁膜および制御ゲートが
積層され、アバランシェブレークダウンにより発生した
電荷の上記浮遊ゲートへの注入によってしきい値電圧が
制御されるメモリトランジスタを有する不揮発性半導体
記憶装置であって、上記半導体層より抵抗率が低く、上
記アバランシェブレークダウンにより発生した電荷を流
す低抵抗層が、上記半導体層と基板との間に介在し、上
記低抵抗層と上記ソース不純物領域またはドレイン不純
物領域との間に、上記半導体層より高濃度で同じ導電型
の埋込不純物領域が形成されている。

【００１１】上記埋込不純物領域は、好適には、上記ソ
ース不純物領域またはドレイン不純物領域の上記基板と
の対向面に接している。

【００１２】このような構成の不揮発性半導体記憶装置
では、たとえば、消去時にソース不純物領域端の近傍で
アバランシェブレークダウンが起こると、初期段階で
は、アバランシェブレークダウンによって生じ電界によ
り励起されたホットホールとホットエレクトロンのう
ち、基板に逃げるホットホールの一部が、未だ比較的に
低い電位のフローティングゲートに注入される。これに
よりフローティングゲートの電位が徐々に上昇し、それ
とともにホットホール注入量も減っていく。また、フロ
ーティングゲート電位上昇にともなって、今まで主に正
の電圧印加側（例えば、ソース）に逃げていたホットエ
レクトロンの一部がフローティングゲート中に徐々に注
入されるようになる。エレクトロン注入は電位を下げる
方向に働くので、最終的には、ホットホール注入とホッ
トエレクトロン注入が釣り合い、フローティングゲート
電位が自己収束することになる。自己収束したフローテ
ィングゲート電位によって、メモリトランジスタの消去
状態のしきい値電圧が決まる。

【００１３】このように、消去後のしきい値電圧はフロ
ーティングゲートへのホットホール注入量とホットエレ
クトロン注入量との比率で決まり、この比率は、たとえ
ば、コントロールゲート、ソース不純物領域および半導
体層の印加電圧を適宜変えることによって変更可能であ
る。

【００１４】本発明では、メモリトランジスタのチャネ
ルが形成される半導体層が、より低効率が低い低抵抗層
を介して半導体基板上に設けられていることから、半導
体層の電流パスが低抵抗層に迂回して形成されやすい。
この低抵抗層の抵抗率を半導体層に比べ十分に小さくす
ると、高抵抗な半導体層を流れる電流成分が大幅に減少
し、アバランシェ降伏電流が主に低抵抗層を流れる結
果、半導体層の電位分布のバラツキ量が小さくなる。し
たがって、しきい値電圧の変化に寄与するフローティン
グゲートへの電荷注入量が均一化する。

【００１５】とくに、埋込不純物領域を設ける場合、こ
の埋込不純物領域を介してアバランシェ降伏電流が低抵
抗層に流れやすくなり、フローティングゲートへの電荷
注入量がさらに均一化する。

【００１６】

【発明の実施の形態】第１実施形態 図１は、第１実施形態に係る不揮発性半導体記憶装置の
メモリトランジスタ構造を示す断面図である。

【００１７】図１において、例えばシリコンウエハ等の
半導体基板１の一主面上に、低抵抗層２が形成されてい
る。低抵抗層２は、例えば、エピタキシャル成長によっ
て形成され、ホウ素等のｐ型不純物が所定量導入された
導電性半導体からなる。低抵抗層２上に、半導体層３が
形成されている。半導体層３は、低抵抗層２と同様に、
例えばエピタキシャル成長によって形成され、ホウ素等
のｐ型不純物が所定量導入された導電性半導体からな
る。半導体層３は、メモリトランジスタのチャネルが形
成されるため、そのしきい値電圧に応じて濃度が比較的
低く設定されている。これに対し、その下の低抵抗層２
は、半導体層３に付与される基準電位を余り電圧降下さ
せないでメモリトランジスタの下方に伝達させる経路と
して機能させる必要から、できるだけ濃度を高くして抵
抗率が低く設定されている。

【００１８】半導体層３内の表面側に、例えばリン，砒
素等のｎ型不純物が比較的高濃度に導入されたソース不
純物領域４およびドレイン不純物領域５が形成されてい
る。また、ｐ型不純物が比較的高濃度に導入され、基準
電位が付与されるコンタクト不純物領域６が、半導体層
３内の表面側で例えば所定数のメモリセルおきに、或い
は消去ブロックとして分割された半導体層３ごとに設け
られている。

【００１９】ソース不純物領域４とドレイン不純物領域
５に挟まれた半導体層部分（以下、チャネル形成領域と
いう）上に、ゲート絶縁膜７、フローティングゲートＦ
Ｇ、ゲート間絶縁膜８およびコントロールゲートＣＧが
積層されている。たとえば、ゲート絶縁膜７は熱酸化シ
リコン、または、熱酸化シリコンを窒化して得られた窒
化酸化シリコンなどからなる。ゲート間絶縁膜８は、例
えばＯＮＯ(Oxide-Nitride-Oxide) 膜からなる。フロー
ティングゲートＦＧは、例えばｎ型不純物が導入された
導電性ポリシリコンシリコンからなる。コントロールゲ
ートＣＧは、導電性ポリシリコン、または、導電性ポリ
シリコンと金属シリサイドとを積層させたポリサイドか
らなる。通常、コントロールゲートＣＧはメモリセルを
駆動するワード線を兼用する。

【００２０】とくに図示しないが、このメモリトランジ
スタ上は絶縁膜で覆われ、電極の取り出しがなされてい
る。たとえばＮＯＲ型の場合、ソース不純物領域４およ
びドレイン不純物領域５の一方上にビット線、他方上に
ソース線が接続され、また、コンタクト不純物領域６上
に、基準電位または消去時の基板電位を付与するための
電極層が接続されている。なお、ソース線を基準電位で
保持する場合、この電極層とソース線は同じ配線層から
一括形成される。

【００２１】このような構成のメモリトランジスタで
は、そのソース不純物領域４またはドレイン不純物領域
５の少なくとも一方の不純物濃度については、消去時の
所定のバイアス条件で励起された電荷がゲート絶縁膜７
の電位障壁を越えてフローティングゲート８内にトンネ
リング注入するよりも早く、アバランシェブレークダウ
ンが起こるように耐圧が小さく設定されている。たとえ
ば、とくに図示しないが、少なくともソース不純物領域
４のゲート電極側端部にｐ^- ポケット領域を設けること
ができる。ｐ^- ポケット領域は、半導体層３の濃度より
高く設定されるため、この部分でソース不純物領域４の
半導体層３との耐圧が小さくなる。したがって、このメ
モリトランジスタは、ソース不純物領域４と半導体層３
間の印加電圧に応じて、このｐ^- ポケット領域でアバラ
ンシェブレークダウンが起きやすくなる。

【００２２】このメモリトランジスタの動作を、書き込
みをＣＨＥ(Channel Hot Electron)注入で行い、消去を
ＳＡＨ(Source Avalanche Hot-hole) 注入を用いて行う
場合を例として説明する。図２は、ＣＨＥ注入による書
き込み方法のバイアス設定を示す図、図３はＳＡＨ注入
による消去方法のバイアス設定を示す図、図４はＳＡＨ
注入による消去過程を模式的に示す図である。

【００２３】ＣＨＥ注入による書き込みにおいては、た
とえば図２に示すように、ワード線を兼用したコントロ
ールゲートＣＧに１０Ｖ程度、ドレイン不純物領域５に
６Ｖ程度の電圧をそれぞれ印加し、半導体層３とソース
不純物領域４とを０Ｖで保持する。このバイアス条件下
でチャネルが形成されると、当該チャネル内で電界加速
された多数キャリア（電子）がドレイン端においてホッ
トエレクトロンとなり、高い電位のコントロールゲート
ＣＧに引きつけられゲート絶縁膜障壁を越えてフローテ
ィングゲートＦＧ内に注入される。これにより、メモリ
トランジスタのしきい値電圧が上昇し、書き込みがなさ
れる。

【００２４】ＳＡＨ注入による消去においては、たとえ
ば図３に示すように、コントロールゲートＣＧ（ワード
線）に２．５Ｖ程度、ソース不純物領域４に１０Ｖ程度
の電圧をそれぞれ印加し、このときドレイン不純物領域
５をオープン、半導体層３を０Ｖ保持とする。このバイ
アス条件下、ソース端でアバランシェブレークダウンが
起こると、初期段階では、アバランシェブレークダウン
によって生じ電界で励起されたホットホールとホットエ
レクトロンのうち、基板に逃げるホットホールの一部
が、未だ比較的に低い電位のフローティングゲートＦＧ
に注入される。これにより、図４に示すように、注入電
流量｜Ｉｆｇ｜が最初大きく、フローティングゲートＦ
Ｇの電位（以下、ＦＧ電位）Ｖｆｇが上がるにつれて小
さくなっていく。また、ＦＧ電位Ｖｆｇが上がるにつれ
て、その電位に引きつけられて今まで主にソースに逃げ
ていたホットエレクトロンの一部がフローティングゲー
トＦＧ中に徐々に注入されるようになる。エレクトロン
注入は電位を下げる方向に働くので、最終的には、Ｉｆ
ｇ＝０となるところでホットホール注入とホットエレク
トロン注入が釣り合い、このときＦＧ電位Ｖｆｇが自己
収束することとなる。自己収束したＦＧ電位Ｖｆｇによ
って、メモリトランジスタの消去状態のしきい値電圧が
決まる。

【００２５】このように、ＳＡＨ注入を用いた消去後の
しきい値電圧はフローティングゲートＦＧへのホットホ
ール注入量とホットエレクトロン注入量との比率で決ま
り、この比率は、コントロールゲートＣＧ（ワード
線）、ソース不純物領域４および半導体層３の印加電圧
を適宜変えることによって変更可能である。このうちコ
ントロールゲートＣＧおよびソース不純物領域４は、低
抵抗配線または低抵抗配線にセルごとに接続された不純
物領域であることから、メモリセル間の電位差は比較的
に小さい。ところが、半導体層３の電位は、その電圧印
加箇所が消去ブロック等の複数のセルごとに設けられて
いることから、電圧印加箇所に近いセルでは接地電位０
Ｖに近いものの、それより離れると徐々に半導体層３の
電位が上がるといった電位ムラが生じやすい。

【００２６】第１実施形態に係る不揮発性半導体記憶装
置のメモリセルトランジスタは、そのチャネルが形成さ
れる半導体層３が、より高濃度の低抵抗層２を介して半
導体基板１上に設けられていることから、半導体層３の
電流パスが低抵抗層２に迂回して形成されやすい。この
迂回電流パスにおいては、図１に示すように、低抵抗層
２内の抵抗Ｒ２に、ソース不純物領域４直下の抵抗Ｒ１
およびコンタクト不純物領域６直下の抵抗Ｒ３を加えた
直列抵抗を通して電流が流れる。ところが、低抵抗層２
の抵抗率を半導体層３に比べ十分に小さくすると、不純
物領域直下の抵抗Ｒ１，Ｒ２をたしても、半導体層３内
の電流パスの抵抗Ｒ０より大幅に小さくできる。よっ
て、半導体層３の電位ムラが、低抵抗層２がない場合よ
り格段に小さくなる。

【００２７】図５に、第１実施形態における消去後のし
きい値電圧Ｖｔｈの分布を、低抵抗層２がない従来の場
合と比較して示す。従来では、デバイス構造やプロセス
条件などのバラツキ要因に加え、チャネルが形成される
不純物領域の電位ムラのために、消去後のしきい値電圧
Ｖｔｈの分布幅は大きいものであった。これに対し、本
実施形態では、半導体層３の電位ムラに起因したしきい
値電圧のバラツキがほぼ解消され、その分、しきい値電
圧の分布が急峻になっている。

【００２８】第１実施形態の不揮発性半導体記憶装置で
は、アバランシェブレークダウンによるホットホール注
入で消去を行うことからトンネリングを用いた場合に比
べ使用電源電圧を最大で１０Ｖ程度に低くできる。低抵
抗層２を設けることにより、ホットホール注入による消
去後のしきい値電圧の分布を急峻にすることができる。

【００２９】メモリセルの読み出しにおいては、たとえ
ば、しきい値電圧の上限値に余裕をみて読み出しゲート
電圧を設定し、この読み出しゲート電圧設定時にメモリ
トランジスタがオンするかオフのままかによって、記憶
データを判別する。したがって、本発明を適用し、しき
い値電圧の分布を急峻にすることによって、読み出しゲ
ート電圧を低くでき、低電圧で高速な読み出しが可能と
なる。また、多値メモリでは、書き込みレベルに対応し
た複数のしきい値電圧分布がとりうる電圧範囲を広くで
きる。このため、１メモリセル内に書き込むビット数の
増加が可能となる。さらに、急峻なしきい値電圧分布が
得られれば、誤動作の防止、ディスターブ耐性の向上等
の動作信頼性が高まるうえ、たとえばベリファイ読み出
し回路など、誤動作防止のための周辺回路を削減でき、
その分、チップサイズの縮小、ビットコスト低減が可能
である。なお、低抵抗層２を設けること自体によるセル
面積の増大はない。

【００３０】第２実施形態 図６は、第２実施形態に係る不揮発性半導体記憶装置の
メモリトランジスタの構造を示す断面図である。

【００３１】このメモリトランジスタでは、ソース不純
物領域４の直下にｐ型不純物を比較的高濃度に導入して
なる埋込不純物領域９が形成されている。この埋込不純
物領域９は、アバランシェブレークダウンを誘発させる
ポケット領域を兼ね得るように濃度設定してもよいが、
ここでは主に、ソース不純物領域４直下の抵抗Ｒ１を下
げ、低抵抗層２に流れる電流成分を増大させるために設
けてある。ホットホールおよびホットエレクトロンの発
生源近くの抵抗成分を小さくすると、その抵抗成分の減
少が全体の直列抵抗の低減に寄与する以上に、低抵抗層
２に流れる電流成分が増大し、消去後のしきい値電圧分
布がより急峻となる。

【００３２】埋込不純物領域９の形成は、たとえば、ソ
ース・ドレイン不純物領域４，５を形成の前または後
で、ドレイン不純物領域５側をマスクしたレジストパタ
ーンを用いて、ホウ素等のｐ型不純物をイオン注入する
ことにより行う。この埋込不純物領域９が設けられてい
ること以外、他の構成およびその製造方法は、第１実施
形態と同様である。

【００３３】なお、本発明の実施に際しては、上記第１
および第２実施形態に限らず、他の実施の形態が適用可
能である。たとえば、消去時のホットホールを急速に多
量に注入し、次に弱い書き込み（ホットエレクトロン注
入）を行って所望のしきい値電圧に合わせ込むようにし
てもよい。この消去方法では、ホットホール注入時間を
短くできることからゲート絶縁膜の劣化を最小限に抑
え、また、狭いしきい値電圧分布を得るためのトータル
な消去時間も短くできるという利点がある。また、書き
込みをアバランシェブレークダウンにより生じたホット
エレクトロンの注入により行ってもよい。ドレイン側で
アバランシェブレークダウンを発生させる場合、第２実
施形態の埋込不純物領域９はドレイン不純物領域５の直
下に設けてもよい。

【００３４】

【発明の効果】本発明に係る不揮発性半導体記憶装置に
よれば、アバランシェブレークダウンにより発生した電
荷のフローティングゲート内への注入により消去（また
は書き込み）を行う際に、その電荷注入量をメモリセル
間で均一化して急峻なしきい値電圧分布が得られる。こ
のため、書き込みレベルに対応したしきい値電圧分布が
とりうる電圧範囲を広くでき、また、読み出しゲート電
圧を低くでき、低電圧で高速な読み出しが可能となる。
急峻なしきい値電圧分布が得られれば、誤動作の防止、
ディスターブ耐性の向上等の動作信頼性が高まるうえ、
たとえばベリファイ読み出し回路など、誤動作防止のた
めの周辺回路を削減でき、その分、チップサイズの縮
小、ビットコスト低減が可能である。

【図面の簡単な説明】

【図１】第１実施形態に係る不揮発性半導体記憶装置の
メモリトランジスタ構造を示す断面図である。

【図２】ＣＨＥ注入による書き込み方法のバイアス設定
を示す図である。

【図３】ＳＡＨ注入による消去方法のバイアス設定を示
す図である。

【図４】ＳＡＨ注入による消去過程を模式的に示す図で
ある。

【図５】消去後のしきい値電圧の分布を、低抵抗層がな
い従来の場合と比較して示す図である。

【図６】第２実施形態に係る不揮発性半導体記憶装置の
メモリトランジスタ構造を示す断面図である。

【図７】従来のメモリトランジスタの構成を示す断面図
である。

【符号の説明】

１…半導体基板、２…低抵抗層、３…半導体層、４…ソ
ース不純物領域、５…ドレイン不純物領域、６…コンタ
クト不純物領域、７…ゲート絶縁膜、８…ゲート間絶縁
膜、９…埋込不純物領域。

Claims (6)

【特許請求の範囲】
1. 【請求項１】基板に支持された半導体層内にソース不純
   物領域およびドレイン不純物領域が互いに離間して形成
   され、当該両不純物領域に挟まれた半導体層部分の上
   に、ゲート絶縁膜、浮遊ゲート、ゲート間絶縁膜および
   制御ゲートが積層され、アバランシェブレークダウンに
   より発生した電荷の上記浮遊ゲートへの注入によってし
   きい値電圧が制御されるメモリトランジスタを有する不
   揮発性半導体記憶装置であって、 上記半導体層より抵抗率が低く、上記アバランシェブレ
   ークダウンにより発生した電荷を流す低抵抗層が、上記
   半導体層と基板との間に介在している不揮発性半導体記
   憶装置。
2. 【請求項２】上記低抵抗層は、上記半導体層より高濃度
   で同じ導電型の不純物を含む導電性半導体からなる請求
   項１に記載の不揮発性半導体記憶装置。
3. 【請求項３】上記基板は半導体基板であり、 上記低抵抗層は、上記半導体基板と結晶軸がおおよそ揃
   った半導体の結晶成長層からなる請求項１記載の不揮発
   性半導体記憶装置。
4. 【請求項４】ソースまたはドレインをなす不純物領域の
   少なくとも一部の耐圧が、上記ゲート絶縁膜でトンネル
   リングが起こる前にアバランシェブレークダウンを起こ
   すほど小さく設定されている請求項１に記載の不揮発性
   半導体記憶装置。
5. 【請求項５】基板に支持された半導体層内にソース不純
   物領域およびドレイン不純物領域が互いに離間して形成
   され、当該両不純物領域に挟まれた半導体層部分上に、
   ゲート絶縁膜、浮遊ゲート、ゲート間絶縁膜および制御
   ゲートが積層され、アバランシェブレークダウンにより
   発生した電荷の上記浮遊ゲートへの注入によってしきい
   値電圧が制御されるメモリトランジスタを有する不揮発
   性半導体記憶装置であって、 上記半導体層より抵抗率が低く、上記アバランシェブレ
   ークダウンにより発生した電荷を流す低抵抗層が、上記
   半導体層と基板との間に介在し、 上記低抵抗層と上記ソース不純物領域またはドレイン不
   純物領域との間に、上記半導体層より高濃度で同じ導電
   型の埋込不純物領域が形成されている不揮発性半導体記
   憶装置。
6. 【請求項６】上記埋込不純物領域は、上記ソース不純物
   領域またはドレイン不純物領域の上記基板との対向面に
   接している請求項５に記載の不揮発性半導体記憶装置。