KR20070099980A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR20070099980A
KR20070099980A KR1020060031459A KR20060031459A KR20070099980A KR 20070099980 A KR20070099980 A KR 20070099980A KR 1020060031459 A KR1020060031459 A KR 1020060031459A KR 20060031459 A KR20060031459 A KR 20060031459A KR 20070099980 A KR20070099980 A KR 20070099980A
Authority
KR
South Korea
Prior art keywords
interlayer insulating
conductive layer
insulating film
thickness
predetermined
Prior art date
Application number
KR1020060031459A
Other languages
English (en)
Inventor
김태균
김진구
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060031459A priority Critical patent/KR20070099980A/ko
Publication of KR20070099980A publication Critical patent/KR20070099980A/ko

Links

Images

Classifications

    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F22—STEAM GENERATION
    • F22B—METHODS OF STEAM GENERATION; STEAM BOILERS
    • F22B1/00—Methods of steam generation characterised by form of heating method
    • F22B1/22—Methods of steam generation characterised by form of heating method using combustion under pressure substantially exceeding atmospheric pressure
    • F22B1/24—Pressure-fired steam boilers, e.g. using turbo-air compressors actuated by hot gases from boiler furnace
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F22—STEAM GENERATION
    • F22D—PREHEATING, OR ACCUMULATING PREHEATED, FEED-WATER FOR STEAM GENERATION; FEED-WATER SUPPLY FOR STEAM GENERATION; CONTROLLING WATER LEVEL FOR STEAM GENERATION; AUXILIARY DEVICES FOR PROMOTING WATER CIRCULATION WITHIN STEAM BOILERS
    • F22D11/00—Feed-water supply not provided for in other main groups
    • F22D11/02—Arrangements of feed-water pumps
    • F22D11/06—Arrangements of feed-water pumps for returning condensate to boiler
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F24—HEATING; RANGES; VENTILATING
    • F24H—FLUID HEATERS, e.g. WATER OR AIR HEATERS, HAVING HEAT-GENERATING MEANS, e.g. HEAT PUMPS, IN GENERAL
    • F24H7/00—Storage heaters, i.e. heaters in which the energy is stored as heat in masses for subsequent release
    • F24H7/02—Storage heaters, i.e. heaters in which the energy is stored as heat in masses for subsequent release the released heat being conveyed to a transfer fluid
    • F24H7/025—Storage heaters, i.e. heaters in which the energy is stored as heat in masses for subsequent release the released heat being conveyed to a transfer fluid using fluid fuel
    • F24H7/0266—Storage heaters, i.e. heaters in which the energy is stored as heat in masses for subsequent release the released heat being conveyed to a transfer fluid using fluid fuel the transfer fluid being water
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F24—HEATING; RANGES; VENTILATING
    • F24H—FLUID HEATERS, e.g. WATER OR AIR HEATERS, HAVING HEAT-GENERATING MEANS, e.g. HEAT PUMPS, IN GENERAL
    • F24H9/00—Details
    • F24H9/0005—Details for water heaters
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F24—HEATING; RANGES; VENTILATING
    • F24H—FLUID HEATERS, e.g. WATER OR AIR HEATERS, HAVING HEAT-GENERATING MEANS, e.g. HEAT PUMPS, IN GENERAL
    • F24H9/00—Details
    • F24H9/18—Arrangement or mounting of grates or heating means
    • F24H9/1809—Arrangement or mounting of grates or heating means for water heaters
    • F24H9/1832—Arrangement or mounting of combustion heating means, e.g. grates or burners
    • F24H9/1836—Arrangement or mounting of combustion heating means, e.g. grates or burners using fluid fuel

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 콘택 플러그를 형성하기 위한 도전층을 종래보다 두껍게 형성하고 도전층 전면 식각한 후 층간 절연막이 과도 연마되도록 도전층을 연마하여 보이드를 제거하거나, 종래보다 두껍게 형성된 층간 절연막에 콘택을 형성한 후 도전층을 형성하고 층간 절연막이 과도 연마되도록 도전층을 연마하여 보이드를 제거함으로써 드레인 콘택 공정의 안정도를 높임으로써 소자의 특성을 향상시켜 수율을 향상시킬 수 있는 반도체 소자의 제조 방법이 개시된다.
블로잉, 콘택 플러그, 보이드, 층간 절연막, 도전층, 과도 연마

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}
도 1(a) 내지 도 1(d)는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 2(a) 내지 도 2(e)는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
101 및 201 : 반도체 기판 102 및 202 : 터널 산화막
103 및 203 : 제 1 폴리실리콘막 104 및 204 : 유전체막
105 및 205 : 제 2 폴리실리콘막 106 및 206 : 텅스텐 실리사이드막
107 및 207 : 하드 마스크막 108 및 208 : 접합 영역
108a 및 208a: 소오스 영역 108b 및 208b: 드레인 영역
109 및 209 : 절연막 110 및 210 : 스페이서
111 및 211 : SAC 질화막 112 및 212 : 제 1 층간 절연막
113 및 213 : 소오스 콘택 플러그 114 및 214 : 제 2 층간 절연막
115 및 215 : 도전층 116 및 216 : 드레인 콘택 플러그
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 콘택 플러그 형성시 발생되는 보이드를 제거할 수 있는 NAND형 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
NAND형 플래쉬 메모리 소자는 다수의 셀 블럭을 포함하여 구성되는데, 셀 블럭은 데이터를 저장하기 위한 다수의 셀, 예컨데 32개의 셀이 직렬 연결되어 구성되는 셀 스트링이 다수 형성되고, 셀 스트링과 드레인 및 셀 스트링와 소오스 사이에 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터가 각각 형성되어 구성된다. 따라서, NAND형 플래쉬 메모리 소자는 NOR형 플래쉬 메모리 소자와 다르게 32개 셀로 구성된 하나의 스트링에 소오스 및 드레인이 각각 1개씩만 존재한다. 특히, 드레인은 셀 전류등 기타 소자 특성을 확보하는데 중요한 요소중의 하나이기 때문에 NAND형 플래쉬 메모리 소자에서 드레인과 연결시키기 위한 배선 공정은 상당히 중요한 공정의 하나라고 할 수 있다.
그럼, 상기와 같이 구성되는 NAND형 플래쉬 메모리 소자의 제조 방법을 설명하면 다음과 같다.
셀 영역의 반도체 기판 상부에 터널 산화막, 제 1 폴리실리콘막, 유전체막, 제 2 폴리실리콘막, 텅스텐막 및 하드 마스크막이 적층되어 플로팅 게이트와 콘트 롤 게이트가 적층된 게이트 전극이 형성됨과 동시에 선택 트랜지스터 영역에도 이와 동일한 적층 구조의 게이트 전극이 형성된다. 그리고, 이온 주입 공정을 실시하여 셀 영역 및 선택 트랜지스터 영역의 반도체 기판에 접합 영역을 형성한다. 여기서, 드레인 선택 트랜지스터 영역에 형성되는 접합 영역은 드레인으로 작용하고, 소오스 선택 트랜지스터 영역에 형성되는 접합 영역을 소오스로 작용한다. 셀 영역의 게이트 사이를 매립하는 동시에 선택 트랜지스터 영역의 게이트 측벽에 스페이서를 형성한다. 그리고, 전체 구조 상부에 SAC 질화막을 형성한 후 제 1 층간 절연막을 형성한다. 제 1 층간 절연막 및 SAC 질화막의 소정 영역을 식각하여 소오스 영역을 노출시키는 소오스 콘택을 형성한 후 소오스 콘택을 도전층으로 매립하여 소오스 콘택 플러그를 형성한다. 또한, 전체 구조 상부에 제 2 층간 절연막을 형성한 후 제 2 및 제 1 층간 절연막, 그리고 SAC 질화막의 소정 영역을 식각하여 드레인 콘택을 형성한다. 드레인 콘택을 도전층으로 매립하여 드레인 콘택 플러그를 형성한다.
그런데, 드레인 콘택 플러그를 형성하기 위한 도전층으로는 폴리실리콘막을 주로 이용하는데, 폴리실리콘막을 형성하기 이전에 폴리실리콘막의 증착 균일성을 향상시키고 드레인 콘택내 잔류물을 제거하기 위해 세정 공정을 실시한다. 이때, 드레인 콘택내의 잔류물을 완전히 제거하기 위한 조건으로 세정 공정을 실시하게 되면 사이즈가 작은 콘택, 예컨데 70㎚ 이하의 콘택에서는 콘택 측벽이 손상되어 블로잉(blowing)이 발생될 수 있다. 이렇게 블로잉이 발생되면 폴리실리콘막을 매립할 때 보이드가 발생하게 된다. 보이드로 인해 추후 텅스텐을 이용하여 비트라인 을 형성할 때 베리어 메탈이 불량하게 형성되어 텅스텐을 형성하기 위해 사용되는 소오스 가스에 포함된 불소 가스등과 보이드가 결합하여 콘택 플러그의 손실을 발생시키고, 또한 콘택 저항이 증가하게 되는 원인으로 작용하게 된다. 이러한 문제는 드레인 콘택에 국한되는 문제만이 아니고 소자의 사이즈가 작아지고 이에 따라 콘택홀의 사이즈가 작아지는 상황에서는 언제든지 발생될 수 있는 문제이다.
본 발명의 목적은 콘택 플러그 형성시 발생되는 보이드를 제거하여 상기 문제점을 해결할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 콘택 플러그를 형성하기 위한 도전층을 종래보다 두껍게 형성하고, 도전층 전면 식각한 후 층간 절연막이 과도 연마되도록 도전층을 연마하여 보이드를 제거하여 상기 문제점을 해결할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 또다른 목적은 종래보다 두껍게 형성된 층간 절연막에 콘택을 형성한 후 도전층을 형성하고 층간 절연막이 과도 연마되도록 도전층을 연마하여 보이드를 제거하여 상기 문제점을 해결할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법은 소정의 구 조가 형성된 반도체 기판 상부에 층간 절연막을 형성하는 단계; 상기 층간 절연막의 소정 영역의 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 홀을 형성하는 단계; 상기 홀이 매립되도록 전체 구조 상부에 도전층을 형성하는 단계; 및 상기 층간 절연막 상부에 형성된 상기 도전층을 제거하고, 상기 층간 절연막이 소정 두께 제거되도록 과도 연마를 실시하여 플러그를 형성하는 단계를 포함한다.
상기 층간 절연막은 100 내지 10000Å의 두께로 형성하고, 100 내지 8000Å의 두께로 과도 연마된다.
본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법은 소정의 구조가 형성된 반도체 기판 상부에 층간 절연막을 형성하는 단계; 상기 층간 절연막의 소정 영역의 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 홀을 형성하는 단계; 상기 홀이 매립되도록 전체 구조 상부에 도전층을 형성하는 단계; 전면 식각 공정을 실시하여 상기 도전층을 소정 두께 식각하는 단계; 및 상기 층간 절연막 상부에 형성된 상기 도전층을 제거하고, 상기 층간 절연막이 소정 두께 제거되도록 과도 연마를 실시하여 플러그를 형성하는 단계를 포함한다.
상기 도전층은 100 내지 5000Å의 두께로 형성하고, 상기 층간 절연막은 100 내지 5000Å의 두께로 형성한다.
상기 전면 식각 공정은 상기 도전층이 10 내지 500Å의 두께로 잔류되도록 실시하고, 상기 과도 연마 공정은 상기 층간 절연막이 100 내지 3000Å의 두께로 제거되도록 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1(a) 내지 도 1(d)는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도로서, NAND형 플래쉬 메모리 소자의 제조 방법을 예로들어 설명하기 위해 도시한 소자의 단면도이다.
도 1(a)를 참조하면, 반도체 기판(101) 상부에 터널 산화막(102), 플로팅 게이트용 도전층(103), 유전체막(104), 콘트롤 게이트용 도전층(105 및 106) 및 하드 마스크막(107)을 적층한 후 소정의 사진 및 식각 공정으로 이들을 패터닝한다. 여기서, 플로팅 게이트용 도전층(103)은 바람직하게는 폴리실리콘막을 이용하여 형성하고, 콘트롤 게이트용 도전층(105 및 106)은 폴리실리콘막(105) 및 텅스텐막(106)을 적층하여 형성한다. 이에 의해 셀 영역에는 플로팅 게이트와 콘트롤 게이트가 적층된 셀 게이트가 형성되고, 선택 트랜지스터 영역에도 이와 동일한 적층 구조의 게이트가 형성된다. 한편, 선택 트랜지스터 영역의 게이트는 유전체막(104)이 일부 제거되어 제 1 폴리실리콘막(103)과 제 2 폴리실리콘막(105)이 연결되도록 형성하는 것이 바람직하다. 그리고, 이온 주입 공정을 실시하여 셀 게이트 사이의 반도체 기판(101)에 접합 영역(108)을 형성하고, 선택 트랜지스터 영역의 게이트 사이의 반도체 기판(101)에 소오스 영역(108a) 및 드레인 영역(108b)를 형성한다. 이온 주입 공정은 인 또는 비소를 이용하여 1E13 이하의 낮은 도우즈 조건으로 실시하여 LDD(Lightly Doped Drain) 구조로 형성한다. 전체 구조 상부에 절연막(109), 바람직하게는 산화막을 형성한 후 전면 식각 공정을 실시하여 셀 게이트 사이를 매립하 는 동시에 선택 트랜지스터 영역의 게이트 측벽에 스페이서(110)를 형성한다. 그리고, 전체 구조 상부에 버퍼 산화막(도시안됨) 및 SAC(Self Aligned Contact) 질화막(111)을 형성한다. 그리고, 게이트 사이를 절연시키고 상부 배선과의 절연을 위한 제 1 층간 절연막(112)을 형성한다.
도 1(b)를 참조하면, 제 1 층간 절연막(112) 및 SAC 질화막(111)의 소정 영역을 식각하여 소오스 영역(108a)을 노출시키는 소오스 콘택을 형성한다. 소오스 콘택이 매립되도록 전체 구조 상부에 도전층, 예컨데 폴리실리콘막을 형성한 후 패터닝하여 소오스 콘택 플러그(113)를 형성한다. 한편, 소오스 콘택을 형성한 후 소오스 영역(109a)의 콘택 저항을 확보하기 위해 인 또는 비소 이온을 낮은 에너지 및 높은 도우즈로 이온 주입한 후 열처리 공정을 통해 안정화시키는 공정을 선택적으로 실시할 수 있다.
도 1(c)를 참조하면, 전체 구조 상부에 제 2 층간 절연막(114)을 형성한 후 평탄화한다. 제 2 층간 절연막(114)은 기존의 방법으로 형성되는 두께에 비해 두껍게 형성하는데, 이후 공정에서 드레인 콘택 플러그 형성시 생성되는 보이드를 감안하여 충분히 두껍게 예컨데 100∼10000Å의 두께로 형성한다. 제 2 층간 절연막(114), 제 1 층간 절연막(112) 및 SAC 질화막(111)의 소정 영역을 식각하여 드레인 영역(108a)을 노출시키는 드레인 콘택을 형성한다. 드레인 콘택 형성시 발생되는 잔류물을 제거하기 위한 세정 공정을 실시한다. 이에 의해 드레인 콘택에 블로잉이 발생된다. 그리고, 드레인 콘택이 매립되도록 전체 구조 상부에 도전층(115), 예컨데 폴리실리콘막을 형성한다. 이렇게 하면 드레인 콘택의 블로잉에 의해 보이 드(A)가 발생되지만, 제 2 층간 절연막(114)이 종래보다 두껍게 형성되어 있기 때문에 보이드(void)(A)가 종래보다 높은 위치에 생성되게 된다.
도 1(d)를 참조하면, CMP 공정을 실시하여 도전층(115)을 연마하여 드레인 콘택 플러그(116)을 형성한다. 이때, 제 2 층간 절연막(114)이 소정 두께까지 연마되도록 과도 연마한다. 즉, 도전층(115)을 연마하여 드레인 콘택 플러그(116)을 형성하기 위한 CMP 공정을 보이드(A)가 완전히 제거되도록 하기 제 2 층간 절연막(114)이 100∼8000Å의 두께로 제거되도록 과도 연마한다.
도 2(a) 내지 도 2(d)는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도로서, NAND형 플래쉬 메모리 소자의 제조 방법을 예로들어 설명하기 위해 도시한 소자의 단면도이다.
도 2(a)를 참조하면, 반도체 기판(201) 상부에 터널 산화막(202), 플로팅 게이트용 도전층(203), 유전체막(204), 콘트롤 게이트용 도전층(205 및 206) 및 하드 마스크막(207)을 적층한 후 소정의 사진 및 식각 공정으로 이들을 패터닝한다. 여기서, 플로팅 게이트용 도전층(203)은 바람직하게는 폴리실리콘막을 이용하여 형성하고, 콘트롤 게이트용 도전층(205 및 206)은 폴리실리콘막(205) 및 텅스텐막(206)을 적층하여 형성한다.이에 의해 셀 영역에는 플로팅 게이트와 콘트롤 게이트가 적층된 셀 게이트가 형성되고, 선택 트랜지스터 영역에도 이와 동일한 적층 구조의 게이트가 형성된다. 한편, 선택 트랜지스터 영역의 게이트는 유전체막(204)이 일부 제거되어 제 1 폴리실리콘막(203)과 제 2 폴리실리콘막(205)이 연결되도록 형성하 는 것이 바람직하다. 그리고, 이온 주입 공정을 실시하여 셀 게이트 사이의 반도체 기판(201)에 접합 영역(208)을 형성하고, 선택 트랜지스터 영역의 게이트 사이의 반도체 기판(201)에 소오스 영역(208a) 및 드레인 영역(208b)를 형성한다. 이온 주입 공정은 인 또는 비소를 이용하여 1E13 이하의 낮은 도우즈 조건으로 실시하여 LDD(Lightly Doped Drain) 구조로 형성한다. 전체 구조 상부에 절연막(209), 바람직하게는 산화막을 형성한 후 전면 식각 공정을 실시하여 셀 게이트 사이를 매립하는 동시에 선택 트랜지스터 영역의 게이트 측벽에 스페이서(210)를 형성한다. 그리고, 전체 구조 상부에 버퍼 산화막(도시안됨) 및 SAC(Self Aligned Contact) 질화막(211)을 형성한다. 그리고, 게이트 사이를 절연시키고 상부 배선과의 절연을 위한 제 1 층간 절연막(212)을 형성한다.
도 2(b)를 참조하면, 제 1 층간 절연막(212) 및 SAC 질화막(211)의 소정 영역을 식각하여 소오스 영역(208a)을 노출시키는 소오스 콘택을 형성한다. 소오스 콘택이 매립되도록 전체 구조 상부에 도전층, 예컨데 폴리실리콘막을 형성한 후 패터닝하여 소오스 콘택 플러그(213)를 형성한다. 한편, 소오스 콘택을 형성한 후 소오스 영역(209a)의 콘택 저항을 확보하기 위해 인 또는 비소 이온을 낮은 에너지 및 높은 도우즈로 이온 주입한 후 열처리 공정을 통해 안정화시키는 공정을 선택적으로 실시할 수 있다.
도 2(c)를 참조하면, 전체 구조 상부에 제 2 층간 절연막(214)을 100∼5000Å의 두께로 형성한 후 평탄화한다. 제 2 층간 절연막(214), 제 1 층간 절연막(212) 및 SAC 질화막(211)의 소정 영역을 식각하여 드레인 영역(208b)을 노출시 키는 드레인 콘택을 형성한다. 드레인 콘택 형성시 발생되는 잔류물을 제거하기 위한 세정 공정을 실시한다. 이에 의해 드레인 콘택에 블로잉이 발생된다. 그리고, 드레인 콘택이 매립되도록 전체 구조 상부에 도전층(215), 예컨데 폴리실리콘막을 형성한다. 여기서, 도전층(215)은 종래의 방법보다 두꺼운 두께, 예컨데 100∼5000Å의 두께로 형성한다. 이렇게 하면 블로잉에 의해 드레인 콘택에 보이드(void)(B)가 생성되게 된다.
도 2(d)를 참조하면, 전면 식각 공정을 실시하여 도전층(215)을 소정 두께 식각한다. 여기서, 전면 식각 공정은 도전층(215)이 약 10∼500Å의 두께로 잔류하도록 실시한다. 이렇게 하여 도전층(215)의 토폴로지(topology)를 어느정도 균일하게 한다.
도 2(e)를 참조하면, CMP 공정을 실시하여 도전층(215)을 연마하여 드레인 콘택 플러그(216)을 형성한다. 이때, CMP 공정은 제 2 층간 절연막(214)이 소정 두께까지 연마되도록 과도 연마한다. 즉, 도전층(215)을 연마하여 드레인 콘택 플러그(216)을 형성하기 위한 CMP 공정을 보이드(B)가 완전히 제거되도록 하기 제 2 층간 절연막(214)이 100∼3000Å의 두께로 제거되도록 과도 연마한다.
상술한 바와 같이 본 발명에 의하면 콘택 플러그를 형성하기 위한 도전층을 종래보다 두껍게 형성하고 도전층 전면 식각한 후 층간 절연막이 과도 연마되도록 도전층을 연마하여 보이드를 제거하거나, 종래보다 두껍게 형성된 층간 절연막에 콘택을 형성한 후 도전층을 형성하고 층간 절연막이 과도 연마되도록 도전층을 연마하여 보이드를 제거함으로써 드레인 콘택 공정의 안정도를 높임으로써 소자의 특성을 향상시켜 수율을 향상시킬 수 있다. 또한, 보이드없는 콘택 형성을 통하여 저항이 낮은 콘택을 형성하여 소자의 신뢰성을 향상시킬 수 있다.

Claims (8)

  1. 소정의 구조가 형성된 반도체 기판 상부에 층간 절연막을 형성하는 단계;
    상기 층간 절연막의 소정 영역의 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 홀을 형성하는 단계;
    상기 홀이 매립되도록 전체 구조 상부에 도전층을 형성하는 단계; 및
    상기 층간 절연막 상부에 형성된 상기 도전층을 제거하고, 상기 층간 절연막이 소정 두께 제거되도록 과도 연마를 실시하여 플러그를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 층간 절연막은 100 내지 10000Å의 두께로 형성하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서, 상기 층간 절연막은 100 내지 8000Å의 두께로 연마되는 반도체 소자의 제조 방법.
  4. 소정의 구조가 형성된 반도체 기판 상부에 층간 절연막을 형성하는 단계;
    상기 층간 절연막의 소정 영역의 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 홀을 형성하는 단계;
    상기 홀이 매립되도록 전체 구조 상부에 도전층을 형성하는 단계;
    전면 식각 공정을 실시하여 상기 도전층을 소정 두께 식각하는 단계; 및
    상기 층간 절연막 상부에 형성된 상기 도전층을 제거하고, 상기 층간 절연막이 소정 두께 제거되도록 과도 연마를 실시하여 플러그를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서, 상기 도전층은 100 내지 5000Å의 두께로 형성하는 반도체 소자의 제조 방법.
  6. 제 4 항에 있어서, 상기 층간 절연막은 100 내지 5000Å의 두께로 형성하는 반도체 소자의 제조 방법.
  7. 제 4 항에 있어서, 상기 전면 식각 공정은 상기 도전층이 10 내지 500Å의 두께로 잔류되도록 실시하는 반도체 소자의 제조 방법.
  8. 제 4 항에 있어서, 상기 과도 연마 공정은 상기 층간 절연막이 100 내지 3000Å의 두께로 제거되도록 실시하는 반도체 소자의 제조 방법.
KR1020060031459A 2006-04-06 2006-04-06 반도체 소자의 제조 방법 KR20070099980A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060031459A KR20070099980A (ko) 2006-04-06 2006-04-06 반도체 소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060031459A KR20070099980A (ko) 2006-04-06 2006-04-06 반도체 소자의 제조 방법

Publications (1)

Publication Number Publication Date
KR20070099980A true KR20070099980A (ko) 2007-10-10

Family

ID=38805143

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060031459A KR20070099980A (ko) 2006-04-06 2006-04-06 반도체 소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR20070099980A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111854164A (zh) * 2020-06-17 2020-10-30 华帝股份有限公司 带有温度补偿功能的温控舱及应用其的燃气换热设备

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111854164A (zh) * 2020-06-17 2020-10-30 华帝股份有限公司 带有温度补偿功能的温控舱及应用其的燃气换热设备

Similar Documents

Publication Publication Date Title
CN110088903B (zh) 三维存储器件及其制作方法
US6790729B1 (en) Method of manufacturing NAND flash memory device
JP2009152361A (ja) 半導体装置およびその製造方法
JP5160738B2 (ja) 半導体素子の製造方法
JP2005175420A (ja) Ｎａｎｄフラッシュ素子の製造方法
KR100941865B1 (ko) 반도체 소자의 제조방법
KR100753038B1 (ko) 반도체 소자의 컨택 플러그 형성방법
KR20100008942A (ko) 반도체 소자 및 그 제조 방법
KR100702785B1 (ko) 반도체 소자의 트랜지스터 제조 방법
KR20070099980A (ko) 반도체 소자의 제조 방법
KR20080002057A (ko) 플래시 메모리 소자의 콘택 플러그 형성 방법
US20080254584A1 (en) Method of manufacturing flash memory device
KR100307968B1 (ko) 플러그폴리를 갖는 반도체장치의 층간절연막 형성방법
US7674711B2 (en) Method of fabricating flash memory device by forming a drain contact plug within a contact hole below and ILD interface
KR100612566B1 (ko) 플래시 메모리 소자의 제조 방법
KR100559996B1 (ko) 플래시 메모리 제조 방법
KR100687397B1 (ko) 반도체 소자의 제조 방법
KR20050055217A (ko) 낸드 플래시 소자의 제조 방법
KR100799056B1 (ko) 반도체 소자의 제조 방법
KR100875048B1 (ko) 반도체 소자 및 그 제조 방법
KR20080063891A (ko) 반도체소자의 스토리지노드콘택 형성 방법
KR20080061850A (ko) 반도체 소자 및 그 제조 방법
KR20050075178A (ko) 낸드 플래시 메모리 소자의 제조 방법
KR20100074677A (ko) 반도체 소자의 콘택 플러그 형성방법
KR20090037165A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination