KR20100074677A - 반도체 소자의 콘택 플러그 형성방법 - Google Patents

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Abstract

본 발명은 공정 마진을 확보하기 위해 게이트 라인이 노출된 상태에서 층간 절연막을 제거하는 과정에서 발생하는 결함을 개선할 수 있는 반도체 소자의 콘택 플러그 형성방법에 관한 것이다.
본 발명의 실시 예에 따른 반도체 소자의 콘택 플러그 형성방법은 제1 영역 및 제2 영역을 포함하는 반도체 기판의 상부에 제2 영역보다 제1 영역에서 더 조밀하게 형성되며, 게이트 절연막, 게이트 도전막 및 제1 하드 마스크 패턴이 적층된 구조의 게이트 라인들을 형성하는 단계, 게이트 라인들을 포함하는 반도체 기판의 상부에 층간 절연막을 형성하는 단계, 층간 절연막을 식각하여 게이트 라인들 사이의 반도체 기판을 노출시키는 콘택홀을 형성하는 단계, 콘택홀을 통해 노출된 게이트 라인보다 높으며 층간 절연막에 의해 보호되어 높이가 유지되는 게이트 라인보다 낮은 높이로 콘택홀을 매립하도록 플러그 도전막을 형성하는 단계, 플러그 도전막 및 층간 절연막의 표면에 평탄화 조절막을 형성하는 단계, 및 이웃하는 콘택홀 내부의 플러그 도전막이 분리되도록 평탄화 공정을 실시하여 랜딩 플러그를 형성하는 단계를 포함한다.
랜딩 콘택 플러그, 단차 개선, 평탄화

Description

반도체 소자의 콘택 플러그 형성방법{Manufacturing method of contact plug for semiconductor device}
본 발명은 반도체 소자의 콘택 플러그 형성방법에 관한 것으로, 공정 마진을 확보하기 위해 게이트 라인이 노출된 상태에서 층간 절연막을 제거하는 과정에서 발생하는 결함을 개선할 수 있는 반도체 소자의 콘택 플러그 형성방법에 관한 것이다.
최근 반도체 메모리 소자로서 고용량을 갖는 디램(DRAM)소자가 이용되고 있다. 디램소자는 전하의 형태로 데이터를 저장하는 메모리 셀 영역과 데이터의 입출력을 위한 주변회로영역으로 구성되고, 메모리 셀 영역의 단위 셀은 하나의 트랜지스터와 하나의 캐패시터로 이루어진다. 이와 같은 디램소자는 반도체 기판에 게이트 라인 및 소스/드레인으로 이루어지는 트랜지스터를 형성하고, 층간 절연막을 통해 선택적으로 소스와 드레인 상부에 각각 콘택홀을 형성한다. 그리고 콘택홀에 랜딩 콘택 플러그를 형성한 후, 랜딩 콘택 플러그를 통해 소스와 드레인에 각각 연 결되는 비트라인과 캐패시터의 스토리지 노드를 각각 형성한다. 스토리지 노드 상에 유전막 및 플레이트 전극을 형성하여 캐패시터를 형성한다.
한편, 반도체 소자가 대용량 고집적화되면서, 게이트 라인간의 간격이 좁아지고 있는 추세이다. 게이트 라인간 간격이 좁아짐에 다라 기존의 홀(hall) 타입의 콘택홀을 이용하여 공정을 진행했을 때, 정렬마진을 확보하기 어려운 문제점이 있으며, 랜딩 콘택 플러그의 저항이 증가되어 원하는 반도체 소자의 특성을 얻기 어려운 문제가 있다. 이러한 문제점들을 보완하기 위하여 홀 타입의 콘택홀 대신 바(bar) 타입의 콘택홀을 도입하는 방안이 제시된 바 있다. 이하, 바(bar) 타입의 콘택홀를 도입하여 반도체 소자를 제조하는 공정에 대해 설명하기로 한다.
먼저, 주변회로영역 및 메모리 셀 영역을 포함하는 반도체 기판의 상부에 게이트 절연막, 도전막, 및 하드 마스크막이 적층된 구조의 게이트 라인을 형성한다. 게이트 라인은 주변 영역에 비해 셀 영역에서 조밀하게 형성된다. 이어서 게이트 라인의 양측벽에 스페이서를 형성한다.
이 후, 게이트 라인 사이가 매립될 수 있도록 층간 절연막을 형성한다. 이어서 셀 영역의 게이트 라인 사이에 형성된 층간 절연막을 식각하여 콘택홀들을 형성한다. 이 때, 식각 공정으로 영향으로 게이트 라인의 하드 마스크 패턴이 식각되어 하드 마스크 패턴의 높이가 낮아진다. 이에 따라 콘택홀을 형성하는 과정에서 노출된 게이트 라인과 노출되지 않은 게이트 라인의 높이가 달라지게 된다. 이와 같이 게이트 라인들 간에 단차가 발생한 상태에서 , 폴리 실리콘을 이용하여 게이트 라인 사이에 형성된 콘택홀들이 매립될 수 있도록 충분한 두께로 랜딩 플러그 폴리막(LPP : Landing Plug Poly)을 형성한다. 이 후, 화학적 기계적 연마(Chemical Mechanical Polishing : 이하, "CMP"라 함) 방법으로 랜딩 플러그 폴리막을 연마하여 콘택홀별로 분리된 랜딩 플러그를 형성한다. 한편, 랜딩 플러그를 형성하기 위해 실시되는 CMP공정은 콘택홀을 형성하는 과정에서 발생한 단차로 인하여 안정적으로 실시되기 어렵다. 즉, CMP공정시 하드 마스크 패턴의 높이 차이로 인하여 CMP공정 후 랜딩 플러그 폴리막과 하드 마스크 패턴 간에 높이가 균일하게 형성되지 못하는 디싱 현상이 유발되고, 하드 마스크 패턴의 높이 변화 또한 불규칙해진다. 이에 따라 랜딩 플러그 폴리막이 콘택홀별로 분리되도록 연마되지 못하고 하드 마스크 패턴 상부에서 서로 연결된 상태로 남아 있을 수 있다. 이러한 문제점은 후속 공정에서 비트 라인 콘택 플러그 및 스토리지 노드 콘택 플러그을 형성하는 공정에서 콘택 불량을 유발한다.
본 발명은 반도체 소자의 콘택 플러그 형성방법에 관한 것으로, 공정 마진을 확보하기 위해 게이트 라인이 노출된 상태에서 층간 절연막을 제거하는 과정에서 발생하는 결함을 개선할 수 있는 반도체 소자의 콘택 플러그 형성방법을 제공한다.
본 발명의 실시 예에 따른 반도체 소자의 콘택 플러그 형성방법은 제1 영역 및 제2 영역을 포함하는 반도체 기판의 상부에 제2 영역보다 제1 영역에서 더 조밀하게 형성되며, 게이트 절연막, 게이트 도전막 및 제1 하드 마스크 패턴이 적층된 구조의 게이트 라인들을 형성하는 단계, 게이트 라인들을 포함하는 반도체 기판의 상부에 층간 절연막을 형성하는 단계, 층간 절연막을 식각하여 게이트 라인들 사이의 반도체 기판을 노출시키는 콘택홀을 형성하는 단계, 콘택홀을 통해 노출된 게이트 라인보다 높으며 층간 절연막에 의해 보호되어 높이가 유지되는 게이트 라인보다 낮은 높이로 콘택홀을 매립하도록 플러그 도전막을 형성하는 단계, 플러그 도전막 및 층간 절연막의 표면에 평탄화 조절막을 형성하는 단계, 및 이웃하는 콘택홀 내부의 플러그 도전막이 분리되도록 평탄화 공정을 실시하여 랜딩 플러그를 형성하는 단계를 포함한다.
하드 마스크 패턴은 질화막을 이용하여 형성하고, 상기 플러그 도전막은 폴리 실리콘을 이용하여 형성한다.
평탄화 조절막은 질화막을 이용하여 형성한다.
평탄화 조절막은 150Å 내지 500Å의 두께로 형성한다.
본 발명의 다른 실시 예에 따른 반도체 소자의 콘택 플러그 형성방법은 제1 영역 및 제2 영역을 포함하는 반도체 기판의 상부에 제2 영역보다 제1 영역에서 더 조밀하게 형성되며, 게이트 절연막, 게이트 도전막 및 제1 하드 마스크 패턴이 적층된 구조의 게이트 라인들을 형성하는 단계, 게이트 라인들을 포함하는 반도체 기판의 상부에 층간 절연막을 형성하는 단계, 층간 절연막을 식각하여 게이트 라인들 사이의 반도체 기판을 노출시키는 콘택홀을 형성하는 단계, 콘택홀을 통해 노출된 게이트 라인보다 높으며 층간 절연막에 의해 보호되어 높이가 유지되는 게이트 라인보다 낮은 높이로 콘택홀을 매립하도록 플러그 도전막을 형성하는 단계, 층간 절연막의 사이에서 플러그 도전막의 상부에 평탄화 조절막을 형성하는 단계, 및 이웃하는 콘택홀 내부의 플러그 도전막이 분리되도록 평탄화 공정을 실시하여 랜딩 플러그를 형성하는 단계를 포함한다.
평탄화 조절막은 BPSG막, HDP(High Density Plasma) 산화막 또는 LP(Low Pressure) 산화막을 이용하여 형성한다.
BPSG막은 650℃ 내지 800℃의 온도에서 실시되는 RTA(Rapid Temperature Anneal) 공정에 의해 유동성을 가지며 500Å 내지 1000Å의 두께로 형성된다.
HDP 산화막은 300℃ 내지 450℃의 온도에서 500Å 내지 1000Å의 두께로 형성된다.
LP 산화막은 200Å 내지 500Å의 두께로 형성된다.
상기 실시예들의 콘택홀을 형성하는 단계에서 콘택홀을 통해 노출된 게이트 라인의 하드 마스크 패턴이 식각되어 높이가 낮아진다.
상기 실시예들에서, 층간 절연막을 형성하는 단계 이후, 상기 층간 절연막의 표면을 평탄화하는 공정을 실시한다.
상기 실시예들에서, 플러그 도전막을 형성하는 단계는 콘택홀이 매립되도록 층간 절연막을 포함하는 반도체 기판의 상부에 플러그 도전막을 증착하는 단계, 및 제2 영역에서 층간 절연막의 상부에 형성된 플러그 도전막이 제거되도록 플러그 도전막을 에치-백 공정으로 식각하는 단계를 포함한다.
본 발명은 서로 이웃하는 랜딩 콘택 플러그들을 분리시키기 위해 도전막을 평탄화하는 공정을 실시하기 전에 게이트 라인간의 단차를 완화함으로써 평탄화 공정의 균일도를 개선함과 아울러 이웃하는 랜딩 콘택 플러그간 분리를 용이하게 한다.
이에 따라 본 발명은 랜딩 콘택 플러그에 연결되는 비트 라인 콘택 플러그 또는 스토리지 노드 콘택 플러그 사이의 콘택 불량을 개선할 수 있다. 이로써 본 발명은 반도체 소자의 불량율을 개선하고 수율을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한 다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1f는 본 발명의 실시 예에 따른 반도체 소자의 콘택 플러그 형성방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 제1 영역(A) 및 제2 영역(B)을 포함하는 반도체 기판(100)의 상부에 게이트 라인(G)을 형성한다.
제1 영역(A)은 데이터를 저장하는 메모리 셀 영역이며, 제2 영역(B)은 데이터의 입출력을 위한 주변회로영역이다. 이러한 제1 영역(A) 및 제2 영역(B) 각각에는 반도체 기판(100)의 활성 영역을 구획하는 소자 분리막(103)이 형성된다. 소자 분리막(103)은 반도체 기판(100)을 식각하여 트렌치를 형성한 후 반도체 기판(100)의 내부를 절연물질로 채움으로써 형성할 수 있다.
게이트 라인(G)은 제2 영역(B)에 비해 제1 영역(A)에서 더 조밀하게 형성된다. 이러한 게이트 라인(G)의 형성방법을 구체적으로 설명하면, 먼저, 소자 분리막(103)이 형성된 반도체 기판(100)의 상부에 게이트 절연막(105), 제1 도전막(107), 베리어 메탈막(109), 제2 도전막(111) 및 제1 하드 마스크 패턴(113)을 적층한다. 여기서, 제1 도전막(107)은 폴리 실리콘막으로 형성될 수 있다. 그리고 베리어 메탈막(109)은 제2 도전막(111)과 제1 도전막(107)의 접촉 저항을 개선하기 위해 형성된 것으로 티타늄(Ti)을 이용하여 형성할 수 있다. 제2 도전 막(111)은 텅스텐(W) 또는 텅스텐 실리사이드막으로 형성되어 게이트 라인(G)의 저항을 개선한다. 즉, 제1 도전막(107), 베리어 메탈막(109), 및 제2 도전막(111)은 게이트 도전막으로 이용된다. 그리고, 제1 하드 마스크 패턴(113)은 질화막으로 형성할 수 있다. 이 후, 제1 하드 마스크 패턴(113)을 식각 베리어로 이용한 식각 공정으로 제2 도전막(111), 베리어 메탈막(109), 제1 도전막(107) 및 게이트 절연막(105)을 패터닝하여 다수의 게이트 라인(G)을 형성한다.
도면에는 도시하지 않았으나, 상술한 게이트 라인(G) 형성 후 게이트 라인(G) 사이에서 노출된 반도체 기판(100)에 불순물 이온을 주입하여 접합 영역을 형성할 수 있다. 접합 영역은 소스 및 드레인을 포함한다.
이 후 게이트 라인(G)의 양측벽에 스페이서(115)를 형성하고, 게이트 라인(G) 사이의 공간이 매립될 수 있도록 제1 층간 절연막(117)을 형성한다. 제1 층간 절연막(117)은 BPSG(Boron Phosphorus Silicate Glass)막을 이용하여 형성할 수 있다.
제1 층간 절연막(117) 형성 후, 제1 층간 절연막(117)이 게이트 라인(G) 상부에서 균일한 두께로 잔류하도록 제1 평탄화 공정을 실시한다. 제1 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing : 이하, "CMP"라 함)방법으로 실시할 수 있다.
도 1b를 참조하면, 평탄한 층간 절연막(117)의 상부에 제2 하드 마스크 패턴(119)을 형성한다. 제2 하드 마스크 패턴(119)은 제1 콘택홀이 형성될 영역을 정의하는 패턴으로 형성된다. 또한 제2 하드 마스크 패턴(119) 사이에서 노출된 부분은 제1 콘택홀이 형성되는 게이트 라인(G) 사이의 영역 뿐 아니라 제1 콘택홀이 형성되는 영역 사이의 게이트 라인(G)을 포함한다. 이는 반도체 소자의 고집적화로 인해 제1 콘택홀이 형성되는 영역의 폭이 좁아짐에 따라 제1 콘택홀을 형성할 때 식각 베리어 역할을 하는 하드 마스크 패턴의 정렬 오차를 방지하기 위해 도입된 방안이다. 이러한 제2 하드 마스크 패턴(119)은 포토레지스트 막을 증착한 후 노광 및 현상 공정을 실시함으로써 형성될 수 있다.
도 1c를 참조하면, 제2 하드 마스크 패턴(119)을 식각 베리어로 이용한 식각 공정으로 제1 층간 절연막(117)을 식각하여 제1 콘택홀(121)들을 형성한다. 제1 콘택홀(121)은 소스영역 및 드레인 영역이 형성된 게이트 라인(G) 사이의 반도체 기판(100)을 노출시킨다.
제1 콘택홀(121)을 형성하기 위한 식각 공정 진행시, 제2 하드 마스크 패턴(119)들 사이에서 노출된 제1 하드 마스크 패턴(115)의 상부가 식각된다. 이에 따라 제1 콘택홀(121) 형성시 식각 베리어 역할을 하는 제2 하드 마스크 패턴(119) 사이에서 노출되는 제1 하드 마스크 패턴(115)의 높이는 제2 하드 마스크 패턴(119)의 하부에 형성된 제1 하드 마스크 패턴(113)의 높이보다 낮아진다. 그 결과, 제2 하드 마스크 패턴(119) 하부의 게이트 라인(G)과 제2 하드 마스크 패턴(119) 사이에서 노출된 게이트 라인(G) 사이에 단차가 발생한다.
이러한 제1 콘택홀(121) 형성 후, 제2 하드 마스크 패턴(119)을 스트립 공정으로 제거한다. 이어서 제1 콘택홀(121)을 통해 노출된 반도체 기판(100)을 타겟으로 콘택 저항을 낮추기 위한 이온 주입 공정이 더 실시될 수 있다.
도 1d를 참조하면, 제1 콘택홀 내부가 매립될 수 있도록 충분한 두께로 층간 절연막(117)을 포함하는 반도체 기판(100)의 상부에 제3 도전막(123)을 증착한다. 제3 도전막(123)은 플러그 도전막으로서, 폴리 실리콘을 이용하여 형성할 수 있으며, 이러한 폴리 실리콘은 랜딩 플러그 폴리(LPP : Landing Plug Poly)로 사용된다.
제3 도전막(123) 증착 후, 제2 영역(B) 및 스크라이브 래인(scribe lane)에 형성된 제3 도전막(123)을 제거하기 위해 블랭킷 에치-백(blanket etch back) 공정을 실시한다. 이로써 제1 영역(A)에만 제3 도전막(123)이 잔류한다. 상술한 일련의 공정을 통해 제1 영역(A)에 잔류되는 제3 도전막(123)의 표면은 제1 층간 절연막(117) 하부의 게이트 라인(G)의 표면보다 낮다. 즉, 제3 도전막(123)은 제1 콘택홀(121)을 통해 노출된 게이트 라인(G)보다 높으며 제1 층간 절연막(117)에 의해 보호되어 높이가 유지되는 게이트 라인(G)보다 낮은 높이로 제1 콘택홀(121)을 매립하도록 잔류한다.
이어서, 후속 공정에서 CMP방법으로 제2 평탄화 공정 실시할 때, 폴리 실리콘으로 이루어진 제3 도전막(123)과 연마율이 다른 평탄화 조절막(125)을 제3 도전막(123) 및 제1 층간 절연막(117)의 표면에 형성한다. 이러한 평탄화 조절막(125)으로는 질화막을 이용할 수 있다.
평탄화 조절막(125)으로 이용되는 질화막은 150Å 내지 500Å의 두께로 형성되어 제2 평탄화 공정을 조절할 수 있다.
도 1e를 참조하면, 제3 도전막 하부의 제1 하드 마스크 패턴(111)이 노출되 는 시점까지 제2 평탄화 공정을 실시하여 제3 도전막이 패턴별로 분리됨으로써 랜딩 콘택 플러그(123a)들이 형성된다. 이러한 제2 평탄화 공정을 진행하는 과정에서 도 1d에서 상술한 평탄화 조절막(125)을 통해 게이트 라인(G)의 단차가 완화됨으로써 이웃하는 랜딩 콘택 플러그(123a)들이 보다 안정적으로 분리될 수 있다.
이하, 질화막으로 형성된 평탄화 조절막(도 1d의 125)으로 제2 평탄화 공정을 조절하는 방법을 구체적으로 설명한다. 평탄화 조절막(도 1d의 125)은 제1 층간 절연막(117)과 제3 도전막(도 1d의 123)에 의해 정의되는 단차를 따라 형성된다. 이에 따라 제2 평탄화 공정을 시작하는 시점에서는 제1 층간 절연막(117) 상부의 평탄화 조절막(도 1d의 125)이 큰 연마율을 가지고 먼저 제거된다. 이후에도 제2 평탄화 공정이 지속됨에 따라 제3 도전막(도 1d의 123)의 상부에 형성된 평탄화 조절막(도 1d의 125)과, 제1 층간 절연막(117)에 의해 보호되었던 게이트 라인(G)의 제1 하드 마스크 패턴(113)이 노출된다. 이 때 제1 하드 마스크 패턴(113) 및 평탄화 조절막(도 1d의 125)은 질화막으로 형성되므로 제3 도전막(도 1d의 123)이 노출되는 시점까지 동일한 양으로 연마된다. 이에 따라 제1 층간 절연막(117)에 의해 보호되었던 게이트 라인(G)과 제1 콘택홀 형성시 노출된 게이트 라인(G) 사이의 단차가 개선된다. 이러한 제2 평탄화 공정으로 제3 도전막을 연마하여 랜딩 콘택 플러그(123a)를 형성하면, 랜딩 콘택 플러그(123a)들끼리 전기적으로 분리시키기가 용이해지며, 제2 평탄화 공정의 균일도를 향상시킬 수 있다.
도 1f를 참조하면, 랜딩 콘택 플러그(123a) 형성 후, 게이트 라인(G)과 비트 라인 사이를 절연하기 위한 제2 층간 절연막(125)을 증착한다. 이 후, 제3 하드 마스크 패턴(미도시)을 식각 베리어로 이용한 식각 공정으로 드레인에 연결된 랜딩 콘택 플러그(123a)를 노출시키는 제2 콘택홀(127)들을 형성한다. 제2 콘택홀(127)에는 후속 공정에서 드레인에 연결된 랜딩 콘택 플러그(123a)에 연결되는 비트 라인 콘택 플러그가 형성된다. 후속 공정에서 비트 라인 콘택 플러그는 비트 라인에 연결된다. 제3 하드 마스크 패턴은 제2 콘택홀(127) 형성 후 제거된다. 이 후 일반적인 반도체 소자의 제조 공정을 실시한다.
도 2는 본 발명의 다른 실시 예에 따른 반도체 소자의 콘택 플러그 형성방법을 설명하기 위한 단면도이다. 본 발명의 다른 실시 예에서는 도 1a 내지 도 1f에서 상술한 실시예와 비교하여 평탄화 조절막의 종류와 이를 이용한 제2 평탄화 공정 진행시 단차를 완화하는 방법이 다를 뿐 그 이외에는 동일하다. 이하, 도 1a 내지 도 1f에서 상술한 실시예와 비교하여 동일한 구성 요소 및 동일한 공정 단계에 대한 설명을 생략한다.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 평탄화 조절막(223)은 제2 평탄화 공정을 실시하기 전 제3 도전막(213)의 상부에 형성된다. 이러한 평탄화 조절막(223)은 제1 콘택홀을 형성하는 과정에서 게이트 라인(G)간에 발생한 단차로 인하여 제3 도전막(213)과 제1 층간 절연막(217) 사이에 발생한 단차를 완화한다. 이와 같이 평탄화 조절막(223)을 통해 단차가 완화된 상태에서 제2 평탄화 공정을 실시하면, 제3 도전막(213)이 노출되기 전 제1 층간 절연막(217)에 의해 보호되는 게이트 라인(G)의 제1 하드 마스크 패턴(215)이 먼저 노출되어 연마되므로 게이트 라인(G)간 단차를 개선할 수 있다. 이와 같이 게이트 라인(G)간 단차가 개선된 상 태에서 제3 도전막(213)을 제2 평탄화 공정으로 연마하면, 제3 도전막(213)이 랜딩 콘택 플러그 단위로 분리되기가 용이해지며, 제2 평탄화 공정의 균일도를 향상시킬 수 있다.
본 발명의 다른 실시 예에 따른 평탄화 조절막(225)은 매립 특성이 좋은 BPSG막, HDP(High Density Plasma) 산화막 및 LP(Low Pressure) 산화막을 이용하여 형성할 수 있다.
HDP 산화막은 300℃ 내지 450℃의 저온에서 500Å 내지 1000Å의 두께로 형성되어 제2 평탄화 공정을 조절할 수 있다.
LP 산화막은 200Å 내지 500Å의 두께로 형성되어 제2 평탄화 공정을 조절할 수 있다.
BPSG막은 500Å 내지 1000Å의 두께로 형성되어 제2 평탄화 공정을 조절할 수 있다. BPSG막은 보른(Born) 도펀트가 3.2wt% 내지 4.3wt%로 포함되고, 인(Phosphorus) 도펀트가 3.5wt% 내지 4.6wt%로 포함된 것을 이용할 수 있다. 이러한 BPSG막은 650℃ 내지 800℃의 온도에서 실시되는 RTA(Rapid Temperature Anneal) 공정에 의해 유동성을 가질 수 있다. 유동성을 가지는 BPSG막은 제3 도전막(223)의 상부의 제1 층간 절연막(217) 사이의 공간으로 흘러들어가 단차를 보다 효율적으로 개선한다.
상술한 바와 같이 본 발명은 서로 이웃하는 랜딩 콘택 플러그들을 분리시키기 위해 도전막을 평탄화하는 공정을 실시하기 전에 게이트 라인간의 단차를 완화함으로써 평탄화 공정의 균일도를 개선함과 아울러 이웃하는 랜딩 콘택 플러그간 분리를 용이하게 한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1f는 본 발명의 실시 예에 따른 반도체 소자의 콘택 플러그 형성방법을 설명하기 위한 단면도들.
도 2는 본 발명의 다른 실시 예에 따른 반도체 소자의 콘택 플러그 형성방법을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
A : 제1 영역 B : 제2 영역
100, 200 : 반도체 기판 103, 203 : 소자 분리막
105, 205 : 게이트 절연막 107, 207 : 제1 도전막
109, 209 : 베리어 메탈막 111, 211 : 제2 도전막
113, 213 : 제1 하드 마스크 패턴 G : 게이트 라인
117, 217 : 제1 층간 절연막 119, 219 : 제2 하드 마스크 패턴
121 : 제1 콘택홀 125, 225 : 스페이서
123, 223 : 제3 도전막 123a : 랜딩 플러그
125 : 제2 층간 절연막 127 : 제2 콘택홀

Claims (12)

  1. 제1 영역 및 제2 영역을 포함하는 반도체 기판의 상부에 상기 제2 영역보다 상기 제1 영역에서 더 조밀하게 형성되며, 게이트 절연막, 게이트 도전막 및 제1 하드 마스크 패턴이 적층된 구조의 게이트 라인들을 형성하는 단계;
    상기 게이트 라인들을 포함하는 상기 반도체 기판의 상부에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 식각하여 상기 게이트 라인들 사이의 상기 반도체 기판을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀을 통해 노출된 상기 게이트 라인보다 높으며 상기 층간 절연막에 의해 보호되어 높이가 유지되는 상기 게이트 라인보다 낮은 높이로 상기 콘택홀을 매립하도록 플러그 도전막을 형성하는 단계;
    상기 플러그 도전막 및 상기 층간 절연막의 표면에 평탄화 조절막을 형성하는 단계; 및
    이웃하는 콘택홀 내부의 상기 플러그 도전막이 분리되도록 평탄화 공정을 실시하여 랜딩 플러그를 형성하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성방법.
  2. 제 1 항에 있어서,
    상기 하드 마스크 패턴은 질화막을 이용하여 형성하고,
    상기 플러그 도전막은 폴리 실리콘을 이용하여 형성하는 반도체 소자의 콘택 플러그 형성방법.
  3. 제 2 항에 있어서,
    상기 평탄화 조절막은 질화막을 이용하여 형성하는 반도체 소자의 콘택 플러그 형성방법.
  4. 제 1 항에 있어서,
    상기 평탄화 조절막은 150Å 내지 500Å의 두께로 형성하는 반도체 소자의 콘택 플러그 형성방법.
  5. 제1 영역 및 제2 영역을 포함하는 반도체 기판의 상부에 상기 제2 영역보다 상기 제1 영역에서 더 조밀하게 형성되며, 게이트 절연막, 게이트 도전막 및 제1 하드 마스크 패턴이 적층된 구조의 게이트 라인들을 형성하는 단계;
    상기 게이트 라인들을 포함하는 상기 반도체 기판의 상부에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 식각하여 상기 게이트 라인들 사이의 상기 반도체 기판을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀을 통해 노출된 상기 게이트 라인보다 높으며 상기 층간 절연막에 의해 보호되어 높이가 유지되는 상기 게이트 라인보다 낮은 높이로 상기 콘택홀 을 매립하도록 플러그 도전막을 형성하는 단계;
    상기 층간 절연막의 사이에서 상기 플러그 도전막의 상부에 평탄화 조절막을 형성하는 단계; 및
    이웃하는 콘택홀 내부의 상기 플러그 도전막이 분리되도록 평탄화 공정을 실시하여 랜딩 플러그를 형성하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성방법.
  6. 제 5 항에 있어서,
    상기 평탄화 조절막은 BPSG막, HDP(High Density Plasma) 산화막 또는 LP(Low Pressure) 산화막을 이용하여 형성하는 반도체 소자의 콘택 플러그 형성방법.
  7. 제 6 항에 있어서,
    상기 BPSG막은 650℃ 내지 800℃의 온도에서 실시되는 RTA(Rapid Temperature Anneal) 공정에 의해 유동성을 가지며 500Å 내지 1000Å의 두께로 형성되는 반도체 소자의 콘택 플러그 형성방법.
  8. 제 6 항에 있어서,
    상기 HDP 산화막은 300℃ 내지 450℃의 온도에서 500Å 내지 1000Å의 두께로 형성되는 반도체 소자의 콘택 플러그 형성방법.
  9. 제 6 항에 있어서,
    상기 LP 산화막은 200Å 내지 500Å의 두께로 형성되는 반도체 소자의 콘택 플러그 형성방법.
  10. 제 1 항 또는 제 5 항에 있어서,
    상기 콘택홀을 형성하는 단계에서 상기 콘택홀을 통해 노출된 상기 게이트 라인의 하드 마스크 패턴이 식각되어 높이가 낮아지는 반도체 소자의 콘택 플러그 형성방법.
  11. 제 1 항 또는 제 5 항에 있어서,
    상기 층간 절연막을 형성하는 단계 이후, 상기 층간 절연막의 표면을 평탄화하는 공정을 실시하는 반도체 소자의 콘택 플러그 형성방법.
  12. 제 1 항 또는 제 5 항에 있어서,
    상기 플러그 도전막을 형성하는 단계는
    상기 콘택홀이 매립되도록 상기 층간 절연막을 포함하는 상기 반도체 기판의 상부에 상기 플러그 도전막을 증착하는 단계; 및
    상기 제2 영역에서 상기 층간 절연막의 상부에 형성된 상기 플러그 도전막이 제거되도록 상기 플러그 도전막을 에치-백 공정으로 식각하는 단계를 포함하는 반 도체 소자의 콘택 플러그 형성방법.
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