KR100520176B1 - 반도체소자의 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 형성방법에 관한 것으로, 기생 캐패시턴스를 감소시킬 수 있도록 하기 위하여, 게이트 형성공정후 상기 게이트 사이의 콘택영역을 매립하는 랜딩 플러그를 형성하고 상기 콘택 영역 이외의 게이트 사이를 매립하는 APL 절연막을 형성하여 기생 캐패시턴스를 감소시키므로 반도체소자의 정전용량을 감소를 방지함으로써 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있도록 하는 기술에 관한 것이다.
Description
본 발명은 반도체소자의 형성방법에 관한 것으로, 특히 캐패시터의 정전용량확보를 위하여 기생 캐패시턴스를 감소시킬 수 있도록 갭필 ( gap fill ) 능력이 우수한 APL ( advanced planarization layer ) CVD ( chemical vapor deposition ) 물질을 절연막으로 사용하는 기술에 관한 것이다.
최근 반도체소자의 정전용량 확보 공정은 소자의 조기 개발에 중요한 역할을 한다.
상기 정전용량을 증가시켜야 하는 이유는 디램과 같은 휘발성 메모리의 경우 셀 내에 지속적인 데이터 저장을 위하여 주기적으로 캐패시터에 전하를 저장시켜 주어야 하며 그 주기를 리프레쉬 타임 ( refresh time ) 이라 한다.
상기 리프레쉬 타임을 확보하는 것은 소자의 개발 단계와 양산단계에 있어서 가장 중요한 핵심 공정이 되고 있다.
상기 리프레쉬 타임을 증가시키기 위한 방법은 셀 내에 높은 정전용량을 확보하거나 기생 캐패시턴스를 감소시키는 방법이 있다.
여기서, 상기 정전용량을 증가시키는 방법은 캐패시터의 하부전극인 저장전극의 표면적을 증가시키거나 유전상수가 큰 물질을 유전체막으로 사용하는 것이다. 그러나, 이는 시간 및 생산비가 많이 들게 된다.
상기 기생 캐패시턴스를 감소시키는 방법은, 게이트 간과 비트라인 간에 존재하는 기생 캐패시턴스를 감소시키는 것이다.
특히, 최근에는 디자인룰의 감소로 인하여 게이트간과 비트라인 간에 형성되는 절연막의 두께가 더욱 높아지게 되어 급격하게 기생 캐패시턴스가 증가하고 있다.
따라서, 최근에는 상기 기생 캐패시턴스를 감소시키기 위하여 저유전상수를 갖는 절연막을 사용하는 방법을 개발 중에 있으며, APL ( advanced planarization layer ) 방법으로 게이트간과 비트라인 간을 매립하는 절연막을 형성하는 것이 그 중에 있다.
상기 APL 방법은, SiH4 와 H2O2 를 반응시켜 우수한 갭필 특성과 셀프 평탄화 ( self planarization ) 특성을 갖도록 함으로써 절연막의 증착시 평탄화 과정이 일어나 평탄화식각공정을 위한 추가 공정을 생략할 수 있다.
그러나, 상기 APL 방법은 증착후 많은 마이크로 보이드 ( micro void )가 생기는 단점이 있다.
도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 형성방법을 도시한 단면 사시도이다.
도 1a를 참조하면, 반도체기판(11)에 활성영역을 정의하는 소자분리막(13)을 형성한다. 이때, 상기 소자분리막(13)은 트렌치형으로 형성한 것이다.
그 다음, 상기 반도체기판(11) 상에 게이트(15)를 형성한다.
이때, 상기 게이트(15)는 전체표면상부에 게이트산화막(도시안됨), 게이트용 도전층(도시안됨), 게이트용 금속층(도시안됨) 및 하드마스크층(도시안됨)의 적층구조를 형성하고 게이트 마스크(도시안됨)를 이용한 사진식각공정으로 상기 적층구조를 식각하여 형성한 것이다.
그 다음, 상기 게이트(15)를 이용한 스페이서(도시안됨) 형성공정과 소오스/드레인(도시안됨) 형성공정을 실시한다.
그리고, 전체표면상부를 평탄화시키는 APL 절연막(17)인 산화막을 형성한다.
상기 APL 절연막(17) 상에 감광막패턴(19)을 형성한다. 이때, 상기 감광막패턴(19)은 랜딩 플러그 콘택마스크(도시안됨)를 이용한 노광 및 현상 공정으로 형성한 것이다.
도 1b를 참조하면, 상기 감광막패턴(19)을 마스크로 하는 자기정렬적인 식각공정으로 랜딩 플러그 콘택홀(21)을 형성한다.
도 2 는 상기 도 1b 의 공정후 랜딩 플러그 폴리(도시안됨)로 랜딩 플러그 콘택홀(21)을 증착하고 이를 평탄화식각하여 랜딩 플러그(23)를 형성한 것을 도시한 평면 셈사진이다.
도 2를 참조하면, 상기 APL 절연막(17)에 형성되는 마이크로 보이드를 통하여 상기 랜딩 플러그 폴리가 증착되어 상기 랜딩 플러그(23)간을 브릿지 ( bridge ) 시킨다. 상기 브릿지 현상은 상기 도 2 의 ⓧ 및 ⓨ 부분에 도시되었다.
도 3 은 상기 도 2 의 ⓧ 및 ⓨ 부분과 같이 마이크로 보이드가 형성된 부분을 도시한 단면 셈사진이다.
이상에서 설명한 바와 같이 종래기술에 따른 반도체소자의 형성방법은, 도전배선 사이를 갭필 절연막으로 형성하고 후속 공정으로 콘택플러그를 형성하여 상기 갭필 절연막인 APL 절연막의 마이크로 보이드를 통하여 브릿지 현상이 유발되는 문제점이 있다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위하여, 콘택플러그를 먼저 형성하고 후속 공정으로 APL 절연막을 형성하여 상기 APL 절연막 사이로 콘택플러그용 도전층이 증착되는 현상을 방지함으로써 브릿지 현상을 방지하여 기생 캐패시턴스를 감소시키고 반도체소자의 정전용량을 확보할 수 있도록 하는 반도체소자의 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 형성방법은,
상기 반도체기판 상에 도전배선을 형성하는 공정과,
상기 도전배선 사이를 매립하는 콘택플러그용 폴리실리콘층을 형성하는 공정과,
콘택마스크를 이용한 사진식각공정으로 콘택영역을 제외한 영역 상기 폴리실리콘층을 제거하는 공정과,
상기 폴리실리콘층이 제거된 영역에 APL 절연막을 형성하는 공정을 포함하는 것과,
상기 APL 절연막의 형성 공정은 상부구조 표면을 N2O 플라즈마 처리하고 상기 폴리실리콘층이 제거된 영역을 매립하는 제1절연막과 제2절연막의 적층구조로 형성하는 것과,
상기 N2O 플라즈마 처리 공정은 3300 ∼ 3700 sccm 의 N2O, 1300 ∼ 1700 sccm 의 N2, 450 ∼ 550 W 의 RF 전력 및 1.2 ∼ 1.6 Torr 의 압력을 갖는 조건하에서 15 ∼ 25 초 동안 실시하는 것과,
상기 제1절연막은 전체 가스 유량의 45 ∼ 55 퍼센트의 부피비를 갖는 H2O2 와 SiH4 가스를 플로우시키며, 830 ∼ 870 mTorr 의 압력 및 0 ℃ 의 온도에서 3500 ∼ 4500 Å 두께로 형성하는 것과,
상기 제2절연막은 상기 제1절연막을 330 ∼ 370 ℃ 온도의 챔버에서 50 ∼ 70 초 동안 프리히팅 ( preheating ) 하고 N2O/SiH4 10 ∼ 30 sccm, 450 ∼ 550 W 의 RF 전력 및 330 ∼ 370 ℃ 의 온도 조건하에서 2500 ∼ 3500 Å 두께로 형성하는 것과,
상기 도전배선은 게이트 또는 비트라인인 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 4 는 활성영역(도시안됨)을 정의하는 소자분리막(도시안됨)이 형성된 반도체기판 상에 게이트(100)가 형성된 것을 도시한 평면도이다.
도 5a 내지 도 5e 는 본 발명의 실시예에 따른 반도체소자의 형성방법을 도시한 단면도로서, 일측은 상기 도 4 의 ⓐ-ⓐ 절단면을 따라 도시한 것이고 타측은 상기 도 4 의 ⓑ-ⓑ 절단면을 따라 도시한 것이다.
도 5a를 참조하면, 반도체기판(31)에 활성영역을 정의하는 소자분리막(33)을 형성한다.
상기 반도체기판(31) 상에 게이트산화막(35), 게이트용 폴리실리콘층(37), 게이트용 금속층(39) 및 하드마스크층(41)을 적층한다.
게이트 마스크(도시안됨)를 이용한 사진식각공정으로 상기 적층구조를 식각하여 게이트(100)를 형성한다.
그 다음, 상기 게이트(100)의 측벽에 스페이서(43)를 형성하고 상기 스페이서(43) 형성 공정 전후의 이온주입 공정으로 소오스/드레인(45)을 형성한다. 이때, 상기 소오스/드레인은 표면에 실리사이드층(46)이 형성된 것이다.
도 5b를 참조하면, 상기 게이트(100)를 포함한 전체표면상부에 랜딩 플러그용 폴리실리콘층(47)을 형성하고 이를 평탄화식각하여 상기 하드마스크층(41)을 노출시킨다.
도 5c를 참조하면, 랜딩 플러그 콘택마스크(도시안됨)를 이용한 사진식각공정으로 랜딩 플러그가 형성될 부분을 제외한 영역의 폴리실리콘층(47)을 식각하여 APL 절연 영역(49)을 형성한다.
도 5d를 참조하면, 상기 APL 절연 영역(49)을 매립하는 APL 절연막(51)을 전체표면상부에 형성한다.
이때, 상기 APL 절연막(51)은 다음과 같은 공정으로 형성한다.
1. 3300 ∼ 3700 sccm 의 N2O, 1300 ∼ 1700 sccm 의 N2, 450 ∼ 550 W 의 RF 전력 및 1.2 ∼ 1.6 Torr 의 압력을 갖는 조건하에서 15 ∼ 25 초 동안 N2O 플라즈마 처리하여, 웨팅 ( wetting ) 및 평탄화 특성을 향상시킨다.
2. 전체 가스 유량의 45 ∼ 55 퍼센트의 부피비를 갖는 H2O2 와 SiH4 가스를 플로우시키며, 830 ∼ 870 mTorr 의 압력 및 0 ℃ 의 온도에서 3500 ∼ 4500 Å 두께로 제1절연막을 형성함으로써 상기 APL 절연 영역(49)을 매립한다.
3. 330 ∼ 370 ℃ 온도의 챔버에서 50 ∼ 70 초 동안 프리히팅 ( preheating ) 하여 제1절연막 내의 수분을 증발시키고 N2O/SiH4 10 ∼ 30 sccm, 450 ∼ 550 W 의 RF 전력 및 330 ∼ 370 ℃ 의 온도 조건하에서 2500 ∼ 3500 Å 두께로 캐핑레이어 ( capping layer ) 인 제2절연막을 형성함으로써 상기 제1절연막과 제2절연막의 적층구조로 형성되는 APL 절연막(51)을 형성하는 것이 바람직하다.
이때, 상기 프리히팅과 제2절연막의 형성공정은 하나의 챔버 내에서 인-시튜 ( in-situ ) 공정으로 실시한다.
또한, 상기 1 공정과 3 공정은 동일한 플라즈마를 이용하므로 같은 챔버를 이용하여 실시한다.
도 5e를 참조하면, 상기 APL 절연막(51)을 평탄화식각하여 상기 하드마스크층(41)을 노출시킨다.
본 발명의 다른 실시예는 상기 게이트(100) 대신 비트라인과 후속 콘택공정에 적용하는 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 형성방법은, 콘택플러그를 먼저 형성하고 후속 공정으로 APL 절연막을 형성하여 게이트 사이의 갭필 특성을 향상시키며 기생 캐패시턴스를 감소시킬 수 있어 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있도록 하는 효과를 제공한다.
도 1a 및 도 1b 는 종래기술에 따라 형성된 반도체소자를 도시한 단면 사시도.
도 2 는 종래기술에 따라 형성된 랜딩 플러그를 도시한 평면 셈사진.
도 3 은 상기 도 2 의 랜딩 플러그 형성공정시 형성된 마이크로 보이드 ( micro void )를 도시한 단면 셈사진.
도 4 는 반도체기판 상에 게이트가 형성된 것을 도시한 평면도.
도 5a 내지 도 5e 는 상기 도 4 의 ⓐ-ⓐ 및 ⓑ-ⓑ 절단면에 따른 반도체소자의 형성방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
11,31 : 반도체기판 13,33 : 소자분리막
15,100 : 게이트 17,51 : APL 절연막
19 : 감광막패턴 21 : 랜딩 플러그 콘택홀
35 : 게이트산화막 37 : 게이트용 폴리실리콘층
39 : 게이트용 금속층 41 : 하드마스크층
43 : 스페이서 45 : 소오스/드레인
46 : 실리사이드층
47 : 랜딩 플러그용 폴리실리콘층 49 : APL 절연 영역
Claims (6)
- 상기 반도체기판 상에 도전배선을 형성하는 공정과,상기 도전배선 사이를 매립하는 콘택플러그용 폴리실리콘층을 형성하는 공정과,콘택마스크를 이용한 사진식각공정으로 콘택영역을 제외한 영역 상기 폴리실리콘층을 제거하는 공정과,상기 폴리실리콘층이 제거된 영역에 APL 절연막을 형성하는 공정을 포함하는 반도체소자의 형성방법.
- 제 1 항에 있어서,상기 APL 절연막의 형성 공정은상부구조 표면을 N2O 플라즈마 처리하는 공정과,상기 폴리실리콘층이 제거된 영역을 매립하는 제1절연막과 제2절연막의 적층구조로 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 형성방법.
- 제 2 항에 있어서,상기 N2O 플라즈마 처리 공정은 3300 ∼ 3700 sccm 의 N2O, 1300 ∼ 1700 sccm 의 N2, 450 ∼ 550 W 의 RF 전력 및 1.2 ∼ 1.6 Torr 의 압력을 갖는 조건하에서 15 ∼ 25 초 동안 실시하는 것을 특징으로 하는 반도체소자의 형성방법.
- 제 2 항에 있어서,상기 제1절연막은 전체 가스 유량의 45 ∼ 55 퍼센트의 부피비를 갖는 H2O2 와 SiH4 가스를 플로우시키며, 830 ∼ 870 mTorr 의 압력 및 0 ℃ 의 온도에서 3500 ∼ 4500 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
- 제 2 항에 있어서,상기 제2절연막은 상기 제1절연막을 330 ∼ 370 ℃ 온도의 챔버에서 50 ∼ 70 초 동안 프리히팅 ( preheating ) 하고 N2O/SiH4 10 ∼ 30 sccm, 450 ∼ 550 W 의 RF 전력 및 330 ∼ 370 ℃ 의 온도 조건하에서 2500 ∼ 3500 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
- 제 1 항에 있어서,상기 도전배선은 게이트 또는 비트라인인 것을 특징으로 하는 반도체소자의 형성방법.
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