KR100849076B1 - 엠피디엘 반도체소자의 제조방법 - Google Patents

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Abstract

본 발명은 엠피디엘 반도체소자의 제조방법에 관한 것으로, 캐패시터 형성지역과 트랜지스터 형성지역으로 분할된 반도체 기판을 제공하는 단계; 상기 반도체기판 상에 제1산화막을 형성하는 단계; 상기 캐패시터 형성지역의 반도체기판아래에 Ar, N, B 및 BF2 중 어느 하나로 이온주입을 실시하여 비정질화시키는 단계; 상기 비정질화된 부분상에 있는 제1 산화막부분을 제거한후 상기 비정질화된 부분표면에 MPS를 형성하는 단계; 상기 MPS상에 제2산화막을 형성한후 상기 전체 구조의 상면에 도전층을 증착한후 이를 선택적으로 패터닝하여 상기 캐패시터 형성지역과 트랜 지스터 형성지역에 각각 상부전극과 게이트전극을 형성하는 단계; 및 상기 게이트 전극양측 아래의 반도체 기판내에 소오스/드레인을 형성하는 단계를 포함하여 구성된다.

Description

엠피디엘 반도체소자의 제조방법{Method for fabricating MPDL semiconductor device}
도 1a 내지 도 1g는 종래기술에 따른 엠피디엘 반도체소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2j는 본 발명에 따른 엠피디엘 반도체소자의 캐패시터 제조방법을 설명하기 위한 공정별 단면도.
도 3a 내지 도 3g는 본 발명에 따른 엠피디엘 반도체소자의 3중 트랜지스터 제조방법을 설명하기 위한 공정별 단면도.
[도면부호의설명]
31 : 반도체기판 33 : 트렌치소자분리막
35 : 산화막 37 : 제1감광막패턴
39 : 비정질층 39a : MPS
41 : 유전체막 43 : 폴리실리콘층
43a : 상부전극 43b : 게이트전극
45 : 제2감광막패턴 47 : LDD영역
49 : LDD 스페이서 51 : 소오스/드레인
53 : 층간절연막 55 : 콘택홀
57 : 비트라인
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 고집적 반도체소자에 적용가능한 캐패시터 및 3중 트랜지스터를 포함하는 엠피디엘(MPDL; Merged Planar Dram & Logic) 반도체소자의 제조방법에 관한 것이다.
최근까지 각광을 받던 MDL (Merged DRAM & Logic)소자에 비해 상당히 단순한 공정 구성을 장점으로 내세운 MPDL(Merged Planar DRAM & Logic)이 또다시 부각되고 있다. MPDL소자는 MDL과 같이 별도의 스택 DRAM 모듈을 채용한 것이 아닌 트랜지스터 레벨에서 MOS 캐패시터를 이용하여 DRAM 셀을 구현한다.
이러한 종래의 MPDL 캐패시터의 제조방법을 도 1a 내지 도 1g를 참조하여 설명하면 다음과 같다.
도 1a 내지 도 1g는 종래기술에 따른 엠피디엘 반도체소자의 캐패시터 제조방법을 설명하기 위한 공정별 단면도이다.
종래기술에 따른 MPDL 반도체소자의 캐패시터 제조방법은, 도 1a에 도시된 바와같이, 먼저 반도체기판(1)에 소자분리를 위한 트렌치소자분리막(3)을 형성한다.
그다음, 도 1b에 도시된 바와같이, 캐패시터와 트랜지스터 게이트 절연을 위한 산화막(5)을 형성한후 캐패시터의 상부전극 및 트랜지스터의 게이트 전극을 형 성하기 위해 폴리실리콘층(7)을 형성한다.
이어서, 상기 폴리실리콘층(7)상에 감광물질을 도포한후 포토리소그라피공정 기술을 이용한 노광 및 현상공정을 진행한후 선택적으로 패터닝하여 캐패시터의 상부전극 및 트랜지스터의 게이트전극을 한정하기 위한 감광막패턴(9)을 형성한다.
그다음, 도 1c에 도시된 바와같이, 상기 감광막패턴(9)을 마스크로 상기 폴리실리콘층(7)을 선택적으로 제거하여 캐패시터의 상부전극(7a)과 트랜지스터의 게이트전극(7b)을 형성한다. 이때, 상기 캐패시터의 상부전극(7a)은 충분한 캐패시 턴스 마진을 확보하기 위해 트랜지스터의 게이트전극(7b)에 비해 상당히 넓은 캐패 시터 영역을 가지고 있다.
이어서, 도 1d에 도시된 바와같이, 핫 캐리어 효과를 개선시키기 위해 N- 이온을 이온주입하여 반도체기판(1)내에 LDD영역(11)을 형성한다.
그다음, 도 1e에 도시된 바와같이, 캐패시터의 상부전극(7a)과 트랜지스터의 개이트전극(7b)의 측면에 LDD 스페이서(13)을 형성한후 N+ 이온을 주입하여 소오스 및 드레인(15)을 형성하므로써 캐패시터와 트랜지스터를 완성한다.
이어서, 도 1f에 도시된 바와같이, 전체 구조의 상면에 층간절연막(17)을 증착한후 이를 선택적으로 패터닝하여 상기 드레인(15)을 노출시키는 콘택홀(19)을 형성한다.
그다음, 도 1g에 도시된 바와같이, 최종적으로 상기 콘택홀(19)을 포함한 층간절연막(17)상에 도전물질 을 증착한후 이를 선택적으로 패터닝하여 비트라인 (21)을 형성하므로써 캐패시터와 트랜지스터의 구동이 이루어진다.
그러나, 상기와 같은 종래기술에 의하면, MPDL 소자의 캐패시터 유전체는 게이트 유전체와 같은 게이트산화막을 적용하고 있으며, 이는 스택 DRAM 캐패시터의 유전체인 Si3N4/SiO2, NO 구조)에 비해 유전율의 감소가 현저하다.
결과적으로, SiO2 캐패시터 유전체 적용에 의한 유전율의 감소는 대면적의 캐패시터 면적을 요구하게 되며, 웨이퍼내 칩의 개수를 감소시켜 생산단가를 높이는 요인이 된다.
한편, MPDL은 최근의 공정단순화 측면에서 부각된 소자이므로 사용자의 다양한 전기적 스펙(electrical spec)에 만족할 수 있는 범용 MPDL 소자의 구현을 위한 충분한 시도가 부족했다.
따라서, 이러한 기존의 MPDL 소자는 트랜지스터와 캐패시터의 동시구현의 공정단순화에 있지만, 동시 구현이라는 기술적인 문제로 인해 충분한 캐패시턴스를 확보 하기 위해서는 캐패시터 크기의 증가밖에 없고, 이는 적층 DRAM과는 달리 생산 단가 상승을 초래한다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 기존의 MPDL 캐패시터의 면적을 감소시켜 칩 사이즈를 줄일 수 있고 그로 인해 반도체소자의 생산수율을 증대시킬 수 있는 캐패시터와 3중 트랜지스터 를 포함하는 엠피디엘 반도체소자의 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 엠피디엘 반도체소자의 캐패시터 제조방법은, 캐패시터 형성지역과 트랜지스터 형성지역으로 분할된 반도체 기판을 제공하는 단계; 상기 반도체기판상에 제1산화막을 형성하는 단계; 상기 캐패시터 형성지역의 반도체기판아래에 Ar, N, B 및 BF2 중 어느 하나로 이온주입을 실시하여 비정질화시키는 단계; 상기 비정질화된 부분상에 있는 제1산화막부분을 제거한후 상기 비정질화된 부분표면에 MPS를 형성하는 단계; 상기 MPS상에 제2산화막을 형성한후 상기 전체 구조의 상면에 도전층을 증착한후 이를 선택적으로 패터닝하여 상기 캐패시터 형성지역과 트랜지스터 형성지역에 상부전극과 게이트전극을 동시에 형성하는 단계; 및 상기 게이트전극양측 아래의 반도체기판내에 소오스/드레인을 형성하는 단계를 포함하여 구성되는 것을 특징으로한다.
또한, 본 발명에 따른 엠피디엘 반도체소자의 3중 트랜지스터 제조방법은, 캐패시터 형성지역과 제1, 2, 3 트랜지스터 형성지역으로 분할된 반도체 기판을 제공하는 단계; 상기 반도체기판상에 제1산화막을 형성하는 단계; 상기 캐패시터 형성지역의 반도체기판아래에 이온주입을 실시하여 비정질화시키는 단계; 상기 비정질화된 부분상에 있는 제1산화막부분을 제거한후 상기 비정질화된 부분표면에 MPS를 형성하는 단계; 상기 전체 구조의 상면에 제2산화막을 형성한후 제3 트랜지스터 형성지역을 제외한 나머지 부분에 있는 제2산화막 및 제1산화막을 전부 제거하는 단계; 상기 전체 구조의 상면에 제3산화막을 형성한후 제2 및 제3 트랜지스터 형성지역을 제외한 나머지 부분에 있는 제3산화막부분을 전부 제거하는 단계; 상기 전체 구조의 상면에 제4산화막을 형성하는 단계; 상기 제4산화막을 포함한 전체 구조 의 상면에 도전층을 증착한후 이를 선택적으로 패터닝하여 상기 캐패시터 형성지역과 제1, 2, 3 트랜지스터 형성지역에 상부전극과 제1, 2, 3 게이트전극을 동시에 형성하는 단계; 및 상기 제1, 2, 3 게이트전극양측 아래의 반도체기판내에 소오스/드레인을 형성하는 단계를 포함하여 구성되는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 캐패시터와 3중 트랜지스터를 포함하는 엠피디엘 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2j는 본 발명에 따른 엠피디엘 반도체소자의 캐패시터 제조방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 엠피디엘 반도체소자의 캐패시터 제조방법은, 도 2a에 도시된 바와같이, 먼저 반도체기판(31)에 소자분리를 위한 트렌치소자분리막(33)을 형성한다.
그다음, 도 2b에 도시된 바와같이, 선택적 MPS(metastable poly silicon)를 형성하기 위해 30 내지 300 Å 두께의 MPS 방지용 산화막(35)을 형성한다. 이때, MPS는 Si를 시드로 형성되기 때문에 산화막위에는 형성되지 않는다.
이어서, 도 2c에 도시된 바와같이, 캐패시터영역에 MPS를 형성하기 위해 상기 MPS방지용 산화막(35)상에 감광물질을 도포한후 이를 포토리소그라피 공정기술을 이용한 노광 및 현상공정을 진행한후 이를 선택적으로 제거하여 캐패시터영역만 노출시키는 감광막패턴(37)을 형성한다.
그다음, 부가적인 비정질화를 위해 Ar, N, B, BF2 중 어느 하나를 이온주입하 여 상기 캐패시터 형성지역인 반도체기판(31)의 일부분을 비정질화시켜 그 표면내에 약 30 내지 500 Å 깊이의 비정질층(39)을 형성한다. 이때, 상기 이온주입은 1E 14 내지 1E 16의 도펀트 도우즈와 3K 내지 300 K 에너지를 이용한다. 또한, 상기 MPS 방지용 산화막(35)을 이용하여 최소한의 기판 데미지를 방지한다.
이어서, 도 2d에 도시된 바와같이, 비정질화를 위한 이온주입공정후 노출된 MPS 방지용 산화막(35) 부분을 습식식각하여 캐패시터 형성지역 이외의 지역, 즉 트랜지스터 형성영역에는 MPS 방지용 산화막(35)을 남겨 놓는다.
그다음, 도 2e에 도시된 바와같이, 상기 감광막패턴(37)을 제거한후 캐패시터 형성지역의 반도체기판의 일부분에 형성된 비정질화층(39)에 선택적 MPS(39a)을 형성한다. 이때, 상기 선택적 MPS(39a) 형성시의 온도는 500 내지 800 ℃이고, 압력은 1E-2 내지 1E-6 torr이며, 주입가스로는 SiH4, Si2H6을 사용한다.
이어서, 도 2f에 도시된 바와같이, 상기 선택적 MPS(39a)를 포함한 전체 구조의 상면에 캐패시터 및 트랜지스터의 유전체로 사용될 산화막(41)을 형성한다. 이때, 상기 산화막(41)은 퍼니스 산화, 급속열산화(rapid thermal oxidation), 산소플라즈마 산화방법을 이용한다.
그다음, 도 2g에 도시된 바와같이, 캐패시터의 상부전극과 트랜지스터의 게이트전극으로 사용하기 위한 폴리실리콘층(43)을 증착한후 상기 폴리실리콘층(43)상에 감광물질을 도포한후 이를 포토리소그라피 공정기술을 이용한 노광 및 현상공정을 진행한후 이를 선택적으로 제거하여 제2감광막패턴(45)을 형성한다. 이때, 상기 제2감광막패턴(45)은 캐패시터 형성지역과 트랜지스터 형성지역의 폴리실리콘층 부분을 한정한다.
이어서, 도 2h에 도시된 바와같이, 상기 제2감광막패턴(45)을 마스크로 상기 폴리실리콘층(43)을 선택적으로 패터닝하여 캐패시터의 상부전극(43a)과 트랜지스터의 게이트전극(43b)를 형성한후 상기 제2감광막패턴(45)을 제거한다.
그다음, 도 2i에 도시된 바와같이, 핫 캐리어 효과를 개선시키기 위해 N- 이온을 이온주입하여 반도체기판(31)내에 LDD영역(47)을 형성한후 캐패시터의 상부전극(43a)과 트랜지스터의 게이트전극(43b)의 측면에 LDD스페이서(49)를 형성한다.
이어서, 상기 반도체기판(31)내에 N+ 이온을 주입하여 소오스 및 드레인(51)을 형성하므로써 캐패시터와 트랜지스터를 완성한다.
그다음, 도 2j에 도시된 바와같이, 전체 구조의 상면에 층간절연막(53)을 증착 한후 이를 선택적으로 패터닝하여 상기 소오스(51)을 노출시키는 콘택홀(55)을 형성 한다.
이어서, 최종적으로, 상기 콘택홀(55)을 포함한 층간절연막(53)상에 도전물질 을 증착한후 이를 선택적으로 패터닝하여 상기 소오스(51)와 접속하는 비트라인 (57)을 형성하므로써 캐패시터와 트랜지스터의 구동이 이루어진다.
따라서, MPS를 적용하여 캐패시터를 제조하는 경우에 캐패시턴스 증가율은 100 % 이상이므로 MPS를 적용한 본 발명에서의 캐패시터는 기존 캐패시터 면적의 50 % 이상 감소시킬 수 있다.
본 발명에 따른 엠피디엘 반도체소자의 3중 트랜지스터 제조 방법에 대해 설명하면 다음과 같다.
도 3a 내지 도 3g는 본 발명에 따른 엠피디엘 반도체소자의 3중 트랜지스터 제조방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 엠피디엘 반도체소자의 3중 트랜지스터 제조방법은, 도 3a에 도시된 바와 같이, 먼저 반도체기판(61)에 소자분리를 위한 트렌치 소자분리막(63)을 형성한다.
그다음, 선택적 MPS(metastable poly silicon)를 형성하기 위해 30 내지 300 Å 두께의 MPS 방지용 산화막(65)을 형성한다. 이때, 후속공정에서 형성될 MPS는 Si이 시드로 형성되기 때문에 산화막위에는 형성되지 않는다.
이어서, 캐패시터 영역(A)에 MPS를 형성하기 위해 상기 MPS방지용 산화막(65)상에 감광물질을 도포한후 이를 포토리소그라피 공정기술을 이용한 노광 및 현상공정을 진행한후 이를 선택적으로 제거하여 캐패시터 형성지역을 노출시키는 포토마스크인 제1감광막패턴(67)를 형성한다.
그다음, 부가적인 비정질화를 위해 Ar, N, B, BF2 중 어느 하나를 이온주입을 진행하여 상기 캐패시터 형성지역(A)인 반도체기판(61)의 일부분 표면을 비정질화시켜 약 30 내지 500 Å 깊이의 비정질층(69)을 형성한다. 이때, 이온주입은 1E 14 내지 1E 16의 도펀트 도우즈와 3K 내지 300 K 에너지를 이용한다. 또한, MPS 방지용 산화막(65)을 이용하여 최소한의 기판 데미지를 방지한다.
이어서, 도 3b에 도시된 바와같이, 비정질화를 위한 이온주입공정후 노출된 MPS 방지용 산화막(65) 부분을 습식식각하여 캐패시터 형성지역 이외의 지역, 즉 트랜지스터 형성영역(B, C, D)상에는 MPS 방지용 산화막(65)을 남겨 놓는다.
그다음, 제1감광막패턴(67)을 제거한후 캐패시터 형성지역(A)의 반도체기판의 일부분에 있는 비정질화층(69)표면에 선택적 MPS(69a)를 형성한다. 이때, 상기 선택적 MPS(69a) 형성시의 온도는 500 내지 800 ℃이고, 압력은 1E-2 내지 1E-6 torr이며, 주입가스로는 SiH4 또는 Si2H6을 사용한다.
이어서, 도 3c에 도시된 바와같이, 상기 선택적 MPS(69a)를 포함한 전체 구조의 상면에 시크(thick) 게이트 트랜지스터용 게이트산화막(71)을 추가로 형성한후 포토리소그라피 공정기술에 의해 시크 게이트 트랜지스터(thick gate transistor)(D) 차단용 마스크인 제2감광막패턴(73)을 상기 시크 게이트 트랜지스터(D)부분에 있는 게이트산화막(71)상에 형성한다.
그다음, 상기 제2감광막패턴(73)를 마스크로 상기 게이트산화막(71)의 노출된 부분, 즉 시크게이트 트랜지스터(D)부분상에 있는 게이트산화막 부분을 제외한 나머지 부분을 제거한후 상기 제2감광막패턴(73)을 제거한다.
이어서, 도 3d에 도시된 바와같이, 상기 전체구조의 상면에 노말(normal) 게이트 트랜지스터용 게이트산화막(75)을 형성한후 포토리소그라피 공정기술에 의해 노말 게이트 트랜지스터 차단용 제3감광막패턴(77)을 상기 노말 게이트 트랜지스터부분(C) 및 시크 게이트 트랜지스터부분(D)에 있는 게이트산화막(75)상에 형성한다.
그다음, 상기 제3감광막패턴(77)을 마스크로 게이트산화막(75)의 노출된 부분을 제거한후 상기 제3감광막패턴(77)을 제거하여 노말(normal) 게이트 트랜지스터의 게이트산화막(75)을 형성한다. 이때, 상기 노말 게이트 트랜지스터의 게이트 산화막(75)은 시크 게이트 트랜지스터의 게이트산화막(71a)의 두께보다 얇게 형성한다.
이어서, 도 3e에 도시된 바와같이, 울트라(ultra) 게이트 트랜지스터 형성지역(B)의 반도체기판(61)에 얇은 게이트 트랜지스터의 게이트산화막을 형성하기 위해 전체 구조의 상면에 게이트산화막(79)을 형성한다. 이때, 상기 얇은 게이트 트랜지스터부(B)의 게이트산화막(79b)은 상기 노말 게이트 트랜지스터부(C)의 게이트산화막(75a)의 두께보다 얇게 형성한다. 또한, 플라나(planar) 디램 캐패시터(A)부분에 형성되는 게이트산화막 부분은 유전체막으로 사용한다. 이때, 상기 울트라 게이트 트랜지스터의 게이트산화막 두께는 플라나 디램 캐패시터의 유전체막으로 사용하는 막 두께와 같다. 이는 두께와 반비례하는 캐패시턴스 특성으로 인해 가장 얇은 울트라 게이트산화막을 플라나 캐패시터의 유전체로 적용한 것이다.
그다음, 도 3f에 도시된 바와같이, 본 발명의 일 실시예와 동일하게 캐패시터의 상부전극과 세 개의 트랜지스터의 각 게이트전극으로 사용하기 위한 폴리실리콘층(81)을 전체 구조의 상면에 증착한후 상기 폴리실리콘층(81)상에 감광물질을 도포한후 이를 포토리소그라피 공정기술을 이용한 노광 및 현상공정을 진행한후 이를 선택적으로 제거하여 제4감광막패턴(83)을 형성한다. 이때, 상기 제4감광막 패턴(83)은 캐패시터영역(A)과 3중 트랜지스터영역(B)(C)(D)의 폴리실리콘층 부분을 한정한다.
이어서, 상기 제4감광막패턴(83)을 마스크로 상기 폴리실리콘층(81)을 선택적으로 패터닝하여 캐패시터의 상부전극(81a)과 3중 트랜지스터의 게이트전극(81b) (81c) (81d)를 동시에 형성한다. 이때, 상기 게이트산화막(71a)(75)(79)도 함께 패터닝되고, 이중 게이트산화막(79)은 캐패시터의 유전체막(79a)과 제1트랜지스터의 게이트산화막(79b)으로 사용한다. 여기서, 울트라 게이트산화막의 두께범위는 15 내지 30 Å이며, 노말 게이트산화막(75a)의 두께범위는 30 내지 50 Å이고, 시크 게이트산화막(71b)의 두께범위는 50 내지 100 Å이다.
그다음, 도 3g에 도시된 바와같이, 핫 캐리어 효과를 개선시키기 위해 N- 이온을 이온주입하여 반도체기판(61)내에 LDD영역(85)을 형성한후 캐패시터의 상부전극(81a)과 트랜지스터의 게이트전극(81b)(81c)(81d)의 측면에 LDD스페이서(87)를 형성한다.
이어서, 상기 반도체기판(61)내에 N+ 이온을 주입하여 소오스 및 드레인(89)을 형성하므로써 캐패시터와 트랜지스터를 완성한다.
상기에서 설명한 바와같이, 본 발명에 따른 엠피디엘 반도체소자의 제조방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 따른 엠피디엘 반도체소자의 제조방법에 의하면, MPS를 적용한 본 발명에서의 캐패시터의 경우에 기존 캐패시터 면적의 50 % 이상을 감소시킬 수 있다.
또한, 본 발명에 의하면, 적층식 DRAM 캐패시터 구현 기술중 선택적 MPS 공정을 캐패시터 구조가 전혀 다른 MPDL 캐패시터에 부가적인 비정질화를 위한 이온주입 및 MPS 공정 등 약 2∼3 공정을 추가로 적용시키므로써 100 %의 패킹 밀도 향 상을 꾀할 수가 있다. 이는 웨이퍼 1장당 기존의 공정적용 소자 대비 100 %의 칩 생산 개수를 늘릴 수 있다.
그리고, 본 발명에 따른 3중 게이트를 이용한 트랜지스터를 형성하므로써 최근 광학 기술 요구중의 하나인 저/고 전압 소자, 저/고 전력소자의 구현이 신속히 이루어질 수 있다.
따라서, 기존의 트랜지스터와 캐패시터의 동시 구현을 위한 저유전물질인 게이트산화막 유전체 적용에 따른 캐패시터 대면적화의 문제를 적층 DRAM 캐패시터 기술의 선택적 MPS 공정 및 부가적인 비정질화 이온주입공정의 적용으로 개선시키므로써 캐패시터 크기의 감소효과를 기대할 수 있으며, 그에 따른 생산단가 를 절감시킬 수가 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (12)

  1. 캐패시터 형성지역과 트랜지스터 형성지역으로 분할된 반도체 기판을 제공하는 단계;
    상기 반도체기판상에 제1산화막을 형성하는 단계;
    상기 캐패시터 형성지역의 반도체기판아래에 Ar, N, B 및 BF2 중 어느 하나로 이온주입을 실시하여 비정질화시키는 단계;
    상기 비정질화된 부분상에 있는 제1산화막부분을 제거한후 상기 비정질화된 부분표면에 MPS를 형성하는 단계;
    상기 MPS상에 제2산화막을 형성한후 상기 전체 구조의 상면에 도전층을 증착한후 이를 선택적으로 패터닝하여 상기 캐패시터 형성지역과 트랜지스터 형성지역에 상부전극과 게이트전극을 동시에 형성하는 단계; 및
    상기 게이트전극양측 아래의 반도체기판내에 소오스/드레인을 형성하는 단계를 포함하여 구성되는 것을 특징으로하는 엠피디엘 반도체소자의 제조방법.
  2. 제1항에 있어서, 상기 제1산화막은 MPS 방지용 산화막으로 사용하는 것을 것을 특징으로하는 제조방법.
  3. 제1항에 있어서, 상기 이온주입공정은, 1E 14 내지 1E 16의 도펀트 도우즈와 3K 내지 300 K 에너지를 이용하는 것을 특징으로 하는 엠피디엘 반도체소자의 제조방법.
  4. 제1항에 있어서, 상기 이온주입공정에 의해 비정질화되는 상기 반도체기판의 깊이는 30 내지 500 Å인 것을 특징으로하는 엠피디엘 반도체소자의 제조방법.
  5. 제1항에 있어서, 상기 캐패시터 형성지역의 제1산화막부분은 습식식각에 의해 제거하는 것을 특징으로하는 엠피디엘 반도체소자의 제조방법.
  6. 제1항에 있어서, 상기 MPS 형성시의 온도는 500 내지 800 ℃이고, 압력은 1E-2 내지 1E-6 torr이며, 주입가스로는 SiH4, Si2H6을 사용하는 것을 특징으로하는 엠피디엘 반도체소자의 제조방법.
  7. 캐패시터 형성지역과 제1, 2, 3 트랜지스터 형성지역으로 분할된 반도체 기판을 제공하는 단계;
    상기 반도체기판상에 제1산화막을 형성하는 단계;
    상기 캐패시터 형성지역의 반도체기판아래에 이온주입을 실시하여 비정질화시키는 단계;
    상기 비정질화된 부분상에 있는 제1산화막부분을 제거한후 상기 비정질화된 부분표면에 MPS를 형성하는 단계;
    상기 전체 구조의 상면에 제2산화막을 형성한후 제3 트랜지스터 형성지역을 제외한 나머지 부분에 있는 제2산화막 및 제1산화막을 전부 제거하는 단계;
    상기 전체 구조의 상면에 제3산화막을 형성한후 제2 및 제3 트랜지스터 형성지역을 제외한 나머지 부분에 있는 제3산화막부분을 전부 제거하는 단계;
    상기 전체 구조의 상면에 제4산화막을 형성하는 단계;
    상기 제4산화막을 포함한 전체 구조의 상면에 도전층을 증착한후 이를 선택적으로 패터닝하여 상기 캐패시터 형성지역과 제1, 2, 3 트랜지스터 형성지역에 상부전극과 제1, 2, 3 게이트전극을 동시에 형성하는 단계; 및
    상기 제1, 2, 3 게이트전극양측 아래의 반도체기판내에 소오스/드레인을 형성하는 단계를 포함하여 구성되는 것을 특징으로하는 특징으로하는 엠피디엘 반도체소자의 제조방법.
  8. 제7항에 있어서, 상기 제1산화막은 MPS 방지용 산화막으로 사용하는 것을 것을 특징으로하는 엠피디엘 반도체소자의 제조방법.
  9. 제7항에 있어서, 상기 이온주입공정은, Ar, N, B, BF2 중 어느 하나를 이용하고, 1E 14 내지 1E 16의 도펀트 도우즈와 3K 내지 300 K 에너지를 이용하는 것을 특징으로하는 엠피디엘 반도체소자의 제조방법.
  10. 제7항에 있어서, 상기 이온주입공정에 의해 비정질화되는 상기 반도체기판의 깊이는 30 내지 500 Å인 것을 특징으로하는 엠피디엘 반도체소자의 제조방법.
  11. 제7항에 있어서, 상기 캐패시터 형성지역의 제1산화막부분은 습식식각에 의해 제거하는 것을 특징으로하는 엠피디엘 반도체소자의 제조방법.
  12. 제7항에 있어서, 상기 선택적 MPS 형성온도는 500 내지 800 ℃이고, 압력은 1E-2 내지 1E-6 torr이며, 주입가스로는 SiH4, Si2H6을 사용하는 것을 특징으로하는 엠피디엘 반도체소자의 제조방법.
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KR20020001355A (ko) * 2000-06-28 2002-01-09 박종섭 반도체 소자의 제조 방법

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