KR20020001355A - 반도체 소자의 제조 방법 - Google Patents
반도체 소자의 제조 방법 Download PDFInfo
- Publication number
- KR20020001355A KR20020001355A KR1020000035996A KR20000035996A KR20020001355A KR 20020001355 A KR20020001355 A KR 20020001355A KR 1020000035996 A KR1020000035996 A KR 1020000035996A KR 20000035996 A KR20000035996 A KR 20000035996A KR 20020001355 A KR20020001355 A KR 20020001355A
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor substrate
- silicon layer
- epitaxial silicon
- semiconductor device
- heat treatment
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 238000000034 method Methods 0.000 title claims abstract description 32
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 32
- 239000010703 silicon Substances 0.000 claims abstract description 32
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 238000005468 ion implantation Methods 0.000 claims abstract description 17
- 239000012535 impurity Substances 0.000 claims abstract description 14
- 150000002500 ions Chemical class 0.000 claims abstract description 12
- 238000010438 heat treatment Methods 0.000 claims description 25
- 229910052796 boron Inorganic materials 0.000 claims description 10
- -1 boron ions Chemical class 0.000 claims description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 5
- 230000003213 activating effect Effects 0.000 claims description 2
- 239000007789 gas Substances 0.000 claims 3
- 238000005229 chemical vapour deposition Methods 0.000 claims 2
- 238000000151 deposition Methods 0.000 claims 2
- 230000008021 deposition Effects 0.000 claims 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 claims 1
- 239000001257 hydrogen Substances 0.000 claims 1
- 229910052739 hydrogen Inorganic materials 0.000 claims 1
- 238000011065 in-situ storage Methods 0.000 claims 1
- 229910000077 silane Inorganic materials 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 5
- 230000004913 activation Effects 0.000 abstract description 3
- 238000005224 laser annealing Methods 0.000 abstract 2
- 239000002019 doping agent Substances 0.000 abstract 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000004090 dissolution Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/7725—Field effect transistors with delta-doped channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Recrystallisation Techniques (AREA)
- Physical Vapour Deposition (AREA)
- Chemical Vapour Deposition (AREA)
Abstract
본 발명은 문턱전압이온의 확산속도 증가를 방지하고 고품질의 에피택셜 채널층을 확보하는데 적합한 반도체소자의 제조 방법에 관한 것으로, 반도체기판 표면에 저에너지 불순물이온주입을 실시하여 델타도핑층을 형성하는 제 1 단계, 상기 제 1 단계의 결과물 표면에 레이저열처리를 실시하여 상기 델타도핑층에 이온주입된 불순물을 활성화시키는 제 2 단계, 상기 제 2 단계의 결과물상에 선택적에피택셜 성장법을 이용하여 에피택셜 실리콘층을 형성하는 제 3 단계, 상기 에피택셜 실리콘층상에 게이트산화막 및 게이트전극을 형성하는 제 4 단계, 상기 게이트전극의 양측의 반도체기판에 소오스/드레인을 형성하는 제 5 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 에피택셜 채널과 레이저열처리를 이용한 반도체 소자의 제조 방법에 관한 것이다.
최근에, 저에너지 이온주입과 에피 채널 공정은 낮은 문턱전압에서 숏채널효과(Short Channel Effect; SCE)를 개선시키는 장점으로 인해 향후 서브 0.1㎛이하에서와 같이 극미세 소자에서 채용가능한 기술이다.
이러한 종래기술로는, 도 1에 도시된 같이, 반도체기판(11) 표면에 저에너지 이온주입으로 형성된 채널이온주입층(12)에서 이온주입된 보론 프로파일이 에피성장공정을 포함한 후속 열처리에서도 퍼지지 않고 예리하게 유지해야 하는 것과 함께 그 위에 성장된 에피택셜 실리콘층(13)이 채널로서 작용하기 때문에 에피 성장시 계면이 남지 않고 고품질의 에피층이 형성되어야 한다.
그러나, 현재의 기술로는 후속 에피 성장시 800℃의 열처리와 또한 후속 소스/드레인 활성화를 위해 수반되는 950℃, 20초의 급속열처리공정시 이러한 얕은 도핑 프로파일은 상당부분 손실되어 이 효과를 반감시키게 된다.
아울러, 그 이후에 형성되는 에피택셜 실리콘층(13)은 이온주입된 반도체기판(11)상에서 성장되므로 반도체기판(11) 표면에 함유된 산소 등과 같은 불순물들은 에피성장시 에피택셜 실리콘층(13)과 반도체기판(11) 사이에 적층막(14)을 형성하는 경향이 있어 이러한 현상이 소자 제조를 완료한 후 에피채널의 물성을 크게 저하시킨다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 후속 열처리시에도 확산되지 않는 문턱전압 프로파일을 갖도록 하고 에피택셜 실리콘 성장시 불순물로 인한 계면 형성을 방지하도록 한 반도체소자의 제조 방법을 제공함에 그 목적이 있다.
도 1은 종래기술에 따른 반도체소자의 제조 방법을 도시한 도면,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 도면,
도 3은 예리한 문턱전압 프로파일(SSR VT)을 도시한 그래프,
도 4는 본 발명의 실시예에 따른 게이트 길이에 따른 문턱전압 및 문턱전압의 변동치를 나타낸 그래프.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 웰
23 : 델타도핑층 24 : 레이저열처리
25 : 에피택셜 실리콘층 26 : 게이트산화막
27 : 게이트전극 28 : 측벽스페이서
29 : 소오스/드레인
상기의 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 반도체기판 표면에 저에너지 불순물이온주입을 실시하여 델타도핑층을 형성하는 제 1 단계, 상기 제 1 단계의 결과물 표면에 레이저열처리를 실시하여 상기 델타도핑층에 이온주입된 불순물을 활성화시키는 제 2 단계, 상기 제 2 단계의 결과물상에 선택적에피택셜 성장법을 이용하여 에피택셜 실리콘층을 형성하는 제 3 단계, 상기 에피택셜 실리콘층상에 게이트산화막 및 게이트전극을 형성하는 제 4 단계, 상기 게이트전극의 양측의 반도체기판에 소오스/드레인을 형성하는 제 5 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체소자의 제조방법을 도시한 도면이다.
도 2a에 도시된 바와 같이, 고에너지 이온주입 장치를 이용하여 반도체기판 (21)에 소자격리를 위한 필드산화막(도시 생략)을 형성하고, 상기 반도체기판(21) 전면에 웰(22) 이온주입을 실시하고 950℃에서 급속열처리(Rapid Thermal Processing; RTP)를 수 십초 동안 실시하여 웰 이온을 활성화시킨다.
이어 채널이온 주입시 반도체기판(21)의 손실을 방지하기 위한 스크린 산화막(도시 생략)을 형성하고, 구조 전면에 문턱전압(Vt) 조절을 위한 채널이온('B')을 이온주입하여 델타도핑층(23)을 형성한 후, 상기 스크린 산화막을 제거한다. 이 때, 상기 문턱전압 조절을 위한 채널 이온주입은 반도체기판(21)의 활성영역 표면에 얕게 이온주입을 하기 위해 극저에너지 이온주입 공정을 실시한다. 또한, 상기 채널이온으로는 보론(Boron) 또는 BF2를 이용하는데, 상기 보론을 이용할 경우 0.1keV∼5keV까지 1×1012∼5×1013의 도즈량으로 실시하고, 상기 BF2를 이용할 경우 0.5keV∼25keV까지 1×1012∼5×1013의 도즈량으로 실시한다.
도 2b에 도시된 바와 같이, 상기 채널이온주입 실시후, 반도체기판(21) 표면을 레이저열처리(Laser Thermal Processing; LTP)(24)를 실시하는데, 상기 레이저열처리(24)는 반도체기판(21)의 표면을 녹였다가 재결정화시키는 열처리방법으로서, 레이저열처리를 받은 반도체기판(21) 표면내의 문턱전압 조절 이온들은 후속 열처리에도 확산하지 않아 균질화된다. 즉, 상기 문턱전압 조절 이온들이 거의 확산되지 않기 때문에 더욱 활성화된 문턱전압 프로파일을 얻을 수 있으며, 아울러, 레이저열처리(24)된 층은 후속 열공정에서도 확산 속도가 크게 억제되어 후속 에피택셜 실리콘층이나 소오스/드레인 확산을 위한 급속열처리후에도 보론 또는 BF2의 도핑 프로파일을 예리하게 유지할 수 있다(이하 'Super Steep Retrograde; SSR').
이 때, 상기 레이저열처리(24)시 308nm-XeCl 레이저를 사용하되, 그 에너지를 0.1J/cm2∼2J/cm2으로 한다. 이러한 레이저열처리(24) 적용시 순간적으로 녹는 것과 재결정이 발생하게 되어 반도체기판(21)에 함유된 산소 등의 불순물은 모두 제거되며, 상기와 같이 불순물이 제거된 반도체기판(21)상에 형성되는 에피택셜 실리콘층(25)은 불순물의 농도가 크게 감소한 고품질의 에피층을 얻을 수 있게 된다.
또한, 레이저열처리(24)의 효과를 극대화하기 위해 레이저주사전에 반도체기판(21) 표면을 실리콘이온주입에 의해 비정질화시켜 레이저주사시 실리콘용해현상이 극대화되도록 유도하며, 다른 방법으로 레이저주사의 파워를 조절하여 비정질층의 두께와는 상관없이 실리콘을 용해시킬 수 있다.
도 2c에 도시된 바와 같이, 선택적 에피택셜 실리콘 성장 방법을 이용하여 레이저열처리(24)된 반도체기판(21)의 표면에 채널용 에피택셜 실리콘층(25)을 성장한다. 이 때, 상기 채널용 에피택셜 실리콘층(25)은 저압화학적기상증착법(Low Pressure Chemical Vapor Deposition; LPCVD) 또는 고진공 화학적기상증착법 (Ultra High Vacuum Chemical Vapor Deposition; UHV CVD)을 이용하여 도핑되지 않은 에피택셜 실리콘층(25)을 100Å∼500Å두께로 형성한다.
상기와 같이 레이저열처리된 반도체기판(21)상에 에피택셜 실리콘층(25)을 형성하여 채널로 작용케 하면 레이저숏크를 피할수 있어 접합누설전류의 증가를 방지한다.
도 2d에 도시된 바와 같이, 상기 에피택셜 실리콘층(25)상에 게이트산화막 (26), 폴리실리콘을 증착한 다음, 상기 폴리실리콘을 선택적으로 패터닝하여 게이트전극(27)을 형성하고, 상기 게이트전극(27)의 양측벽에 접하는 측벽스페이서(28)를 형성한다. 이어 상기 게이트전극(27) 및 측벽스페이서(28)를 마스크로 이용한 고농도 불순물 이온주입으로 상기 반도체기판(21)에 소오스/드레인(29)을 형성한다.
이 때, 상기 게이트산화막(26)으로 열산화막을 적용할 경우, 극미세소자에서 40Å이하의 두께를 요구하나 이 경우 터널링누설전류가 매우 크게 증가하여 실제 적용이 불가해진다. 그러나, 상기 산소 등의 불순물 농도가 감소된 반도체기판(21)상에 에피택셜 실리콘층(25)을 형성한 다음에 게이트산화막(26)으로서 열산화막을 형성하기 때문에, 터널링 누설전류가 1/2 오더(order) 정도 감소한다.
상기와 같이, 에피택셜 실리콘층(25) 형성전에 레이저열처리를 적용시킬 경우 반도체기판(21)에 있는 산소등의 불순물을 거의 제거할 수 있게 되어 열산화막 적용시 누설전류의 감소를 극대화시킬 수 있다.
도 3은 본 발명의 실시예에 따른 이온주입깊이(Y)에 따른 보론이온의 도핑프로파일(Doping profile)을 도시한 그래프로서, 후속 에피택셜 실리콘층(25) 성장시나 소오스/드레인(29)의 확산을 위한 열처리시 예리한 도핑프로파일을 유지함을 나타내고 있다. 즉, 레이저열처리(24)를 실시하므로써 상기 에피택셜실리콘층(25)의 두께(X)에 따라 상기 보론이온이 주입된 델타도핑층(23)의 예리한 문턱전압 프로파일을 그대로 유지한다(Z).
도 4는 본 발명의 실시예에 따른 0.70㎛ nMOS의 게이트 길이에 따른 문턱전압 및 문턱전압의 변동치를 나타낸 그래프이다.
통상 레이저열처리(LTA)를 실시하지 않은 에피택셜 채널의 경우(NO LTA), 보론의 상당부분이 손실되어 비정상적으로 낮은 문턱전압을 보이나, 레이저열처리 적용에 의해 문턱전압이 증가하게 된다. 그러나, 낮은 0.38J/cm2LTA 에서는 레이저열처리효과가 미흡하여, 후속 급속열처리(RTP)등에서 보론이 크게 손실되어 문턱전압의 절대값은 증가하지만 웨이퍼내에서 칩(Chip)간에 문턱전압(Vt) 변동이 크게 증가하는 열화현상이 발생된다.
그리고, 레이저열처리의 에너지를 충분히 높여주면(0.42J/cm2), 에피택셜 채널 및 후속 열공정에서도 보론의 손실이 크게 억제되어 문턱전압 및 안정된 변동치를 갖는 우수한 소자를 얻게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명은 저에너지이온주입에 의해 델타도핑효과가 극대화될뿐아니라, 레이저열처리를 실시하여 문턱전압 조절을 위한 이온의 활성화를 증가시킴과 동시에 반도체기판 표면의 불순물을 제거하기 때문에 고품질의 에피택셜 실리콘층을 형성시켜 후속 채널로 이용할 경우 소자의 전류구동력을 향상시킬 수 있는 효과가 있다.
Claims (9)
- 반도체소자의 제조 방법에 있어서,반도체기판 표면에 저에너지 불순물이온주입을 실시하여 델타도핑층을 형성하는 제 1 단계;상기 제 1 단계의 결과물 표면에 레이저열처리를 실시하여 상기 델타도핑층에 이온주입된 불순물을 활성화시키는 제 2 단계;상기 제 2 단계의 결과물상에 선택적에피택셜 성장법을 이용하여 에피택셜 실리콘층을 형성하는 제 3 단계;상기 에피택셜 실리콘층상에 게이트산화막 및 게이트전극을 형성하는 제 4 단계상기 게이트전극의 양측의 반도체기판에 소오스/드레인을 형성하는 제 5 단계를 포함하여 이루어짐을 특징으로 하는 반도체소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 단계에서,상기 델타도핑층은 0.1keV∼5keV의 이온주입에너지로 1×1012∼5×1013의 도즈량을 갖는 보론이온을 주입하여 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제 1 단계에서,상기 델타도핑층은 0.5keV∼25keV의 이온주입에너지로 1×1012∼5×1013의 도즈량을 갖는 BF2이온을 주입하여 형성되는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 단계는,308nm-XeCl 레이저를 사용하되, 그 에너지를 0.1J/cm2∼2J/cm2으로 하여 이루어지는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 단계에서,상기 레이저열처리전에, 상기 반도체기판의 표면에 실리콘이온을 주입하여비정질화시키거나, 또는 상기 레이저열처리의 파워를 조절하여 반도체기판의 표면을 용해시키는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제 1 항에 있어서,상기 제 3 단계에서,상기 에피택셜 실리콘층은 저압화학적기상증착법 또는 고진공 화학적기상증착법을 이용하여 100Å∼500Å두께로 형성되는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제 1 항 또는 제 6 항에 있어서,상기 저압화학적기상증착법을 이용하는 경우, 상기 에피택셜 실리콘층을 형성하기 전에 인시튜로 1∼5분동안 800℃∼900℃의 수소 경화를 실시하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제 1 항 또는 제 6 항에 있어서,상기 저압화학적기상증착법을 이용하는 경우, 상기 에피택셜 실리콘층은 30sccm∼300sccm의 디클로로실레인과 30sccm∼200sccm의 HCL의 혼합가스를 사용한증착가스, 3∼10분동안 10torr∼100torr의 압력과 750℃∼950℃에서 형성되는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제 1 항 또는 제 6 항에 있어서,상기 고진공화학기상증착법을 이용하는 경우, 상기 에피택셜 실리콘층은 실레인 또는 디실레인을 사용한 증착가스, 0.01torr∼1torr의 압력과 600℃∼700℃에서 형성되는 것을 특징으로 하는 반도체소자의 제조 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0035996A KR100522758B1 (ko) | 2000-06-28 | 2000-06-28 | 반도체 소자의 제조 방법 |
| JP2001077352A JP2002025931A (ja) | 2000-06-28 | 2001-03-19 | 半導体素子の製造方法 |
| US09/887,288 US6380013B2 (en) | 2000-06-28 | 2001-06-22 | Method for forming semiconductor device having epitaxial channel layer using laser treatment |
| TW090116138A TW517312B (en) | 2000-06-28 | 2001-07-02 | Method for forming semiconductor device having epitaxial channel layer using laser treatment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0035996A KR100522758B1 (ko) | 2000-06-28 | 2000-06-28 | 반도체 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020001355A true KR20020001355A (ko) | 2002-01-09 |
| KR100522758B1 KR100522758B1 (ko) | 2005-10-21 |
Family
ID=19674451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2000-0035996A KR100522758B1 (ko) | 2000-06-28 | 2000-06-28 | 반도체 소자의 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6380013B2 (ko) |
| JP (1) | JP2002025931A (ko) |
| KR (1) | KR100522758B1 (ko) |
| TW (1) | TW517312B (ko) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100414736B1 (ko) * | 2002-05-20 | 2004-01-13 | 주식회사 하이닉스반도체 | 반도체소자의 트랜지스터 형성방법 |
| KR100460757B1 (ko) * | 2003-04-30 | 2004-12-14 | 주식회사 하이닉스반도체 | 이중 도핑 구조의 초박형 에피채널 반도체 소자의 제조 방법 |
| KR100464935B1 (ko) * | 2002-09-17 | 2005-01-05 | 주식회사 하이닉스반도체 | 불화붕소화합물 도핑에 의한 초박형 에피채널을 갖는반도체소자의 제조 방법 |
| KR100677774B1 (ko) * | 2005-06-30 | 2007-02-02 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100817217B1 (ko) * | 2006-12-06 | 2008-03-27 | 한국전자통신연구원 | 게르마늄 반도체 소자 및 그 제조방법 |
| KR100849076B1 (ko) * | 2002-04-03 | 2008-07-30 | 매그나칩 반도체 유한회사 | 엠피디엘 반도체소자의 제조방법 |
| KR100870357B1 (ko) * | 2002-07-04 | 2008-11-25 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
| US7550796B2 (en) | 2006-12-06 | 2009-06-23 | Electronics And Telecommunications Research Institute | Germanium semiconductor device and method of manufacturing the same |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100522758B1 (ko) * | 2000-06-28 | 2005-10-21 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100639199B1 (ko) * | 2000-06-28 | 2006-10-31 | 주식회사 하이닉스반도체 | 완전 공핍형 에스오아이 소자의 제조방법 |
| EP1428262A2 (en) | 2001-09-21 | 2004-06-16 | Amberwave Systems Corporation | Semiconductor structures employing strained material layers with defined impurity gradients and methods for fabricating same |
| WO2003028106A2 (en) * | 2001-09-24 | 2003-04-03 | Amberwave Systems Corporation | Rf circuits including transistors having strained material layers |
| KR20040093712A (ko) * | 2002-02-08 | 2004-11-08 | 크리 인코포레이티드 | 향상된 에피텍시 증착을 위한 탄화규소 기판 처리방법 및그에 의해 수득한 구조물과 장치 |
| KR100410574B1 (ko) * | 2002-05-18 | 2003-12-18 | 주식회사 하이닉스반도체 | 데카보렌 도핑에 의한 초박형 에피채널을 갖는반도체소자의 제조 방법 |
| US6743291B2 (en) * | 2002-07-09 | 2004-06-01 | Chartered Semiconductor Manufacturing Ltd. | Method of fabricating a CMOS device with integrated super-steep retrograde twin wells using double selective epitaxial growth |
| DE102005004355B4 (de) * | 2005-01-31 | 2008-12-18 | Infineon Technologies Ag | Halbleitereinrichtung und Verfahren zu deren Herstellung |
| KR100710194B1 (ko) * | 2005-12-28 | 2007-04-20 | 동부일렉트로닉스 주식회사 | 고전압 반도체소자의 제조방법 |
| US7846803B2 (en) * | 2007-05-31 | 2010-12-07 | Freescale Semiconductor, Inc. | Multiple millisecond anneals for semiconductor device fabrication |
| US8480922B2 (en) * | 2007-06-19 | 2013-07-09 | The Regents Of The University Of California | Solid solution lithium alloy cermet anodes |
| US7795605B2 (en) * | 2007-06-29 | 2010-09-14 | International Business Machines Corporation | Phase change material based temperature sensor |
| DE102008056195B4 (de) * | 2007-11-08 | 2013-05-23 | Infineon Technologies Austria Ag | Verfahren zum Herstellen einer Epitaxieschicht und Verfahren zum Herstellen eines Halbleiterbeuelements |
| US8858818B2 (en) * | 2010-09-30 | 2014-10-14 | Suvolta, Inc. | Method for minimizing defects in a semiconductor substrate due to ion implantation |
| US9406567B1 (en) * | 2012-02-28 | 2016-08-02 | Mie Fujitsu Semiconductor Limited | Method for fabricating multiple transistor devices on a substrate with varying threshold voltages |
| US8778786B1 (en) | 2012-05-29 | 2014-07-15 | Suvolta, Inc. | Method for substrate preservation during transistor fabrication |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE28704E (en) * | 1968-03-11 | 1976-02-03 | U.S. Philips Corporation | Semiconductor devices |
| JPS5624954A (en) * | 1979-08-08 | 1981-03-10 | Hitachi Ltd | Formation of buried layer |
| JPS56111238A (en) * | 1980-01-07 | 1981-09-02 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor ic device |
| JPS57112031A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Formation of insulating film |
| JPH0656887B2 (ja) * | 1982-02-03 | 1994-07-27 | 株式会社日立製作所 | 半導体装置およびその製法 |
| US4990974A (en) * | 1989-03-02 | 1991-02-05 | Thunderbird Technologies, Inc. | Fermi threshold field effect transistor |
| JP2929630B2 (ja) * | 1989-12-29 | 1999-08-03 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH04177825A (ja) * | 1990-11-13 | 1992-06-25 | Clarion Co Ltd | エピタキシャル成長方法及び化学気相成長装置 |
| JP3211394B2 (ja) * | 1992-08-13 | 2001-09-25 | ソニー株式会社 | 半導体装置の製造方法 |
| JP3200231B2 (ja) * | 1992-12-14 | 2001-08-20 | 株式会社東芝 | 半導体装置の製造方法 |
| JP3518122B2 (ja) | 1996-01-12 | 2004-04-12 | ソニー株式会社 | 半導体装置の製造方法 |
| JPH09213965A (ja) * | 1996-01-31 | 1997-08-15 | Sharp Corp | 半導体装置の製造方法 |
| JP3420879B2 (ja) * | 1996-03-06 | 2003-06-30 | 沖電気工業株式会社 | ｐＭＯＳの製造方法、及びＣＭＯＳの製造方法 |
| EP0847078A4 (en) * | 1996-06-24 | 2000-10-04 | Matsushita Electric Ind Co Ltd | MANUFACTURING METHOD OF SEMICONDUCTOR ARRANGEMENTS |
| US5770485A (en) * | 1997-03-04 | 1998-06-23 | Advanced Micro Devices, Inc. | MOSFET device with an amorphized source and fabrication method thereof |
| JP2000077613A (ja) * | 1998-08-28 | 2000-03-14 | Nec Corp | 半導体装置の製造方法 |
| JP3211784B2 (ja) * | 1998-09-04 | 2001-09-25 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| KR100618796B1 (ko) * | 2000-01-28 | 2006-08-31 | 삼성전자주식회사 | Ｓｏｉ 모스 트랜지스터의 제조 방법 |
| JP2001267431A (ja) * | 2000-03-17 | 2001-09-28 | Nec Corp | 半導体集積回路装置及びその製造方法 |
| KR100522758B1 (ko) * | 2000-06-28 | 2005-10-21 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
-
2000
- 2000-06-28 KR KR10-2000-0035996A patent/KR100522758B1/ko not_active IP Right Cessation
-
2001
- 2001-03-19 JP JP2001077352A patent/JP2002025931A/ja active Pending
- 2001-06-22 US US09/887,288 patent/US6380013B2/en not_active Expired - Lifetime
- 2001-07-02 TW TW090116138A patent/TW517312B/zh not_active IP Right Cessation
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100849076B1 (ko) * | 2002-04-03 | 2008-07-30 | 매그나칩 반도체 유한회사 | 엠피디엘 반도체소자의 제조방법 |
| KR100414736B1 (ko) * | 2002-05-20 | 2004-01-13 | 주식회사 하이닉스반도체 | 반도체소자의 트랜지스터 형성방법 |
| KR100870357B1 (ko) * | 2002-07-04 | 2008-11-25 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
| KR100464935B1 (ko) * | 2002-09-17 | 2005-01-05 | 주식회사 하이닉스반도체 | 불화붕소화합물 도핑에 의한 초박형 에피채널을 갖는반도체소자의 제조 방법 |
| KR100460757B1 (ko) * | 2003-04-30 | 2004-12-14 | 주식회사 하이닉스반도체 | 이중 도핑 구조의 초박형 에피채널 반도체 소자의 제조 방법 |
| KR100677774B1 (ko) * | 2005-06-30 | 2007-02-02 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100817217B1 (ko) * | 2006-12-06 | 2008-03-27 | 한국전자통신연구원 | 게르마늄 반도체 소자 및 그 제조방법 |
| US7550796B2 (en) | 2006-12-06 | 2009-06-23 | Electronics And Telecommunications Research Institute | Germanium semiconductor device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100522758B1 (ko) | 2005-10-21 |
| TW517312B (en) | 2003-01-11 |
| JP2002025931A (ja) | 2002-01-25 |
| US20020001890A1 (en) | 2002-01-03 |
| US6380013B2 (en) | 2002-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100522758B1 (ko) | 반도체 소자의 제조 방법 | |
| TWI247384B (en) | Method for forming transistor of semiconductor device | |
| US6468843B2 (en) | MIS semiconductor device having an LDD structure and a manufacturing method therefor | |
| KR100332106B1 (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| KR100301246B1 (ko) | 반도체 소자의 제조 방법 | |
| CN102468163B (zh) | Nmos晶体管的制造方法 | |
| KR100378688B1 (ko) | 반도체소자의 제조방법 | |
| US20100015788A1 (en) | Method for manufacturing semiconductor device | |
| KR100618680B1 (ko) | 폴리 실리콘층 형성 방법 | |
| KR100334965B1 (ko) | 모스전계효과트랜지스터 소자의 제조방법 | |
| KR100549575B1 (ko) | 반도체장치의 ｐｍｏｓ트랜지스터 제조 방법 | |
| KR100598162B1 (ko) | 반도체장치의 게이트 형성방법 | |
| KR100671663B1 (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| KR100743620B1 (ko) | 반도체소자의 저접합 형성방법 | |
| KR100526467B1 (ko) | 트랜지스터 제조 방법 | |
| KR100498607B1 (ko) | 반도체 소자의 폴리실리콘층 형성방법 | |
| KR20010098183A (ko) | 반도체 소자용 산화막 제조 방법 | |
| KR100463955B1 (ko) | 반도체 소자의 트랜지스터 및 그 제조 방법 | |
| KR20010058484A (ko) | 모스형 트랜지스터의 제조방법 | |
| KR20020002547A (ko) | 트렌치구조의 소자분리막 형성 방법 | |
| KR20030052480A (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
| KR20020049353A (ko) | 반도체 소자의 얕은 접합 트랜지스터 제조 방법 | |
| KR20010059614A (ko) | 모스형 트랜지스터의 소오스/드레인 형성 방법 | |
| KR20070070457A (ko) | 반도체 소자의 제조방법 | |
| KR20050104962A (ko) | 반도체 소자 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120921 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20130925 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20140923 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20150921 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |