KR100817217B1 - 게르마늄 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 게르마늄(Germanium) 반도체 소자 및 그 제조방법에 관한 것으로, 본 발명의 게르마늄 반도체 소자는 기판상에 얕은 트렌치를 이용하여 소자 분리막을 형성하는 단계; 상기 기판상에 실리콘-질화막을 형성한 다음, 소오스/드레인 형성 영역을 노출시키기 위해 상기 실리콘-질화막을 선택적으로 식각하는 단계; 상기 노출된 소오스/드레인 형성 영역 상부에서 델타 도핑을 이용하여 상기 기판 표면에 불순물을 도포하여 델타 도핑층을 형성하는 단계; 상기 델타도핑층 상에 불순물이 함유된 실리콘-게르마늄 막을 선택적으로 성장시키는 단계; 상기 기판을 급속 열처리하여 상기 불순물의 확산을 통해 상기 소오스/드레인 영역을 형성하는 단계; 상기 기판 전면에 절연막을 증착하는 단계; 상기 절연막을 식각하여 소오스/드레인 단자와 접촉할 소오스/드레인 접촉부를 형성하는 단계; 상기 소오스/드레인 접촉부가 형성된 상기 절연막 상부에 금속을 증착하여 실리사이드를 형성하는 단계; 및 상기 실리사이드가 형성된 다음, 상기 실리사이드와 접촉하도록 소오스/드레인 단자를 형성하는 단계를 포함한다. 이에 따라, 델타 도핑과 고농도의 불순물을 포함하는 실리콘-게르마늄 막을 선택적으로 성장시킨 후 열처리를 통해 소오스/드레인 영역을 형성함으로써, 얕은 접합 깊이(Shallow junction depth)를 갖는 소오스/드레인 영역을 확보할 수 있다. 또한 소오스/드레인 영역에 성장된 실리콘-게르마늄막에 의해 게르마늄 실리사이드를 안정적으로 형성함으로써 접촉저항을 낮추어 소자의 구동전류(Drive current) 특성을 향상시킨다.
게르마늄 반도체 소자, 델타 도핑, 실리콘-게르마늄막, 니켈 게르마늄 실리사이드
Description
도 1은 본 발명의 실시 예에 따른 게르마늄 반도체 소자의 제조방법을 나타내는 흐름도이다.
도 2a 내지 도 2h는 본 발명의 실시 예에 따른 소오스/드레인 영역을 갖는 게르마늄 반도체 소자의 제조방법을 도시한 공정단면도이다.
도 3은 본 발명에 따른 실리콘-게르마늄 성장 시 붕소의 델타 도핑 시간에 따른 실리콘-게르마늄 막 내에서의 농도분포를 도시한 그래프이다.
도 4는 본 발명의 다른 실시 예에 따른 게르마늄-상-절연체(GOI;Germanium Of Insulator) 기판상에 적용한 게르마늄 반도체 소자의 단면도이다.
※ 도면의 주요 부분에 대한 부호의 설명
11: 기판 12: 소자분리막
13: 웰(well) 21: 실리콘-질화막
31: 델타도핑층 32: 실리콘-게르마늄막
41: 소오스/드레인 영역 42: 고유전율 절연막
51: 금속 게이트 52: 절연 보호막
61: 니켈 게르마늄 실리사이드 62a: 소오스/드레인 접촉부
62: 소오스/드레인 단자 63a: 게이트 접촉부
63 : 게이트 단자 11a: 게르마늄-상-절연체(GOI) 기판
15: 게르마늄-상-절연체
본 발명은 게르마늄(Germanium) 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는, 델타 도핑(Delta-doping)과 실시간(in-situ) 불순물이 함유한 실리콘-게르마늄(SiGe)막의 선택적 증착 및 열처리를 통한 확산에 의해 형성된 게르마늄 기판의 소오스/드레인 영역을 포함하는 게르마늄 반도체 소자 및 그 제조방법에 관한 것이다.
다양한 전기적 소자의 소형화, 박막화, 경량화 추세에 힘입어, 최근 반도체 소자의 크기 축소(Scaling Down)가 점차 가속화되고 있다. 씨모스 트랜지스터(CMOS Transistor)의 경우에는 그 크기가 감소하면서 소자의 동작 속도나 집적도 면에서 큰 진전을 이루고 있으나, 게이트 폭이 65nm급 이하인 씨모스 트랜지스터를 제작하는 경우에는 짧은 채널효과 등으로 인한 구동전류(Drive current) 향상에 진 전을 이루지 못하고 있을 뿐만 아니라, 공정상 여러 가지 문제에 직면해 있다.
이를 해결하기 위한 방안으로 기존의 실리콘 모스 트랜지스터의 구조를 변형시켜 채널에 인장(tensile) 및 압축 응력(compressive strain)을 가해 전자 및 정공의 이동도(electron and hole mobility)를 향상시키는 방법들이 제안되고 있다. 그러나 실리콘 채널에 응력을 주기 위해서는, 채널 하부에 격자 구조가 실리콘보다 큰 실리콘-게르마늄 막에 결함을 주지않고 응력을 완화하여 성장시켜야 한다는 어려움이 있으나, 실리콘-게르마늄 응력 완화층(SiGe buffer layer)의 성장은 고도의 기술을 요구하기 때문에 경제성 및 재현성이 떨어진다는 단점이 있다.
이에 따라 최근에는 실리콘에 비해 전자의 이동도가 2.5배 정도 빠르고, 정공의 이동도가 5배 정도 빠른 게르마늄막의 특성을 이용하기 위해, 게르마늄 기판을 이용한 게르마늄 모스 트랜지스터에 대한 연구가 활발히 진행되고 있다.
그러나, 게르마늄 단결정이 갖는 일반적인 특성 중 게이트 절연막과 소자 분리막에 적용되어야 하는 게르마늄-산화막의 불안전성 및 불순물에 대한 게르마늄 단결정의 낮은 가용성과 빠른 확산 속도로 인해 이온 주입법을 통해 소오스/드레인 영역을 형성하는 것이 용이하지 않다는 공정상의 문제점들 때문에, 게르마늄 모스 트랜지스터 제작이 용이하지 않다. 게다가, 게르마늄 모스 트랜지스터를 제작하는 경우, 금속 단자(Metal connection)와 게르마늄막 간의 접촉저항이 매우 커서 소자의 특성을 저하시킬 수 있다는 단점을 갖게 된다.
또한, 최근 나노 급 소자에 적용할 목적으로 고유전율(High-k)을 갖는 금속산화물(고유전율 절연막)에 대한 많은 연구가 진행되고 있으며, 이미 상용화에 부 합하는 성능을 갖추고 있는 것들도 있다. 이러한 고유전율 절연막은 게르마늄 모스 트랜지스터에서의 적용이 가능하여, 고유전율 절연막을 게이트 절연막으로 사용할 수 있지만, 여전히 높은 불순물 농도를 갖는 얕은 접합 깊이(Shallow junction depth)를 갖는 소오스/드레인 영역의 형성과 금속단자와 게르마늄 간 접촉저항이 크다는 문제가 존재한다.
따라서, 본 발명은 전술한 문제점들을 해결하기 위해 도출된 것으로, 본 발명의 목적은 소오스/드레인 영역 상부에서 델타 도핑을 수행하고, 고농도의 불순물을 포함하는 실리콘-게르마늄 막을 선택적으로 성장시킨 후 급속 열처리를 통해 니켈 게르마늄 실리사이드를 형성함으로써 소오스/드레인 단자와의 접촉저항을 낮추어 소자의 구동전류 특성을 향상시킨 게르마늄 반도체 소자의 제조방법을 제공하는 것이다.
전술한 목적을 달성하기 위한, 본 발명의 일측면에 따르면, 본 발명의 게르마늄 반도체 소자의 제조방법은 기판상에 얕은 트렌치를 이용하여 소자 분리막을 형성하는 단계; 상기 기판상에 실리콘-질화막을 형성한 다음, 소오스/드레인 형성 영역을 노출시키기 위해 상기 실리콘-질화막을 선택적으로 식각하는 단계; 상기 노출된 소오스/드레인 형성 영역 상부에서 델타 도핑을 이용하여 상기 기판 표면에 불순물을 도포하여 델타 도핑층을 형성하는 단계; 상기 델타도핑층 상에 불순물이 함유된 실리콘-게르마늄 막을 선택적으로 성장시키는 단계; 상기 기판을 급속 열처리하여 상기 불순물의 확산을 통해 상기 소오스/드레인 영역을 형성하는 단계; 상기 기판 전면에 절연막을 증착하는 단계; 상기 절연막을 식각하여 소오스/드레인 단자와 접촉할 소오스/드레인 접촉부를 형성하는 단계; 상기 소오스/드레인 접촉부가 형성된 상기 절연막 상부에 금속을 증착하여 실리사이드를 형성하는 단계; 및 상기 실리사이드가 형성된 다음, 상기 실리사이드와 접촉하도록 소오스/드레인 단자를 형성하는 단계를 포함한다.
바람직하게, 본 게르마늄 반도체 소자의 제조 방법은 상기 소오스/드레인 접촉부를 형성하기 전에, 상기 절연막 상에 금속 게이트를 형성하고, 상기 금속 게이트가 형성된 상기 절연막 상에 절연 보호막을 형성하는 단계; 상기 절연 보호막을 식각하여 상기 금속 게이트가 노출되도록 게이트 접촉부를 형성하는 단계; 및 상기 게이트 접촉부를 통해 상기 금속 게이트와 전기적으로 연결되는 게이트 단자를 형성하는 단계를 더 포함한다.
상기 소오스/드레인 접촉부를 형성하는 단계는 상기 절연막과 상기 절연 보호막을 식각하여 형성한다. 상기 게이트 단자는 상기 소오스/드레인 단자 형성시 함께 형성된다. 상기 델타도핑층을 형성하는 단계 및 상기 실리콘-게르마늄 막을 성장시키는 단계 전에는 상기 기판을 세정하는 단계를 더 포함한다. 상기 세정 단계에서는 묽은 불산 용액을 이용한다.
상기 델타도핑층을 형성하기 전에는 상기 기판을 화학 기상 증착기 내에서 고온의 수소분위기로 열처리하는 단계를 더 포함한다. 상기 델타도핑층을 형성하는 단계에서는 B2H6 및 PH3 가스를 이용하여 상기 소오스/드레인 영역의 표면에 상기 불순물을 1 ~ 5분 정도 도포한다.
상기 실리콘-게르마늄막을 증착하는 단계는, 화학 기상 증착법을 이용하여 SiH4/GeH4/Hcl/H2 또는 SiH2Cl/GeH4/Hcl/H2의 혼합 가스를 이용하여 550 ~ 700℃의 온도에서 수행한다. 상기 실리콘-게르마늄막을 증착하는 단계는, 상기 실리콘-게르마늄막 내의 게르마늄의 함량을 40 ~ 80% 범위로 한다. 상기 실리콘-게르마늄막을 증착하는 단계는, 상기 실리콘-게르마늄막 내에 고농도의 불순물을 실시간으로 첨가한다. 상기 소오스/드레인 영역을 형성하는 단계는 800 ~ 900℃의 온도에서 고온 급속 열처리 공정을 이용하여 1분 이내(가능한 시간 범위를 부탁 드립니다.)로 수행한다.
상기 금속을 증착하여 실리 사이드를 형성하는 단계는 니켈을 상기 기판 전면에 증착하는 단계; 상기 니켈이 증착된 다음 열처리를 수행하여 상기 소오스/드레인 접촉부를 통해 노출된 상기 실리콘-게르마늄막 상에 니켈-게르마늄 실리사이드를 형성하는 단계를 포함한다. 상기 열처리 공정은 500 ~ 600℃의 온도 범위에서 수행한다. 상기 기판은 게르마늄 기판이고, 상기 절연막은 고유전율을 갖는 금속 산화막이다.
한편, 본 발명의 다른 일 측면에 따르면, 본 게르마늄 반도체 소자는 제1, 2, 3, 4, 5, 6, 12, 13, 14, 15, 16, 17항 중 어느 하나의 게르마늄 반도체 소자 제조방법을 이용하여 제조된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명에 따른 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 게르마늄 반도체 소자의 제조방법을 나타내는 흐름도이고, 도 2a 내지 도 2h는 본 발명의 실시 예에 따른 소오스/드레인 영역을 갖는 게르마늄 반도체 소자의 제조방법을 도시한 공정단면도이다.
본 발명에 따른 게르마늄 반도체 소자를 제조하기 위해서는, 우선, 도 1의 (S11) 및 도 2a를 참조하면, 반도체 기판(11)상에 얕은 트렌치 공정을 이용하여 소자분리막(12)을 형성한 후, 이온 주입법에 의해 웰(well)(13)을 형성한다. 여기서 반도체 기판(11)은 단결정으로 이루어진 게르마늄 기판인 것이 바람직하고, 실리콘 기판을 기반으로 하는 고 품위의 게르마늄 상 절연체(GOI; germanium of insulator) 기판을 사용하여도 된다.
도 1의 (S12) 및 도 2b를 참조하면, 반도체 기판(11)상에는 실리콘-질화막(21)이 형성된다. 실리콘-질화막(21)을 형성한 후, 포토레지스트 패턴을 이용하여 소오스/드레인이 형성될 영역에 형성된 실리콘-질화막(21)을 식각한다. 이때 실리콘-질화막(21)을 식각하는 공정에서는 건식 식각과 습식 식각의 비율을 9 : 1의 비율로 진행한다. 먼저, 실리콘-질화막(21) 전체에서 9의 비율 만큼 건식 식각을 진행한 후, 나머지 실리콘-질화막(21)을 습식 식각한다. 전술과 같이 식각 공정을 이중으로 수행하는 이유는 후속 공정인 실리콘-게르마늄 막의 선택적 증착 시에 반도체 기판(11) 표면의 결함으로 인해 실리콘-게르마늄막에 전위가 발생하는 것을 방지하기 위한 것이다.
도면에 개시되어 있지 않지만, 실리콘 게르마늄막의 품위(표면 거칠기 등)는 그 하부에 형성된 막에 의해 영향을 받을 수 있으므로, 실리콘-게르마늄막을 형성하기 전에는 희석된 불산 용액으로 반도체 기판(11)을 세정한 후, 고온의 수소분위기의 화학기상 증착기 내에서 열처리하는 공정을 수행하여 반도체 기판(11) 표면의 자연 산화막(미도시)을 완전히 제거한다.
다음, 도 2c 및 (S13)를 참조하면, 실리콘-질화막(21)이 식각된 반도체 기판(11) 상에 델타 도핑 공정을 이용하여 델타 도핑층(31)을 형성한다. 델타 도핑층(31)은 도판트 가스층으로, 제조하고자 하는 소자가 NMOS 소자의 경우에는 인(P)을, PMOS의 경우에는 붕소(B)를 이용하여 델타 도핑을 실시한다. 델타 도핑층(31)은 후 공정에서 형성될 소오스/드레인 영역의 농도를 높이기 위해 형성된다. 델타 도핑 시 사용되는 가스는 붕소의 경우에는 다이보레인(B2H6)가스를 이용하고, 인의 경우에는 포스핀(PH3) 가스를 이용하고, 불순문을 도포하는 도핑 시간은 1 ~ 5분 정 도 수행한다. 델타도핑 공정 시 불순물의 농도에 영향을 주는 주요 인자로는 도핑 시간, 탈착 시간 그리고 불순물의 유량이 있다. 상기 인자 중 탈착 시간은 성장에 관여하는 실리콘이나 게르마늄의 소스 가스의 중단에서부터 불순물의 델타 도핑 시작까지의 간격이나 델타 도핑 후 다시 소스가스를 주입하기까지의 시간을 지칭하는 것으로 실험을 통해 거의 변화가 없음을 확인할 수 있다. 단, 도핑 시간에 따른 불순물의 농도에는 다소 변화가 있는데, 이는 도 3의 실리콘-게르마늄 성장 시 붕소의 델타 도핑 시간에 따른 실리콘-게르마늄 막 내에서의 농도분포를 도시한 그래프를 통해 확인할 수 있다.
델타 도핑 공정을 수행한 후, 도 2d 및 (S14)를 참조하면, 실리콘-질화막(21)이 식각되어 노출된 소오스/드레인 영역의 상부, 즉, 델타 도핑층(31) 상에는 실리콘-게르마늄막(32)을 형성한다. 이때, 실리콘-게르마늄막(32)은 화학기상증착(CVD)공정을 이용하여 델타 도핑층(31) 상에 연속적으로 형성된다. 실리콘-게르마늄막(32)을 형성하는 화학기상 증착 공정은, 실리콘 소스가스로 SiH2Cl2 또는 SiH4 가스를 사용하고, 게르마늄 소스가스로는 GeH4 가스를 사용하며, 증착 시에는 실리콘-질화막(21)과의 선택비를 향상하기 위해 HCl 가스를 사용하여 이들을 혼합한 혼합가스를 사용하는 것이 바람직하다. 예컨대, 화학기상 증착 공정에서는 SiH2Cl2/GeH4/HCl/H2의 혼합가스 또는 SiH4/GeH4/HCl/H2의 혼합가스를 이용하는데, 이때 H2는 환원가스이다. 상기 소오스/드레인 영역에 성장되는 실리콘-게르마늄 막(32)은 실리콘-질화막으로부터 노출된 영역 이상으로 융기된 형태로 형성할 수 있다. 이때 실시간으로 주입되는 불순물의 측방향 확산을 막기 위해서는, 화학기상 증착온도를 700℃ 이하에서 진행하는 것이 바람직하다. 따라서, 선택적 실리콘-게르마늄막(32)의 화학기상 증착 공정은 550℃ ~ 700℃의 온도범위에서 이루어진다. 선택적 실리콘-게르마늄막(32)의 증착시, SiH4/GeH4 의 비율을 조절함으로써 게르마늄의 함량을 변화하며, 게르마늄 기판에 대한 임계두께를 고려하여 40% ~ 80% 내에서 조절한다. 또한 선택적 실리콘-게르마늄막(32)의 증착 시 NMOS의 경우에는 인(P)을 피모스(PMOS)의 경우에는 붕소(B)를 고농도로 실시간 주입한다.
실리콘-게르마늄막(32)을 증착한 다음 단계에서는, 도 1의 (S15) 및 도 2e를 참조하면, 실리콘-게르마늄막(32)과 델타도핑층(31)을 고온 급속 열처리하여 소오스/드레인 영역(41)을 형성한다. 고온 열처리 공정 시 채널 상부에 위치하는 실리콘-질화막(21)은 고농도의 실리콘-게르마늄막(32) 및 델타 도핑층(31)으로부터 채널 영역으로 불순물이 확산되는 것을 방지한다. 열처리 공정은 800℃ ~ 900℃의 온도에서 1분 이내로 수행하는 것이 바람직하다. 열처리 공정 후에는 습식 식각법을 이용하여 반도체 기판(11) 상에 형성된 실리콘-질화막(21)을 완전히 제거한다(S16).
다음 단계인 (S17)에서는, 실리콘-게르마늄 막(32)이 형성된 반도체 기 판(11) 전면에 고유전율 절연막(42)을 증착한다. 이때, 고유전율 절연막(42)은 금속 산화막을 이용한다. 본 실시 예에는 개시되어 있지 않지만, 고유전율 절연막(42)을 증착하기 전에 고유전율 절연막(42)과 실리콘-게르마늄막(32) 간의 누설전류를 막고 막질을 향상시키기 위해, 고유전율 절연막(42)과 실리콘-게르마늄 막(32)의 중간에 게르마늄-산화질화막(GeON)(미도시)을 중간층으로 더 형성할 수 있다.
도 2f 및 (S18)을 참조하면, 실리콘-게르마늄막(32) 사이의 실리콘-질화막(21)이 식각된 위치에는 금속 게이트(51)가 형성된다. 금속 게이트(51)를 형성하기 위해서는, 리프트 오프(lift-off) 공정을 이용하고, 금속 게이트(51)의 상부에는 절연보호막(52)이 성장된다.
도 1의 (S19, S20) 및 도 2g를 참조하면, 포토레지스트 패턴을 이용하여 절연 보호막(52)과 고유전율 절연막(42)을 식각하여, 소오스 및 드레인 단자가 형성될 소오스/드레인 접촉부(62a)를 각각 형성한다. 절연 보호막(52) 및 고유전율 절연막(42)을 식각하여 형성된 접촉부(62a)를 통해, 실리콘-게르마늄 막(32)이 노출된다. 접촉부(62a)가 형성된 다음, 접촉부(62a)가 형성된 절연 보호막(52) 상에는 실리콘- 게르마늄막(32)과 반응하여 실리사이드가 형성될 금속이 증착된다. 본 실시 예에서는 금속으로 니켈을 증착한 후, 500℃ ~ 600℃의 온도에서 열처리를 수행한다. 열처리가 수행되면, 노출된 실리콘-게르마늄막(32) 상에는 니켈-게르마늄 실리사이드(61)가 형성된다.
일반적으로, 금속과 게르마늄과의 직접적인 접합을 통해 저마나이드(Germanide)를 형성할 수 있으나, 저마나이드의 형성법은 공정상으로는 가능하나 열처리 시 게르마늄의 편석으로 인해 면저항이 매우 크게 된다. 따라서 본 발명에서는 실리콘-게르마늄막에 선택적으로 소오스/드레인 영역을 성장시킴으로써 확산에 의한 소오스/드레인 영역의 형성이 가능하게 함과 더불어 소오스/드레인 단자와의 접촉저항을 감소하기 위한 금속-게르마늄 실리사이드를 용이하게 형성할 수 있다.
금속-게르마늄 실리사이드를 형성하기 위해, 다양한 금속(티타늄, 코발트, 니켈 등)이 사용될 수 있는데, 티타늄을 사용하는 경우에는 과잉 게르마늄이 실리콘과 결합하여 그레인 경계를 따라 실리콘-게르마늄 석출물로 핵을 생성하는 문제가 야기되고, 코발트를 사용하는 경우에는 과잉 게르마늄이 그레인 경계로 확산하여 게르마늄 농축 클러스터를 형성하며 오히려 면저항이 증가하는 결과를 보인다. 반면, 니켈을 이용하여 형성된 니켈-게르마늄 실리사이드의 경우에는 오히려 안정적인 상분리를 보이며 면저항 값도 니켈 실리사이드와 비슷한 수준을 보인다는 연구결과를 가질 수 있다. 따라서 본 발명에서는 니켈을 이용한 게르마늄 실리사이드 형성을 적용하며 본 발명은 니켈 게르마늄 실리사이드 형성이 가능하도록 게르마늄 기판상에 실리콘-게르마늄막을 소오스/드레인 영역에 선택적으로 성장하는 공정법에 한정한다.
도 2h 및 단락 (S21) 및 (S22)를 참조하면, 다음 공정에서는 사진공정 및 식각공정을 이용하여 절연 보호막(52) 상에 게이트 접촉부(63a)를 형성한다. 게이트 접촉부(63a)가 형성된 다음, 일반적인 금속배선 공정을 이용하여 게이트 접촉부(63a) 및 소오스/드레인 접촉부(62a)에 게이트 단자(63)및 소오스/드레인 단자(62)를 형성한다.
도 3은 본 발명에 따른 실리콘-게르마늄 성장 시 붕소의 델타 도핑 시간에 따른 실리콘-게르마늄 막 내에서의 농도분포를 도시한 그래프이다. 도 3은 구체적으로, 도 1의 (S13) 공정 시 붕소의 델타 도핑 시간에 따른 실리콘-게르마늄막 내에서의 농도분포를 도시한 그래프로, 가로축은 깊이(depth)를 나타내고 세로축은 농도를 나타낸다. 도 3을 참조하면, 20%의 게르마늄 농도를 갖는 실리콘-게르마늄 막의 성장 시 B2H6가스를 실시간(in-situ)으로 주입한 경우에는, 실리콘-게르마늄막(32) 내에서의 붕소(boron)의 농도가 4e19/cm3으로 일정하게 검출되었다.
왼쪽의 세 개의 피크는 각각 델타 도핑을 40초, 20초 그리고 10초간 실시한 후의 붕소의 농도 분포를 나타내는 것으로, 10초와 20초에서는 2e19/cm3을 나타내고 40초의 경우에는 3e19/cm3의 값을 보인다. 따라서 델타 도핑의 시간이 증가함에 따라 불순물의 농도는 증가하며 그 최대치는 실시간 주입했을 경우보다 크지 않으나 거의 50%이상의 농도 분포를 얻을 수 있으며 매우 뾰족한 모양의 농도 분포를 갖는 다. 따라서 델타도핑 후 상승된 고농도의 실리콘-게르마늄막(32)의 열처리를 통해 소오스/드레인 영역(41)을 형성하는 경우에는 델타 도핑을 하지 않는 경우에 비해 고농도의 소오스/드레인 영역을 확보할 수 있다.
도 4는 본 발명의 다른 실시 예에 따른 게르마늄-상-절연체(GOI;Germanium Of Insulator) 기판 상에 적용한 게르마늄 반도체 소자의 단면도이다. 도 4를 참조하면, 본 발명의 다른 실시 예에 따른 게르마늄 반도체 소자는 도 1 및 도 2a 내지 도 2h에 개시된 게르마늄 반도체 소자의 제조 공정을 통해 제조된 게르마늄 반도체 소자와 기판의 형태만 다를 뿐 그 구성요소 및 제조 공정은 동일하므로, 구체적인 설명은 도 1 및 도 2a 내지 도 2h에 개시된 설명을 참조한다.
도 4를 참조하면, 도 4에 개시된 게르마늄 반도체 소자에 사용되는 반도체 기판은 실리콘 기판을 기반으로 하는 고 품위의 게르마늄 상 절연체(GOI) 기판(11a)이다. 기판(11a) 상에는 게르마늄 상 절연체(15)가 형성되어 있다. 본 실시 예에 개시된 게르마늄 반도체 소자, 역시 소오스/드레인 영역 상부에서 델타 도핑을 수행하고, 고농도의 불순물을 포함하는 실리콘-게르마늄 막(32)을 선택적으로 성장시킨 후 급속 열처리를 통해 니켈 게르마늄 실리사이드(61)를 형성한 후, 게이트 및 소오스/드레인 단자 등을 형성한다.
상기 도 4의 게르마늄 반도체 소자 역시, 소오스/드레인 영역 상부에서 델타 도핑을 수행하고, 고농도의 불순물을 포함하는 실리콘-게르마늄 막을 선택적으로 성장시킨 후 급속 열처리를 통해 니켈 게르마늄 실리사이드를 형성함으로써, 소오 스/드레인 단자와의 접촉저항을 낮추어 소자의 구동전류 특성을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상적인 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
이상 전술한 바에 따르면, 본 발명은 소오스/드레인 영역에서의 델타도핑과 더불어 상승된 고농도의 불순물이 포함된 실리콘-게르마늄막을 소오스/드레인 영역의 상부에 성장시킨 후 열처리를 통해 소오스/드레인을 형성함으로써, 얕은 접합 깊이를 갖는 소오스/드레인의 형성이 가능하며 게르마늄 단결정막의 특성인 낮은 가용성 및 빠른 확산 속도에 의해 소오스/드레인을 형성하기 어려운 문제를 해결할 수 있다.
또한 소오스/드레인 영역 상부에 성장된 실리콘-게르마늄막은 금속과 반응하여 니켈-게르마늄 실리사이드를 안정적으로 형성함으로써 접촉저항을 낮추어 소자의 구동전류 특성을 향상시킨다.
Claims (18)
- 기판상에 얕은 트렌치를 이용하여 소자 분리막을 형성하는 단계;상기 기판상에 실리콘-질화막을 형성한 다음, 소오스/드인 형성 영역을 노출시키기 위해 상기 실리콘-질화막을 선택적으로 식각하는 단계;상기 노출된 소오스/드레인 형성 영역 상부에서 델타 도핑을 이용하여 상기 기판 표면에 불순물을 도포하여 델타 도핑층을 형성하는 단계;상기 델타도핑층 상에 불순물이 함유된 실리콘-게르마늄 막을 선택적으로 성장시키는 단계;상기 기판을 급속 열처리하여 상기 불순물의 확산을 통해 상기 소오스/드레인 영역을 형성하는 단계;상기 기판 전면에 절연막을 증착하는 단계;상기 절연막을 식각하여 소오스/드레인 단자와 접촉할 소오스/드레인 접촉부를 형성하는 단계;상기 소오스/드레인 접촉부가 형성된 상기 절연막 상부에 금속을 증착하여 금속-실리사이드를 형성하는 단계; 및상기 실리사이드가 형성된 다음, 상기 실리사이드와 접촉하도록 소오스/드레인 단자를 형성하는 단계를 포함하는 게르마늄 반도체 소자의 제조방법.
- 제1항에 있어서,상기 소오스/드레인 접촉부를 형성하기 전에, 상기 절연막 상에 금속 게이트를 형성하고, 상기 금속 게이트가 형성된 상기 절연막 상에 절연 보호막을 형성하는 단계;상기 절연 보호막을 식각하여 상기 금속 게이트가 노출되도록 게이트 접촉부를 형성하는 단계; 및상기 게이트 접촉부를 통해 상기 금속 게이트와 전기적으로 연결되는 게이트 단자를 형성하는 단계를 더 포함하는 게르마늄 반도체 소자의 제조방법.
- 제2항에 있어서,상기 소오스/드레인 접촉부를 형성하는 단계는 상기 절연막과 상기 절연 보호막을 식각하여 형성하는 게르마늄 반도체 소자의 제조방법.
- 제2항에 있어서,상기 게이트 단자는 상기 소오스/드레인 단자 형성시 함께 형성되는 게르마늄 반도체 소자의 제조방법.
- 제1항에 있어서,상기 델타도핑층을 형성하는 단계 및 상기 실리콘-게르마늄 막을 성장시키는 단계 전에는 상기 기판을 세정하는 단계를 더 포함하는 게르마늄 반도체 소자의 제조방법.
- 제5항에 있어서,상기 세정 단계에서는 묽은 불산 용액을 이용하는 게르마늄 반도체 소자의 제조방법.
- 제1항 또는 제5항에 있어서,상기 델타도핑층을 형성하기 전에는 상기 기판을 화학 기상 증착기 내에서 고온의 수소분위기로 열처리하는 단계를 더 포함하는 게르마늄 반도체 소자의 제조방법.
- 제7항에 있어서,상기 델타도핑층을 형성하는 단계에서는B2H6 및 PH3 가스를 이용하여 상기 소오스/드레인 영역의 표면에 상기 불순물을 1 ~ 5분 정도 도포하는 게르마늄 반도체 소자의 제조방법.
- 제1항 또는 제5항에 있어서,상기 실리콘-게르마늄막을 증착하는 단계는, 화학 기상 증착법을 이용하여 SiH4/GeH4/Hcl/H2 또는 SiH2Cl/GeH4/Hcl/H2의 혼합 가스를 이용하여 550 ~ 700℃의 온도에서 수행하는 게르마늄 반도체 소자의 제조방법.
- 제9항에 있어서,상기 실리콘-게르마늄막을 증착하는 단계는, 상기 실리콘-게르마늄막 내의 게르마늄의 함량을 40 ~ 80% 범위로 하는 게르마늄 반도체 소자의 제조방법.
- 제9항에 있어서,상기 실리콘-게르마늄막을 증착하는 단계는, 상기 실리콘-게르마늄막 내에 고농도의 불순물을 실시간으로 첨가하는 게르마늄 반도체 소자의 제조방법.
- 제1항에 있어서,상기 소오스/드레인 영역을 형성하는 단계는 800 ~ 900℃의 온도에서 고온 급속 열처리 공정을 이용하여 수행하는 게르마늄 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 금속을 증착하여 실리 사이드를 형성하는 단계는니켈을 상기 기판 전면에 증착하는 단계;상기 니켈이 증착된 다음, 열처리를 수행하여 상기 소오스/드레인 접촉부를 통해 노출된 상기 실리콘-게르마늄막 상에 니켈-게르마늄 실리사이드를 형성하는 단계를 포함하는 게르마늄 반도체 소자의 제조방법.
- 제13항에 있어서,상기 열처리 공정은 500 ~ 600℃의 온도 범위에서 수행되는 게르마늄 반도체 소자의 제조방법.
- 제1항에 있어서,상기 기판은 게르마늄 기판 또는 실리콘을 기반으로 하는 게르마늄 상 절연 체(GOI) 기판인 게르마늄 반도체 소자의 제조방법.
- 제1항에 있어서,상기 절연막은 고유전율을 갖는 금속 산화막인 게르마늄 반도체 소자의 제조방법.
- 제1항에 있어서,상기 기판은 게르마늄 기판 또는 실리콘 기판을 기반으로 하는 게르마늄 상 절연체(GOI; germanium of insulator) 기판인 게르마늄 반도체 소자의 제조방법.
- 제1, 2, 3, 4, 5, 6, 12, 13, 14, 15, 16, 17항 중 어느 하나의 게르마늄 반도체 소자 제조방법을 이용하여 제조된 게르마늄 반도체 소자.
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- 2007-02-28 KR KR1020070020057A patent/KR100817217B1/ko not_active IP Right Cessation
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