KR20020001202A - 숏채널효과를 방지하기 위한 반도체소자 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 게이트전압이 증가함에 따른 저문턱전압에서 숏채널효과를 억제하기 위한 반도체소자 및 그 제조 방법에 관한 것으로, 본 발명에 따른 반도체소자의 제조 방법은 게이트전극과 반도체기판이 접속된 반도체 소자의 제조 방법에 있어서, 반도체기판의 표면에 저에너지로 불순물을 이온주입하여 고농도의 델타도핑층을 형성하는 제 1 단계, 상기 델타도핑층내 불순물의 균질화를 위한 열처리를 실시하는 제 2 단계, 상기 제 2 단계후, 상기 반도체기판의 표면상에 선택적에피택셜성장법을 이용하여 에피택셜채널층을 형성하는 제 3 단계, 상기 에피택셜채널층상에 게이트전극을 형성하는 제 4 단계, 상기 게이트전극 양측의 반도체기판에 소오스/드레인을 형성하는 제 5 단계를 포함하여 이루어진다.
Description
본 발명은 반도체소자의 제조 방법에 관한 것으로, 저에너지이온주입 및 에피택셜 채널층을 동시에 적용한 반도체소자의 제조 방법에 관한 것이다.
최근에, 저전력 고속 반도체소자의 요구가 급증하고 있는데, 동적으로 문턱전압을 조절하여 소자의 전류구동력을 증가시킨 소자의 연구가 진행되고 있으며, 이러한 전류구동력을 증가시킨 소자로 동적문턱전압트랜지스터(Dynamic Threshold voltage Metal Oxide Semiconductor; 이하 DTMOS라 약칭함)가 최근에 제안되었다.
상기 DTMOS는 MOSFET의 문턱 전압(Threshold voltage; Vt)을 동적으로 변화시키는데 MOSFET 바디(Body)가 사용되며, 매립 게이트(Buried gate) 내지 확산 벌크 게이트(Diffusion bulk gate)를 MOSFET 바디에 연결하는 상호접속수단들이 추가적인 실리콘 영역을 줄이는데 유리할 수 있다.
한편, 일반적인 CMOS소자는 MOSFET 바디에 대해 기판이 자연 접지판으로 동작한다.
이하, 첨부도면을 참조하여 종래기술에 따른 DTMOS에 대해 설명한다.
도 1은 종래기술에 따른 DTMOS(Dynamic Threshold voltage MOS)소자를 도시한 도면으로서, 반도체기판(또는 반도체바디층)(11)과, LDD(Lightly Doped Drain)구조의 소스(12)/드레인(13)과, 상기 소스(12)와 드레인(13)사이에 형성된 채널영역(14), 상기 채널영역(14)에 오버랩된 게이트전극(15)을 구비한다. 여기서, 상기 게이트전극(15)은 폴리실리콘(15a)과 도전층(15b)의 적층구조로 이루어지며, 게이트전극(15)의 측벽에는 측벽스페이서(15c)가 형성된다.
상기와 같이 구성된 종래기술의 DTMOS는 게이트전극(15)과 반도체기판(11)를동시에 전기적으로 접속시켜 게이트전압이 증가하게 되면, 반도체기판(11)에 순방향 바이어스(Forwar bias)가 걸리도록 하여, 반도체기판(11)의 문턱전압(Vt)이 낮아지게 되어 전류구동력이 증가하게 되므로인해 소자의 속도는 향상되며, 반대로 게이트전압이 감소하게 되면 원래의 문턱전압으로 복원되어 누설전류(Leakage current)를 방지한다. 이러한 DTMOS는 통상의 NMOS에 비해 게이트전압이 증가함에 따라 증가하는 이동도가 더 크고, 반도체기판을 게이트전극에 접속시킨 경우, 종래 반도체기판이 접지된 경우에 비해 드레인전류가 증가한다.
그러나, 이러한 DTMOS는 소자의 속도 측면에서는 매우 유리하지만 소자의 숏채널효과(Short channel effect)를 억제하기 위한 어떠한 방법도 없이 그대로 적용하게 되면, 이미 통상의 MOSFET도 0.1㎛이하의 극미세소자에서는 숏채널효과가 매우 크게 작용하는데다가, 게이트전압이 증가하여 문턱전압이 더욱 낮아진 상태로 되었을 경우에 발생하는 숏채널 효과 디그레이드(Short channel degrade)의 양이 매우 커서 실제로 적용하기에는 불가능하다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, DTMOS소자에서 델타도핑과 선택적에피택셜성장에 의한 에피택셜 채널을 형성하므로써, 저문턱전압에서도 채널 펀치쓰루특성이 향상되어 숏채널효과에 강한 반도체소자의 제조 방법을 제공함에 그 목적이 있다.
도 1은 종래기술에 따른 동적문턱전압트랜지스터(DTMOS)의 구조단면도,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 동적문턱전압트랜지스터의 제조 방법을 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 필드산화막
23 : 웰 24 : 델타도핑층
25 : 에피택셜 채널층 26 : 게이트산화막
27 : 게이트전극용 도전층 28 : 소오스/드레인
상기 목적을 달성하기 위한 본 발명의 반도체소자는 반도체기판, 소오스/드레인, 상기 소오스와 드레인사이에 형성된 채널영역, 상기 반도체기판과 접속되어 상기 채널영역에 오버랩된 게이트전극을 구비하는 반도체소자에 있어서, 상기 채널영역은 상기 게이트전극에 인가되는 전압이 증가하는 저문턱전압에서 숏채널효과를 방지하기 위해 선택적에피택셜 성장법을 이용한 에피택셜 채널층인 것을 특징으로 하고, 본 발명의 반도체소자의 제조 방법은 게이트전극과 반도체기판이 접속된 반도체 소자의 제조 방법에 있어서, 반도체기판의 표면에 저에너지로 불순물을 이온주입하여 고농도의 델타도핑층을 형성하는 제 1 단계, 상기 델타도핑층내 불순물의 균질화를 위한 열처리를 실시하는 제 2 단계, 상기 제 2 단계후, 상기 반도체기판의 표면상에 선택적에피택셜성장법을 이용하여 에피택셜채널층을 형성하는 제 3 단계, 상기 에피택셜채널층상에 게이트전극을 형성하는 제 4 단계, 상기 게이트전극 양측의 반도체기판에 소오스/드레인을 형성하는 제 5 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 동적문턱전압트랜지스터 (DTMOS)의 제조 방법을 도시한 도면이다.
도 2a에 도시된 바와 같이, N형 반도체기판(21)에 소자격리를 위한 필드산화막(22)을 형성한 다음, 상기 구조 전면에 저농도 P형 불순물을 이온주입하여 웰(23)을 형성한다.
도 2b에 도시된 바와 같이, 상기 웰(23)이 형성된 반도체기판(21) 표면에 극저에너지 이온주입에 의해 델타도핑층(24)을 형성한 다음 열처리하여 주입된 불순물을 균질화시킨다. 이 때, 상기 델타도핑층(24)은 보론이온을 1∼5keV의 이온주입에너지로 5×1012∼1×1014의 농도로 주입하며, BF2를 주입할 경우 3∼15keV의 이온주입에너지를 이용한다. 그리고, 상기 이온주입된 보론이나 BF2이온을 균질화시키기 위한 열처리는 노(Furnace)에서 500℃∼700℃의 온도와 2시간 이내의 공정시간으로 이루어지며, 이러한 노열처리를 실시하므로써 보론이나 BF2의 확산이 크게 일어나지 않으면서 불순물주입에 의한 반도체기판(21)의 손상을 완화시키며, 펀치쓰루 (Punchthrough)를 억제하여 SSR(Super Steep Retrograde) 문턱전압 특성을 나타낸다.
도 2c에 도시된 바와 같이, 상기 델타도핑층(24)이 형성된 반도체기판(21) 표면상에 선택적 에피택셜 성장법(Selective Epitaxial Growth)을 이용하여 에피택셜 채널층(25)을 형성한다.
이 때, 상기 에피택셜 채널층(25)은 도핑되지 않은 실리콘층을 100∼600Å두께로 형성할 수 있으며, 이동도(Mobility)의 추가적인 상승을 위해 20%이내의 Ge을 함유한 SiGe를 이용할 수 있다. 상기 SiGe를 이용하는 경우, Ge이 후속 세정공정에서 용해되기 때문에 이를 방지하기 위하여 SiGe상에 50Å두께의 실리콘층을 캡핑한다.
상기와 같은 에피택셜 채널층(25)은 저압화학기상증착법(Low Pressure Chemical Vapor Deposition; LPCVD) 또는 고진공화학기상증착법(Ultra High Vacuum Chemical Vapor Deposition; UHVCVD) 중 어느 하나를 이용하여 반도체기판(21)이 노출된 영역에만 선택적으로 에피택셜 실리콘층을 형성하며, P형 및 N형 불순물 도핑은 실시하지 않는다.
먼저, 상기 저압화학기상증착법을 이용할 경우, 상기 에피택셜 채널층(25)을 형성하기 전에 1∼5분동안 800℃∼900℃에서 수소베이크(Hydrogen bake)를 실시한다. 이처럼 수소베이크를 실시하는 이유는 산화막형성을 방지하기 위한 것으로 동일 장비내에서 인시튜(In-situ)로 이루어진다. 그리고, 상기 저압화학기상증착법을 이용한 에피택셜 채널층(25)은 30sccm∼300sccm의 디클로로실레인(DiChloroSilane; DCS)과 30sccm∼200sccm의 HCL의 혼합가스를 이용하여 10torr∼100torr의 압력도 750℃∼950℃의 온도에서 증착된다.
한편, 고진공화학기상증착법을 이용할 경우, 실레인(Silane)이나 디실레인 (Disilane)의 증착가스, 0.01torr∼1torr의 압력, 750℃∼950℃의 온도에서 실시한다.
도 2d에 도시된 바와 같이, 상기 에피택셜 채널층(25)상에 게이트산화막 (26), 게이트전극용 도전층(27)을 형성한 다음, 선택적으로 패터닝하여 게이트전극을 형성하고, 상기 게이트전극의 양측벽에 접하는 측벽스페이서(28)를 형성한다. 이어 상기 게이트전극 및 측벽스페이서를 마스크로 이용한 고농도 불순물 이온주입으로 상기 에피택셜 채널층 하측의 반도체기판(21)에 소오스/드레인(29)을 형성한다. 그리고 상기 게이트전극용 도전층(27)과 반도체기판(21)을 전기적으로 접속시킨다.
상기와 같이 게이트전극과 반도체기판(21)을 접속시켜 상기 게이트전압이 증가하게 되면, 반도체기판(21)에 순방향 바이어스가 걸리도록 하여, 반도체기판(21)의 문턱전압(Vt)이 낮아지게 되어 전류구동력이 증가하게 되므로인해 소자의 속도는 향상되며, 반대로 게이트전압이 감소하게 되면 원래의 문턱전압으로 복원되어 누설전류를 방지한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명은 저에너지 이온주입에 의한 델타도핑층과 선택적에피택셜 성장법을 이용한 에피택셜 채널층을 함께 적용하므로써 DTMOS소자에서의 바디팩터(Body factor)를 증가시켜 저문턱전압에서도 펀치쓰루특성이 향상되어 숏채널효과에 강한 소자를 구현할 수 있는 효과가 있다.
Claims (14)
- 반도체기판, 소오스/드레인, 상기 소오스와 드레인사이에 형성된 채널영역, 상기 반도체기판과 접속되어 상기 채널영역에 오버랩된 게이트전극을 구비하는 반도체소자에 있어서,상기 채널영역은 상기 게이트전극에 인가되는 전압이 증가하는 저문턱전압에서 숏채널효과를 방지하기 위해 선택적에피택셜 성장법을 이용한 에피택셜 채널층인 것을 특징으로 하는 동적문턱전압트랜지스터.
- 제 1 항에 있어서,상기 에피택셜 채널층은 비도핑 실리콘층 또는 실리콘게르마늄 중 어느 하나이며, 100∼600Å두께로 형성된 것을 특징으로 하는 동적문턱전압트랜지스터.
- 제 2 항에 있어서,상기 실리콘게르마늄은 이동도의 추가적인 상승을 위해 0∼20%의 게르마늄을 함유하는 것을 특징으로 하는 동적문턱전압트랜지스터.
- 제 2 항에 있어서,상기 실리콘게르마늄은 상기 게르마늄이 후속 세정공정에서 용해되는 것을 방지하기 위한 실리콘층이 캡핑된 것을 특징으로 하는 동적문턱전압트랜지스터.
- 제 1 항에 있어서,상기 에피택셜 채널층은 저압화학기상증착법 또는 고진공화학기상증착법 중 어느 하나를 이용하여 형성된 것을 특징으로 하는 동적문턱전압트랜지스터.
- 게이트전극과 반도체기판이 접속된 반도체 소자의 제조 방법에 있어서,반도체기판의 표면에 저에너지로 불순물을 이온주입하여 고농도의 델타도핑층을 형성하는 제 1 단계;상기 델타도핑층내 불순물의 균질화를 위한 열처리를 실시하는 제 2 단계;상기 제 2 단계후, 상기 반도체기판의 표면상에 선택적에피택셜성장법을 이용하여 에피택셜채널층을 형성하는 제 3 단계;상기 에피택셜채널층상에 게이트전극을 형성하는 제 4 단계상기 게이트전극 양측의 반도체기판에 소오스/드레인을 형성하는 제 5 단계를 포함하여 이루어짐을 특징으로 하는 반도체소자의 제조 방법.
- 제 6 항에 있어서,제 1 단계는,1keV∼5keV의 이온주입에너지로 5×1012∼1×1014농도의 보론이온을 주입하거나, 또는 3keV∼15keV의 이온주입에너지로 BF2이온을 주입하여 이루어지는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제 6 항에 있어서,상기 제 2 단계는,노에서 500℃∼700℃의 온도와 1∼2시간 동안 열처리하여 이루어지는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제 6 항에 있어서,상기 제 3 단계에서,상기 에피택셜 채널층은 비도핑 실리콘층 또는 실리콘게르마늄 중 어느 하나를 이용하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제 6 항 또는 제 9 항에 있어서,상기 제 3 단계에서,상기 에피택셜 채널층은 저압화학기상증착법 또는 고진공화학기상증착법을 이용하여 100Å∼600Å두께로 증착하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제 9 항에 있어서,상기 실리콘게르마늄은 이동도의 추가적인 상승을 위해 0∼20%의 게르마늄을 함유하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제 9 항에 있어서,상기 실리콘게르마늄은 상기 게르마늄이 후속 세정공정에서 용해되는 것을 방지하기 위한 실리콘층이 캡핑된 것을 특징으로 하는 반도체소자의 제조 방법.
- 제 6 항 또는 제 10 항에 있어서,상기 제 3 단계는,상기 저압화학기상증착법을 이용하는 경우, 30sccm∼300sccm의 디클로로실레인과 30sccm∼200sccm의 HCL의 혼합가스를 이용하여 10torr∼100torr의 압력과 750℃∼950℃의 온도에서 이루어지는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제 6 항 또는 제 10 항에 있어서,상기 고진공화학기상증착법을 이용할 경우, 실레인이나 디실레인의 증착가스를 이용하여 0.01torr∼1torr의 압력과 750℃∼950℃의 온도에서 이루어지는 것을 특징으로 하는 반도체소자의 제조 방법.
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