JPH03280437A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、ヘテロ接合構造を利用した半導体装置とその
製造方法に関する。
製造方法に関する。
（従来の技術）
ヘテロ接合を利用した高速動作可能な電界効果型半導体
素子として、ＨＥＭＴが知られている。
素子として、ＨＥＭＴが知られている。
これは、ＧａＡｓ／ＧａＡ１）Ａｓ系を用いて、チャネ
ル層となるアンドープのＧａＡｓ層に二次元電子ガス状
態を形成することにより、高速動作を実現したものであ
る。すなわちにａＡｓ系材料系材型子移動度という特性
に加えて、アンドープのＧａＡｓ層をチャネルとするこ
とにより更に電子移動度を高くして、高速動作を可能と
している。
ル層となるアンドープのＧａＡｓ層に二次元電子ガス状
態を形成することにより、高速動作を実現したものであ
る。すなわちにａＡｓ系材料系材型子移動度という特性
に加えて、アンドープのＧａＡｓ層をチャネルとするこ
とにより更に電子移動度を高くして、高速動作を可能と
している。
しかしながらこの材料系では、ｓｉの
ＭＯＳＦＥＴにおけるような良質のゲート絶縁膜が得ら
れず、絶縁ゲート構造とすることができない。このため
十分に高い相互コンダクタンスｇ腸を持つ素子を得るこ
とができない、という難点があった。
れず、絶縁ゲート構造とすることができない。このため
十分に高い相互コンダクタンスｇ腸を持つ素子を得るこ
とができない、という難点があった。
（発明が解決しようとする課ｆｆ１）
以上のようにＧａＡｓ／ＧａＡｊｌＡｓ系材料を用いた
電界効果型材料は、絶縁ゲート構造とすることができな
いことが、更なる高性能化の障害になっていた。
電界効果型材料は、絶縁ゲート構造とすることができな
いことが、更なる高性能化の障害になっていた。
本発明はこの様な点に鑑み、ヘテロ接合構造を利用して
高性能化を図った絶縁ゲート構造の半導体装置を提供す
ることを目的とする。
高性能化を図った絶縁ゲート構造の半導体装置を提供す
ることを目的とする。
本発明はまた、ヘテロ接合構造を利用したバイポーラ型
の半導体装置の製造方法を提供することを目的とする。
の半導体装置の製造方法を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明は、Ｓｉｌ板に互いに離隔して形成されたソース
、ドレイン拡散層と、これらソース。
、ドレイン拡散層と、これらソース。
ドレイン拡散層間の基板表面にゲート絶縁膜を介して形
成されたゲート電極とを有する半導体装置において、前
記ゲート絶縁膜下のチャネル領域が５ｉＧｅ層により構
成されていることを特徴とする。
成されたゲート電極とを有する半導体装置において、前
記ゲート絶縁膜下のチャネル領域が５ｉＧｅ層により構
成されていることを特徴とする。
本発明はまた１、第１導電型のコレクタ層が形成された
Ｓｉ厄板の表面部に第２導電型のベース層および第１導
電型のエミッタ層を有する半導体装置を製造する方法で
あって、前記ベース層をＧｅのイオン注入により５ｉＧ
ｅ層とする工程を有することを特徴とする。
Ｓｉ厄板の表面部に第２導電型のベース層および第１導
電型のエミッタ層を有する半導体装置を製造する方法で
あって、前記ベース層をＧｅのイオン注入により５ｉＧ
ｅ層とする工程を有することを特徴とする。
（作用）
本発明による電界効果型半導体素子は、Ｓｔ基板を用い
、チャネル領域はこれよりバンドギャップの狭いＳ ｉ
Ｇｅ層により構成される。このため、チャネル領域とな
る５ｉＧｅ層をゲート絶縁膜界面より基板内部に形成す
れば、ＨＥＭＴと同様の原理によって、チャネル領域で
のキャリア移動度が高いものとなり、高性能の電界効果
型素子特性が得られる。またＳｉｌ板を用いているから
、熱酸化によって良質の酸化膜からなる薄いゲート絶縁
膜を形成する事ができ、したがってｇｓの高い素子が得
られる。
、チャネル領域はこれよりバンドギャップの狭いＳ ｉ
Ｇｅ層により構成される。このため、チャネル領域とな
る５ｉＧｅ層をゲート絶縁膜界面より基板内部に形成す
れば、ＨＥＭＴと同様の原理によって、チャネル領域で
のキャリア移動度が高いものとなり、高性能の電界効果
型素子特性が得られる。またＳｉｌ板を用いているから
、熱酸化によって良質の酸化膜からなる薄いゲート絶縁
膜を形成する事ができ、したがってｇｓの高い素子が得
られる。
また本発明の方法によれば、イオン注入によって５ｉＧ
ｅ層からなるベース層を形成することにより、簡単に高
性能のへテロ接合バイポーラ素子を得ることができる。
ｅ層からなるベース層を形成することにより、簡単に高
性能のへテロ接合バイポーラ素子を得ることができる。
（実施例）
以下、本発明の実施例を図面を参照して説明する。
第１図は一実施例のｐチャネルＭＯＳＦＥＴである。ｎ
型Ｓ１基板１に互いに離隔したｐ″型ソース、ドレイン
拡散層６．７が形成され、これらソース、ドレイン拡散
層６．７間の基板表面にゲート絶縁膜４を介してゲート
電極５が形成されている。ゲート絶縁膜４は熱酸化膜で
あり、ゲート電極５は多結晶シリコン模膜である。ゲー
ト絶縁膜４下のチャネル領域となる部分には、Ｇｅのイ
オン注入によりＳ ｉＧｅ層２が形成されている。
型Ｓ１基板１に互いに離隔したｐ″型ソース、ドレイン
拡散層６．７が形成され、これらソース、ドレイン拡散
層６．７間の基板表面にゲート絶縁膜４を介してゲート
電極５が形成されている。ゲート絶縁膜４は熱酸化膜で
あり、ゲート電極５は多結晶シリコン模膜である。ゲー
ト絶縁膜４下のチャネル領域となる部分には、Ｇｅのイ
オン注入によりＳ ｉＧｅ層２が形成されている。
この実施例では、Ｓ ｉＧｅ層２の上に薄いＳ１層３が
残されている。５ｉＧｅ層２は、その両端がソース、ド
レイン拡散層６．７まで入り込むように形成されている
。ソース、ドレイン拡散層６゜７にはそれぞれＡＩ膜等
によりソース、ドレイン電極８，９が形成されている。
残されている。５ｉＧｅ層２は、その両端がソース、ド
レイン拡散層６．７まで入り込むように形成されている
。ソース、ドレイン拡散層６゜７にはそれぞれＡＩ膜等
によりソース、ドレイン電極８，９が形成されている。
このＭＯＳＦＥＴの素子形成工程は、次の通りである。
まず基板１の素子形成領域にイオン注入のバッファ層と
なる熱酸化膜を形成してＧｅのイオン注入を行い、基板
表面から所定深さ位置にチャネル領域となるＳ ｉＧｅ
層２を形成する。Ｇｅのイオン注入量は、格子不整合を
小さくするために制限することが必要であり、例えば５
ｉＧｅ層２のＧｅ濃度が１０％以下となるようにする。
なる熱酸化膜を形成してＧｅのイオン注入を行い、基板
表面から所定深さ位置にチャネル領域となるＳ ｉＧｅ
層２を形成する。Ｇｅのイオン注入量は、格子不整合を
小さくするために制限することが必要であり、例えば５
ｉＧｅ層２のＧｅ濃度が１０％以下となるようにする。
ついで熱酸化膜を除去し、改めて熱酸化により所定厚み
のゲート絶縁膜４を形成し、この上に多結晶シリコン膜
を堆積してバターニングすることによりゲート電極５を
形成する。そしてゲート電極５をマスクとしてイオン注
入を行なって、ソース。
のゲート絶縁膜４を形成し、この上に多結晶シリコン膜
を堆積してバターニングすることによりゲート電極５を
形成する。そしてゲート電極５をマスクとしてイオン注
入を行なって、ソース。
ドレイン拡散層６，７を形成する。その後回では省略し
たが全面をＣＶＤ絶縁股で覆い、これにコンタクト孔を
開けて、ソース、ドレイン電極８゜９を形成する。
たが全面をＣＶＤ絶縁股で覆い、これにコンタクト孔を
開けて、ソース、ドレイン電極８゜９を形成する。
このように形成されたＭＯＳＦＥＴのゲート電極５に負
の電圧を印加すると、ゲート絶縁膜４下ＯＳｉ層および
５ｉＧｅ層２は空乏化し、バンドギャップの狭い５ｉＧ
ｅ層２にはソース拡散層６から正孔が入り込んで、ここ
がチャネルとなる。
の電圧を印加すると、ゲート絶縁膜４下ＯＳｉ層および
５ｉＧｅ層２は空乏化し、バンドギャップの狭い５ｉＧ
ｅ層２にはソース拡散層６から正孔が入り込んで、ここ
がチャネルとなる。
このチャネル領域を走行する正孔は、その上にＳｉ層３
があるためにこれがバリアとなってゲート絶縁膜４との
衝突がない。このため高い移動度が得られ、その結果高
速動作が可能になる。またゲート絶縁膜４にはＳｉの熱
酸化により形成される良質の薄い酸化膜を用いるから、
高いｇｌが得られる。
があるためにこれがバリアとなってゲート絶縁膜４との
衝突がない。このため高い移動度が得られ、その結果高
速動作が可能になる。またゲート絶縁膜４にはＳｉの熱
酸化により形成される良質の薄い酸化膜を用いるから、
高いｇｌが得られる。
またこの実施例においては、５ｉＧｅ層２がソース、ド
レイン拡散層６．７間を完全に横切って形成されている
ため、ソース拡散層６からチャネルへのキャリア注入に
は障壁がない。これも素子特性を良好なものとしている
。
レイン拡散層６．７間を完全に横切って形成されている
ため、ソース拡散層６からチャネルへのキャリア注入に
は障壁がない。これも素子特性を良好なものとしている
。
この実施例において、５ｉＧｅ層２は、ゲート電極５か
らの電界の及ぶ範囲の浅い領域に形成される事が必要で
ある。これは、ゲート絶縁膜４の絶縁耐圧から決まる。
らの電界の及ぶ範囲の浅い領域に形成される事が必要で
ある。これは、ゲート絶縁膜４の絶縁耐圧から決まる。
ゲート絶縁膜４内で許容される最大電界Ｅ ｓａｗを用
いると、基板１内での最大電界Ｅ、は、 Ｅ、−（εＦｔ１０２／εｓ＋） Ｅｓａｘとなる。こ
こで、ε５１０２＋ εｆｔ１はそれぞれ、ゲート絶
縁膜（Ｓｉ０２）、Ｓｉの誘電率である。これから、ゲ
ート電極５に電圧を印加して空乏化できるチャージ量は
、εｓ＋’ＥＭとなり、この量はおよそ］ Ｘ Ｉ Ｑ
１ｊｔｍ−２である。したがって、ゲート絶縁膜界面
からＳ ｉＧｅＧｅＯ２まで含めた範囲での不純物濃度
の積分量が、Ｉ Ｘ １０１３ａｍ−２以下となるよう
に、基板の不純物濃度と５ｉＧｅ層２の深さを決めるこ
とが好ましい。
いると、基板１内での最大電界Ｅ、は、 Ｅ、−（εＦｔ１０２／εｓ＋） Ｅｓａｘとなる。こ
こで、ε５１０２＋ εｆｔ１はそれぞれ、ゲート絶
縁膜（Ｓｉ０２）、Ｓｉの誘電率である。これから、ゲ
ート電極５に電圧を印加して空乏化できるチャージ量は
、εｓ＋’ＥＭとなり、この量はおよそ］ Ｘ Ｉ Ｑ
１ｊｔｍ−２である。したがって、ゲート絶縁膜界面
からＳ ｉＧｅＧｅＯ２まで含めた範囲での不純物濃度
の積分量が、Ｉ Ｘ １０１３ａｍ−２以下となるよう
に、基板の不純物濃度と５ｉＧｅ層２の深さを決めるこ
とが好ましい。
第２図〜第４図は、本発明の他の実施例のｐチャネルＭ
Ｏ８ＦＥＴである。これらの実施例において第１図と対
応する部分には第１図と同一符号を付して詳細な説明は
省略する。
Ｏ８ＦＥＴである。これらの実施例において第１図と対
応する部分には第１図と同一符号を付して詳細な説明は
省略する。
第２図の実施例は、チャネル領域となる５ｉＧｅ層２を
イオン注入ではなく、エピタキシャル成長により形成し
たものである。５ｉＧｅ層２の上には更に薄＜Ｓｉ層３
をエピタキシャル成長させている。構造的には第１図の
実施例と等価である。したがって第１図のＭＯＳＦＥＴ
と同様に優れた素子特性が得られる。この実施例の場合
、チャネル領域となる５ｉＧｅ層２をアンドープ層とす
ることができる。したがってチャネル領域のキャリア移
動度をより高いものとして、−層優れた素子特性を得る
ことができる。また、５ｉＧｅ層２上のＳｉ層３は、ｐ
型に限らずｎ型であっても良い。要するに動作範囲のゲ
ート電圧が印加された状態でＳｉ層３が空乏化して、Ｓ
ｉＧｅＧｅＯ２ャネルとして機能すればよい。これは
所謂堆込みチャネルＭＯ３ＦＥＴの原理と同じである。
イオン注入ではなく、エピタキシャル成長により形成し
たものである。５ｉＧｅ層２の上には更に薄＜Ｓｉ層３
をエピタキシャル成長させている。構造的には第１図の
実施例と等価である。したがって第１図のＭＯＳＦＥＴ
と同様に優れた素子特性が得られる。この実施例の場合
、チャネル領域となる５ｉＧｅ層２をアンドープ層とす
ることができる。したがってチャネル領域のキャリア移
動度をより高いものとして、−層優れた素子特性を得る
ことができる。また、５ｉＧｅ層２上のＳｉ層３は、ｐ
型に限らずｎ型であっても良い。要するに動作範囲のゲ
ート電圧が印加された状態でＳｉ層３が空乏化して、Ｓ
ｉＧｅＧｅＯ２ャネルとして機能すればよい。これは
所謂堆込みチャネルＭＯ３ＦＥＴの原理と同じである。
第３図は、Ｓ ｉＧｅＧｅＯ２−ト絶縁膜４の直下に形
成された実施例である。Ｓ ｉＧｅＧｅＯ２面にも熱酸
化によって良質のゲート絶縁Ｈ４を形成することができ
る。この実施例では、Ｓ ｉＧｅＧｅＯ２にＳｉ層が残
っていないため、先の各実施例に比べてより高い利得が
得られる。この実施例において、５ｉＧｅ層２を走行す
るキャリアがゲート絶縁膜４と衝突しないようにするた
めには、５ｉＧｅ層２の下のＳｉとの界面にチャネルが
できるように設計することが必要である。
成された実施例である。Ｓ ｉＧｅＧｅＯ２面にも熱酸
化によって良質のゲート絶縁Ｈ４を形成することができ
る。この実施例では、Ｓ ｉＧｅＧｅＯ２にＳｉ層が残
っていないため、先の各実施例に比べてより高い利得が
得られる。この実施例において、５ｉＧｅ層２を走行す
るキャリアがゲート絶縁膜４と衝突しないようにするた
めには、５ｉＧｅ層２の下のＳｉとの界面にチャネルが
できるように設計することが必要である。
第４図の実施例は、ソース、ドレイン拡散層６゜７の領
域にもＧｅのイオン注入によって５ｉＧｅ層１０．１１
を形成したものである。この様にＳ ｉＧｅＧｅＯ２０
１内にソース、ドレイン拡散層６，７を形成すると、ソ
ース、ドレイン接合でのリーク電流が小さくなる。また
素子を微細化した時のドレイン近傍での高電界によるゲ
ート絶縁膜へのホットキャリア注入という現象が抑制さ
れる。
域にもＧｅのイオン注入によって５ｉＧｅ層１０．１１
を形成したものである。この様にＳ ｉＧｅＧｅＯ２０
１内にソース、ドレイン拡散層６，７を形成すると、ソ
ース、ドレイン接合でのリーク電流が小さくなる。また
素子を微細化した時のドレイン近傍での高電界によるゲ
ート絶縁膜へのホットキャリア注入という現象が抑制さ
れる。
以上ではｐチャネルＭＯ３ＦＥＴを説明したが、本発明
はｎチャネルＭＯ５ＦＥＴにも同様に適用することが可
能である。またＳｉへのＧｅのイオン注入によってヘテ
ロ接合を形成する技術は、バイポーラ素子にも適用でき
る。
はｎチャネルＭＯ５ＦＥＴにも同様に適用することが可
能である。またＳｉへのＧｅのイオン注入によってヘテ
ロ接合を形成する技術は、バイポーラ素子にも適用でき
る。
第５図はバイポーラ素子に適用した実施例を示す。その
製造工程を説明すると、ｐ型Ｓｉ基板３１に先ず、ｎ＋
型のコレクタ埋込み層３２を形成した後、コレクタ層と
なるｎ−型層３３をエピタキシャル成長させる。次にボ
ロンのイオン注入によって、基板に達するｐ＋型素子分
離層３９および、ｐ＋梨型外ベース層３７をそれぞれ形
成し、リンのイオン注入によってｎ＋型埋込み層３２に
達するｎ″型コレクタ取出し層３８を形成する。
製造工程を説明すると、ｐ型Ｓｉ基板３１に先ず、ｎ＋
型のコレクタ埋込み層３２を形成した後、コレクタ層と
なるｎ−型層３３をエピタキシャル成長させる。次にボ
ロンのイオン注入によって、基板に達するｐ＋型素子分
離層３９および、ｐ＋梨型外ベース層３７をそれぞれ形
成し、リンのイオン注入によってｎ＋型埋込み層３２に
達するｎ″型コレクタ取出し層３８を形成する。
その後外部ベース層３７により囲まれた領域に、Ｇｅと
ボロンの同時イオン注入によって、ｐ型のＳ ＩＧｅか
らなる内部ベース層３４を形成する。
ボロンの同時イオン注入によって、ｐ型のＳ ＩＧｅか
らなる内部ベース層３４を形成する。
この内部ベース層３４を形成する際のアニールは、ボロ
ンがＳ ＩＧｅ層から外に拡散しないように、低温でか
つ十分ボロンが活性化される温度、例えば５００〜８０
０℃で行う。或いは高温でごく短時間のアニールによっ
てもよい。その後多結晶シリコン・エミッタ電極３５を
形成し、これからの不純物拡散を利用してｎ型エミッタ
層３６を形成する。最後にベース電極４０およびコレク
タ電極４１を形成して完成する。
ンがＳ ＩＧｅ層から外に拡散しないように、低温でか
つ十分ボロンが活性化される温度、例えば５００〜８０
０℃で行う。或いは高温でごく短時間のアニールによっ
てもよい。その後多結晶シリコン・エミッタ電極３５を
形成し、これからの不純物拡散を利用してｎ型エミッタ
層３６を形成する。最後にベース電極４０およびコレク
タ電極４１を形成して完成する。
こうしてこの実施例によれば、内部ベース領域へのＧｅ
のイオン注入を利用して、簡単にＳｔ／５ｉＧｅへテロ
接合を持つバイポーラトランジスタを得ることができる
。
のイオン注入を利用して、簡単にＳｔ／５ｉＧｅへテロ
接合を持つバイポーラトランジスタを得ることができる
。
［発明の効果］
以上述べたように本発明によれば、Ｓｔ／５ｉＧｅヘテ
ロ接合構造と絶縁ゲート構造を持つ優れた特性の電界効
果型素子を得ることができる。
ロ接合構造と絶縁ゲート構造を持つ優れた特性の電界効
果型素子を得ることができる。
また本発明によれば、Ｓｔ／５ＬＧｅへテロ接合を持つ
バイポーラ素子をＧｅのイオン注入を利用して簡単に形
成することができる。
バイポーラ素子をＧｅのイオン注入を利用して簡単に形
成することができる。
第１図は本発明の一実施例のｐチャネルＭＯ８ＦＥＴを
示す図、 第２図〜第４図は他の実施例のｐチャネルＭＯ８ＦＥＴ
を示す図、 第５図はさらに他の実施例のバイポーラ素子を示す図で
ある。 １・・・ｎ型Ｓｔ基板、２・・・５ｉＧｅ層（チャネル
領域）、３・・・Ｓｔ層、４・・・ゲート絶縁膜、５・
・・ゲート電極、６，７・・・ソース、ドレイン拡散層
、８．９・・・ソース、ドレイン電極、１０．１１・・
・５ｉＧｅ層、３１−ｐ型Ｓｉ基板、３２−ｎ＋型コレ
クタ埋込み層、３３・・・ｎ−型層、３４・・・ｐ型内
部ベース層（ＳｉＧｅ層）、３５・・・多結晶シリコン
・エミッタ電極、３６・・・ｎ型エミッタ層、３７・・
・ｐ゛梨型外ベース層、３８・・・ｎ１型コレクタ取出
し層、３９・・・ｐ＋型素子分離層、４０・・・ベース
電極、４１・・・コレクタ電極。
示す図、 第２図〜第４図は他の実施例のｐチャネルＭＯ８ＦＥＴ
を示す図、 第５図はさらに他の実施例のバイポーラ素子を示す図で
ある。 １・・・ｎ型Ｓｔ基板、２・・・５ｉＧｅ層（チャネル
領域）、３・・・Ｓｔ層、４・・・ゲート絶縁膜、５・
・・ゲート電極、６，７・・・ソース、ドレイン拡散層
、８．９・・・ソース、ドレイン電極、１０．１１・・
・５ｉＧｅ層、３１−ｐ型Ｓｉ基板、３２−ｎ＋型コレ
クタ埋込み層、３３・・・ｎ−型層、３４・・・ｐ型内
部ベース層（ＳｉＧｅ層）、３５・・・多結晶シリコン
・エミッタ電極、３６・・・ｎ型エミッタ層、３７・・
・ｐ゛梨型外ベース層、３８・・・ｎ１型コレクタ取出
し層、３９・・・ｐ＋型素子分離層、４０・・・ベース
電極、４１・・・コレクタ電極。
Claims (3)
- （１）Ｓｉ基板に互いに離隔して形成されたソース、ド
レイン拡散層と、これらソース、ドレイン拡散層間の基
板表面にゲート絶縁膜を介して形成されたゲート電極と
を有する半導体装置において、前記ゲート絶縁膜下のチ
ャネル領域がＳｉＧｅ層により構成されていることを特
徴とする半導体装置。 - （２）前記ＳｉＧｅ層からなるチャネル領域が基板表面
より内部に形成されていることを特徴とする請求項１記
載の半導体装置。 - （３）第１導電型のコレクタ層が形成されたＳｉ基板の
表面部に第２導電型のベース層および第１導電型のエミ
ッタ層を有する半導体装置を製造する方法であって、前
記ベース層をＧｅのイオン注入によりＳｉＧｅ層とする
工程を有することを特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2078905A JPH03280437A (ja) | 1990-03-29 | 1990-03-29 | 半導体装置およびその製造方法 |
| EP91302712A EP0449620B1 (en) | 1990-03-29 | 1991-03-27 | Semiconductor devices having a silicon/silicon-germanium heterostructure and methods of making the same |
| DE69121442T DE69121442T2 (de) | 1990-03-29 | 1991-03-27 | Halbleiteranordnungen mit einer Silizium/Silizium-Germanium-Heterostruktur und Verfahren zu deren Herstellung |
| US07/887,667 US5272365A (en) | 1990-03-29 | 1992-05-26 | Silicon transistor device with silicon-germanium electron gas hetero structure channel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2078905A JPH03280437A (ja) | 1990-03-29 | 1990-03-29 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03280437A true JPH03280437A (ja) | 1991-12-11 |
Family
ID=13674848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2078905A Pending JPH03280437A (ja) | 1990-03-29 | 1990-03-29 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0449620B1 (ja) |
| JP (1) | JPH03280437A (ja) |
| DE (1) | DE69121442T2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0997899A (ja) * | 1995-09-29 | 1997-04-08 | Nec Corp | 半導体装置およびその製造方法 |
| US6781163B2 (en) | 2001-04-12 | 2004-08-24 | Matsushita Electric Industrial Co., Ltd. | Heterojunction field effect transistor |
| US6861316B2 (en) | 2002-01-09 | 2005-03-01 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2005064520A (ja) * | 2003-08-13 | 2005-03-10 | Internatl Rectifier Corp | トレンチ側壁にひずみ層を有するトレンチ型ｍｏｓゲート素子 |
| KR100495912B1 (ko) * | 2000-06-27 | 2005-06-17 | 주식회사 하이닉스반도체 | 숏채널효과를 방지하기 위한 반도체소자 및 그의 제조 방법 |
| JP2006352162A (ja) * | 2006-09-01 | 2006-12-28 | Toshiba Corp | 半導体装置の製造方法 |
| JP2009200515A (ja) * | 2009-04-27 | 2009-09-03 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8384167B2 (en) | 2009-08-24 | 2013-02-26 | Sony Corporation | Semiconductor device with field effect transistor and manufacturing method thereof |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07321323A (ja) | 1994-05-24 | 1995-12-08 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタおよびその製造方法 |
| JP4521542B2 (ja) * | 1999-03-30 | 2010-08-11 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体基板 |
| US9006842B2 (en) * | 2013-05-30 | 2015-04-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Tuning strain in semiconductor devices |
| US9349850B2 (en) | 2013-07-17 | 2016-05-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Thermally tuning strain in semiconductor devices |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63252478A (ja) * | 1987-04-09 | 1988-10-19 | Seiko Instr & Electronics Ltd | 絶縁ゲ−ト型半導体装置 |
| DE3830102A1 (de) * | 1987-09-16 | 1989-03-30 | Licentia Gmbh | Si/sige-halbleiterkoerper |
| US5019882A (en) * | 1989-05-15 | 1991-05-28 | International Business Machines Corporation | Germanium channel silicon MOSFET |
-
1990
- 1990-03-29 JP JP2078905A patent/JPH03280437A/ja active Pending
-
1991
- 1991-03-27 EP EP91302712A patent/EP0449620B1/en not_active Expired - Lifetime
- 1991-03-27 DE DE69121442T patent/DE69121442T2/de not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0997899A (ja) * | 1995-09-29 | 1997-04-08 | Nec Corp | 半導体装置およびその製造方法 |
| KR100495912B1 (ko) * | 2000-06-27 | 2005-06-17 | 주식회사 하이닉스반도체 | 숏채널효과를 방지하기 위한 반도체소자 및 그의 제조 방법 |
| US6781163B2 (en) | 2001-04-12 | 2004-08-24 | Matsushita Electric Industrial Co., Ltd. | Heterojunction field effect transistor |
| US7084026B2 (en) | 2001-04-12 | 2006-08-01 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| US6861316B2 (en) | 2002-01-09 | 2005-03-01 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| US7145168B2 (en) | 2002-01-09 | 2006-12-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| JP2005064520A (ja) * | 2003-08-13 | 2005-03-10 | Internatl Rectifier Corp | トレンチ側壁にひずみ層を有するトレンチ型ｍｏｓゲート素子 |
| JP2006352162A (ja) * | 2006-09-01 | 2006-12-28 | Toshiba Corp | 半導体装置の製造方法 |
| JP2009200515A (ja) * | 2009-04-27 | 2009-09-03 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8384167B2 (en) | 2009-08-24 | 2013-02-26 | Sony Corporation | Semiconductor device with field effect transistor and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0449620A3 (en) | 1992-01-22 |
| EP0449620B1 (en) | 1996-08-21 |
| DE69121442D1 (de) | 1996-09-26 |
| EP0449620A2 (en) | 1991-10-02 |
| DE69121442T2 (de) | 1997-02-06 |
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