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Halbleitereinrichtung und
Verfahren zu deren Herstellung
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Die
vorliegende Erfindung betrifft eine Halbleitereinrichtung sowie
ein Verfahren zu deren Herstellung. Die vorliegende Erfindung betrifft
insbesondere einen VLD-Randabschluss mit oberflächennaher Zone mit oder aus
einem entgegengesetzten Leitfähigkeitstyp.
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Bei
der Ausbildung von Halbleitereinrichtungen, z. B. von Halbleiterschaltungselementen
in einem zugrunde liegenden Halbleitermaterialbereich, sind bestimmte
Randkonstruktionen notwendig, um bestimmte physikalische oder schaltungstechnische Eigenschaften
des betrachteten Halbleiterelements oder des Bauteils zu erreichen.
Die Randkonstruktionen beziehen sich jeweils auf denjenigen Randbereich,
der sich im Rand eines Halbleiterelements oder einer Halbleitereinrichtung
entwickelt. In Bezug auf den Wafer kann es sich dabei durchaus um
ein Gebiet im Inneren des Wafers an einer vom Rand des Wafers entfernten
Stelle handeln. Nach dem Vereinzeln erzeugter integrierter Schaltkreise
und/oder diskreter Bauelemente kommen dann die Randposition und
mithin die entsprechende Randkonstruktion zum Tragen.
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Bisherige
Vorgehensweisen zum Erzeugen von Randkonstruktionen sind vergleichsweise
aufwändig,
und es bedarf häufig
einer Vielzahl unterschiedlicher und aufeinander abgestimmter und
justierter Maskenprozesse, um die notwendigen Randkonstruktionen
mit ihren spezifischen Eigenschaften erzeugen zu können.
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Die
DE 103 24 100 A1 betrifft
ein Verfahren zur Herstellung eines robusten Halbleiterbauelements.
Es wird davon gesprochen, dass in einem Halbleiterkörper mit
einer n-dotierten Halbleiterzone im Oberflächenbereich eine p-dotierte
Halbleiterzone im Innenbereich des Halbleiterkörpers und darüber hinaus
eine p-dotierte Halbleiterzone im Randbereich mit nach außen hin
abnehmender Dotierung vorgesehen werden. Letztere Halbleiterzone
mit p-Dotierung wird als so genannte VLD-Zone beschrieben.
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Die
DE 198 18 296 C1 betrifft
einen Hochspannungs-Randabschluss für ein Halbleiterbauelement,
wobei in einem Halbleiterkörper
eines ersten Leitungstyps in dessen Randbereich eine hochdotierte
Zone eines zweiten und vom ersten unterschiedlichen Leitungstyp
vorgesehen ist. Die vorgesehene hochdotierte Zone besteht aus mehreren
inselartigen Gebieten, die wenigstens teilweise in eine hochdotierte
Oberflächenschicht
des ersten Leitungstyps eingebettet sind. Der Abstand zwischen den
inselartigen Gebieten ist kleiner als die Breite der Raumladungszone
in der hochdotierten Oberflächenschicht bei
der Durchbruchsspannung zwischen einem inselartigen Gebiet und der
hochdotierten Oberflächenschicht.
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Der
Erfindung liegt die Aufgabe zugrunde, eine Halbleitereinrichtung
sowie ein Verfahren zu deren Herstellung anzugeben, bei welchen
notwendigerweise vorzusehende Randkonstruktionen auf besonders einfache
und gleichwohl zuverlässige
Art und Weise erzeugbar sind.
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Gelöst wird
die der Erfindung zugrunde liegende Aufgabe bei einer Halbleitereinrichtung
erfindungsgemäß durch
die Merkmale des unabhängigen Patentanspruchs
1. Des Weiteren wird die Aufgabe bei einem Verfahren zum Herstellen
einer Halbleitereinrichtung erfindungsgemäß durch die Merkmale des unabhängigen Patentanspruchs
25 gelöst.
Vorteilhafte Fortbildungen der erfindungsgemäßen Halbleitereinrichtung und
des erfindungsgemäßen Verfahrens
zum Herstellen einer Halbleitereinrichtung sind jeweils Gegenstand
der abhängigen
Unteransprüche.
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Erfindungsgemäß wird eine
Halbleitereinrichtung geschaffen, bei welcher ein Halbleitermaterialbereich
mit einem Oberflä chenbereich,
mit einem lateralen Randbereich, mit einem vom lateralen Randbereich
des Halbleitermaterialbereichs lateral abgewandten aktiven Bereich
und mit einem lateral zwischen dem lateralen Randbereich des Halbleitermaterialbereichs
und dem aktiven Bereich des Halbleitermaterialbereichs angeordneten Übergangsbereich
vorgesehen ist, bei welcher im aktiven Bereich des Halbleitermaterialbereichs
im Oberflächenbereich
des Halbleitermaterialbereichs ein aktives Gebiet der Halbleitereinrichtung
in Form eines Dotiergebiets mit oder von einem ersten Leitfähigkeitstyp
vorgesehen ist, bei welcher im Übergangsbereich
des Halbleitermaterialbereichs im Oberflächenbereich des Halbleitermaterialbereichs
ein Übergangsdotiergebiet
mit dem oder vom ersten Leitfähigkeitstyp
vorgesehen ist, bei welcher die Konzentration des ersten Leitfähigkeitstyps
im Übergangsdotiergebiet
der Halbleitereinrichtung in Richtung auf den lateralen Randbereich
des Halbleitermaterialbereichs zu abfallend ausgebildet ist, bei
welcher im Übergangsbereich
des Halbleitermaterialbereichs oder in einem Teil davon im Oberflächenbereich
des Halbleitermaterialbereichs ein zusätzliches oberflächennahes Kompensationsdotiergebiet
mit einem oder von einem vom ersten Leitfähigkeitstyp des Übergangsdotiergebiets
des Halbleitermaterialbereichs verschiedenen oder entgegen gesetzten
zweiten Leitfähigkeitstyp
vorgesehen ist und bei welcher durch die Dotierung im oberflächennahen
Kompensationsdotiergebiet der Halbleitereinrichtung die Dotierung
im Übergangsdotiergebiet
der Halbleitereinrichtung oder eines Teils davon oder deren Wirkung
zumindest teilweise kompensiert ist.
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Es
ist somit eine Kernidee der erfindungsgemäßen Halbleitereinrichtung,
im vorgesehenen Übergangsbereich
des Halbleitermaterialbereichs oder in einem Teil davon ein zusätzliches
oberflächennahes Kompensationsdotiergebiet
auszubilden. Dieses wird mithin in der Oberfläche oder im Oberflächenbereich des
zugrunde liegenden Halbleitermaterialbereichs ausgebildet und besitzt
einen Leitfähigkeitstyp,
der sich vom Leitfähig keitstyp
des Materials des Übergangsdotiergebiets
unterscheidet und zu diesem z. B. entgegengesetzt ausgebildet ist.
Dadurch wird erfindungsgemäß erreicht,
dass durch die Dotierung im zusätzlichen
oberflächennahen
Kompensationsdotiergebiet der Halbleitereinrichtung die Dotierung
im Übergangsdotiergebiet
der Halbleitereinrichtung oder eines Teils davon oder deren Wirkung
zumindest teilweise kompensiert wird, wodurch auf besonders einfache
Art und Weise und ohne zusätzliche Justiervorgänge oder
Maskenprozesse bestimmte Bauteileigenschaften mit hoher Zuverlässigkeit
erzwungen werden können.
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Bei
einer bevorzugten Ausführungsform
der erfindungsgemäßen Halbleitereinrichtung
ist es vorgesehen, dass die Dotierung im oberflächennahen Kompensationsdotiergebiet
der Halbleitereinrichtung lateral konstant oder lateral nahezu konstant
ausgebildet ist.
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Bei
einer anderen Ausführungsform
der erfindungsgemäßen Halbleitereinrichtung
ist es alternativ oder zusätzlich
vorgesehen, dass die Dotierung im oberflächennahen Kompensationsdotiergebiet
der Halbleitereinrichtung mit einem Maximalwert für die Konzentration
oder Dosis ausgebildet ist, der niedriger ist als der Maximalwert
für die
Konzentration oder Dosis der Dotierung des Übergangsdotiergebiets der Halbleitereinrichtung.
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Bei
einer weiteren Ausführungsform
der erfindungsgemäßen Halbleitereinrichtung
ist es alternativ oder zusätzlich
vorgesehen, dass die Dotierung im oberflächennahen Kompensationsdotiergebiet
der Halbleitereinrichtung mit einem Maximalwert für die Tiefe
ihres Verlaufs ausgebildet ist, der niedriger ist als der Maximalwert
für die
Tiefe des Verlaufs der Dotierung des Übergangsdotiergebiets der Halbleitereinrichtung.
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Ferner
ist es alternativ oder zusätzlich
vorgesehen, dass bei einer weiteren vorteilhaften Ausführungsform
der erfindungsgemäßen Halbleitereinrichtung
der aktive Bereich des Halbleitermaterialbereichs und das aktive
Gebiet der Halbleitereinrichtung mit derselben oder mit in einer
in etwa übereinstimmenden
lateralen Ausdehnung ausgebildet sind.
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Des
Weiteren ist es alternativ oder zusätzlich denkbar, dass gemäß einer
anderen bevorzugten Ausführungsform
der erfindungsgemäßen Halbleitereinrichtung
der Übergangsbereich
des Halbleitermaterialbereichs und der Übergangsdotierbereich der Halbleitereinrichtung
mit derselben lateralen Ausdehnung oder mit einer in etwa übereinstimmenden
lateralen Ausdehnung ausgebildet sind.
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Bei
einer anderen alternativen oder zusätzlichen Ausführungsform
der erfindungsgemäßen Halbleitereinrichtung
ist es denkbar, dass der zugrunde liegende Halbleitermaterialbereich
mit einem ersten oder unteren und höher dotierten Bereich und mit einem
zweiten oder oberen und niedriger dotierten Bereich ausgebildet
ist.
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Der
zugrunde liegende Halbleitermaterialbereich kann bei einer anderen
alternativen oder zusätzlichen
Ausführungsform
der erfindungsgemäßen Halbleitereinrichtung
mit einer n-Dotierung
ausgebildet sein.
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Ein
erster oder unterer Bereich des Halbleitermaterialbereichs kann
gemäß einer
weiteren alternativen oder zusätzlichen
Ausführungsform
der erfindungsgemäßen Halbleitereinrichtung
mit einer n+-Dotierung ausgebildet sein.
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Des
Weiteren ist es alternativ oder zusätzlich denkbar, dass gemäß einer
anderen bevorzugten Ausführungsform
der erfindungsgemäßen Halbleitereinrichtung
der zweite oder obere Bereich des Halbleitermaterialbereichs mit
einer n–-Dotierung
ausgebildet ist.
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Auch
ist es alternativ oder zusätzlich
denkbar, dass gemäß einer
weiteren Ausführungsform
der erfindungsgemäßen Halbleitereinrichtung
das aktive Gebiet der Halbleitereinrichtung mit einer p+-Dotierung
ausgebildet ist.
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Bei
einer anderen alternativen oder zusätzlichen Ausführungsform
der erfindungsgemäßen Halbleitereinrichtung
kann es vorgesehen sein, dass das Übergangsdotiergebiet der Halbleitereinrichtung mit
einer p-Dotierung ausgebildet ist.
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Bei
einer weiteren alternativen oder zusätzlichen Ausführungsform
der erfindungsgemäßen Halbleitereinrichtung
kann es vorgesehen sein, dass das aktive Gebiet der Halbleitereinrichtung
im zweiten oder oberen Bereich des Halbleitermaterialbereichs ausgebildet
ist.
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Auch
ist es denkbar, dass das Übergangsdotiergebiet
der Halbleitereinrichtung alternativ oder zusätzlich gemäß einer anderen bevorzugten
Ausführungsform
der erfindungsgemäßen Halbleitereinrichtung
im zweiten oder oberen Bereich des Halbleitermaterialbereichs ausgebildet
ist.
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Das
aktive Gebiet der Halbleitereinrichtung und das Übergangsdotiergebiet der Halbleitereinrichtung
können
alternativ oder zusätzlich
gemäß einer anderen
Ausführungsform
der erfindungsgemäßen Halbleitereinrichtung
mit einer gleichen maximalen Tiefe vom Oberflächenbereich des Halbleitermaterialbereichs
aus gemessen ausgebildet sind.
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Bei
einer weiteren Ausführungsform
der erfindungsgemäßen Halbleitereinrichtung
ist es alternativ oder zusätzlich
vorgesehen, dass das aktive Gebiet der Halbleitereinrichtung und
das Übergangsdotiergebiet
der Halbleitereinrichtung lateral im Wesentlichen direkt aneinander
anschließend
ausgebildet sind.
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Bei
einer anderen vorteilhaften Ausführungsform
der erfindungsgemäßen Halbleitereinrichtung ist
es alternativ oder zusätzlich
vorgesehen, dass die Konzentration der Dotierung des Übergangsdotiergebiets
der Halbleitereinrichtung, vom Oberflächenbereich des Halbleitermaterialbereichs
ausgehend, in ihrer Stärke
abfallend ausgebildet ist.
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Des
Weiteren ist es gemäß einer
weiteren Ausführungsform
der erfindungsgemäßen Halbleitereinrichtung
alternativ oder zusätzlich
vorgesehen, dass die Konzentration der Dotierung des Übergangsdotiergebiets
der Halbleitereinrichtung im Oberflächenbereich des Halbleitermaterialbereichs in
ihrer Stärke
mit einem vergleichsweise höheren Wert
und in der Tiefe des Halbleitermaterialbereichs mit einem vergleichsweise
niedrigeren Wert ausgebildet ist.
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Des
Weiteren ist es alternativ oder zusätzlich bei einer anderen Ausführungsform
der erfindungsgemäßen Halbleitereinrichtung
vorgesehen, dass die Konzentration der Dotierung des Übergangsdotiergebiets
der Halbleitereinrichtung, von einer dem aktiven Gebiet der Halbleitereinrichtung
zugewandten Seite ausgehend, in Richtung auf den lateralen Randbereich
des Halbleitermaterialbereichs zu von innen nach außen in ihrer
Stärke
abfallend ausgebildet ist.
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Ferner
ist es alternativ oder zusätzlich
vorgesehen, dass bei einer weiteren vorteilhaften Ausführungsform
der erfindungsgemäßen Halbleitereinrichtung
die Konzentration der Dotierung des Übergangsdotiergebiets der Halbleitereinrichtung
in ihrem Konzentrationsverlauf auf der dem aktiven Gebiet zugewandten
Seite tiefer gehend und auf der dem lateralen Randbereich zugewandten
Seite weniger tief gehend ausgebildet ist.
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Des
Weiteren kann es alternativ oder zusätzlich vorgesehen sein, dass
bei einer bevorzugten Ausführungsform
der erfindungsgemäßen Halbleitereinrichtung
die Konzentration der Dotierung des Übergangsdotiergebiets der Halbleitereinrichtung
in ihrem Konzentrationsverlauf von der dem aktiven Gebiet zugewandten
Seite zu der dem lateralen Randbereich zugewandten Seite monoton
verlaufend ausgebildet ist.
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Es
ist ferner vorteilhaft, wenn bei einer anderen Ausführungsform
der erfindungsgemäßen Halbleitereinrichtung
die Konzentration der Dotierung des Übergangsdotierbereichs alternativ
oder zusätzlich
in ihrer lokalen Stärke
von der dem aktiven Gebiet zugewandten Seite von innen nach außen zu der
dem Randgebiet des Halbleitermaterialbereichs zugewandten Seite
hin abfallend ausgebildet ist.
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Die
Halbleitereinrichtung kann z. B. als Leistungshalbleitereinrichtung
ausgebildet sein.
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Die
Halbleitereinrichtung kann insbesondere auch als Diode, IGBT, FET
oder Bipolartransistor oder ein solches Bauteil oder eine Mehrzahl
solcher Bauteile aufweisend ausgebildet sein.
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Gemäß einem
anderen Aspekt der vorliegenden Erfindung wird ein Verfahren zum
Herstellen Halbleitereinrichtung vorgeschlagen, bei welchem ein
Halbleitermaterialbereich mit einem Oberflächenbereich, mit einem lateralen
Randbereich, mit einem vom lateralen Randbereich des Halbleitermaterialbereichs
lateral abgewandten aktiven Bereich und mit einem lateral zwischen
dem lateralen Randbereich des Halbleitermaterialbereichs und dem
aktiven Bereich des Halbleitermaterialbereichs angeordneten Übergangsbereich
vorgesehen wird, bei welchem im aktiven Bereich des Halbleitermaterialbereichs
im Oberflächenbereich
des Halbleitermaterialbereichs ein aktives Gebiet der Halbleitereinrichtung
in Form eines Dotiergebiets mit oder von einem ersten Leitfähigkeitstyp
vorgesehen wird, bei welchem im Übergangsbereich
des Halbleitermaterialbereichs im Oberflächenbereich des Halbleitermaterialbereichs ein Übergangsdotiergebiet
mit dem oder vom ersten Leitfähigkeitstyp
vorgesehen wird, bei welchem die Konzentration des ersten Leitfähigkeitstyps
im Übergangsdotiergebiet
der Halbleitereinrichtung in Richtung auf den lateralen Randbereich
des Halbleitermaterialbereichs zu abfallend ausgebildet wird, bei welchem
im Übergangsbereich
des Halbleitermaterialbereichs oder in einem Teil davon im Oberflächenbereich
des Halbleitermaterialbereichs ein zusätzliches oberflächennahes
Kompensationsdotiergebiet mit einem oder von einem vom ersten Leitfähigkeitstyp
des Übergangsdotiergebiets
des Halbleitermaterialbereichs verschiedenen oder entgegen gesetzten
zweiten Leitfähigkeitstyp
vorgesehen wird und bei welchem durch die Dotierung im oberflächennahen
Kompensationsdotiergebiet der Halbleitereinrichtung die Dotierung
im Übergangsdotiergebiet
der Halbleitereinrichtung oder eines Teils davon oder deren Wirkung
zumindest teilweise kompensiert wird.
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Bei
einer bevorzugten Ausführungsform
des erfindungsgemäßen Verfahrens
zum Herstellen einer Halbleitereinrichtung ist es vorgesehen, dass
die Dotierung im oberflächennahen
Kompensationsdotiergebiet der Halbleitereinrichtung lateral konstant
oder lateral nahezu konstant ausgebildet wird.
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Bei
einer anderen Ausführungsform
des erfindungsgemäßen Verfahrens
zum Herstellen einer Halbleitereinrichtung ist es alternativ oder
zusätzlich vorgesehen,
dass die Dotierung im oberflächennahen
Kompensationsdotiergebiet der Halbleitereinrichtung mit einem Maximalwert
für die
Konzentration oder Dosis ausgebildet wird, der niedriger ist als
der Maximalwert für
die Konzentration oder Dosis der Dotierung des Übergangsdotiergebiets der Halbleitereinrichtung.
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Bei
einer weiteren Ausführungsform
des erfindungsgemäßen Verfahrens
zum Herstellen einer Halbleitereinrichtung ist es alternativ oder
zusätzlich vorgesehen,
dass die Dotierung im oberflächennahen
Kompensationsdotiergebiet der Halbleitereinrichtung mit einem Maximalwert
für die
Tiefe ihres Verlaufs ausgebildet wird, der niedriger ist als der
Maximalwert für
die Tiefe des Verlaufs der Dotierung des Übergangsdotiergebiets der Halbleitereinrichtung.
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Ferner
ist es alternativ oder zusätzlich
vorgesehen, dass bei einer weiteren vorteilhaften Ausführungsform
des erfindungsgemäßen Verfahrens
zum Herstellen einer Halbleitereinrichtung der aktive Bereich des
Halbleitermaterialbereichs und das aktive Gebiet der Halbleitereinrichtung
mit derselben oder mit in einer in etwa übereinstimmenden lateralen Ausdehnung
ausgebildet werden.
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Des
Weiteren ist es alternativ oder zusätzlich denkbar, dass gemäß einer
anderen bevorzugten des erfindungsgemäßen Verfahrens zum Herstellen einer
Halbleitereinrichtung der Übergangsbereich des
Halbleitermaterialbereichs und der Übergangsdotierbereich der Halbleitereinrichtung
mit derselben lateralen Ausdehnung oder mit einer in etwa übereinstimmenden
lateralen Ausdehnung ausgebildet werden.
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Bei
einer anderen alternativen oder zusätzlichen Ausführungsform
des erfindungsgemäßen Verfahrens
zum Herstellen einer Halbleitereinrichtung ist es denkbar, dass
der zugrunde liegende Halbleitermaterialbereich mit einem ersten
oder unteren und höher
dotierten Bereich und mit einem zweiten oder oberen und niedriger
dotierten Bereich ausgebildet wird.
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Der
zugrunde liegende Halbleitermaterialbereich kann bei einer anderen
alternativen oder zusätzlichen
Ausführungsform
des erfindungsgemäßen Verfahrens
zum Herstellen einer Halbleitereinrichtung mit einer n-Dotierung
ausgebildet werden.
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Ein
erster oder unterer Bereich des Halbleitermaterialbereichs kann
gemäß einer
weiteren alternativen oder zusätzlichen
Ausführungsform
des erfindungsgemäßen Verfahrens
zum Herstellen einer Halbleitereinrichtung mit einer n+-Dotierung
ausgebildet werden.
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Des
Weiteren ist es alternativ oder zusätzlich denkbar, dass gemäß einer
anderen bevorzugten Ausführungsform
des erfindungsgemäßen Verfahrens
zum Herstellen einer Halbleitereinrichtung der zweite oder obere
Bereich des Halbleitermaterialbereichs mit einer n–-Dotierung
ausgebildet wird.
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Auch
ist es alternativ oder zusätzlich
denkbar, dass gemäß einer
weiteren Ausführungsform des
erfindungsgemäßen Verfahrens
zum Herstellen einer Halbleitereinrichtung das aktive Gebiet der Halbleitereinrichtung
mit einer p+-Dotierung ausgebildet wird.
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Bei
einer anderen alternativen oder zusätzlichen Ausführungsform
des erfindungsgemäßen Verfahrens
zum Herstellen einer Halbleitereinrichtung kann es vorgesehen sein,
dass das Übergangsdotiergebiet
der Halbleitereinrichtung mit einer p-Dotierung ausgebildet wird.
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Bei
einer weiteren alternativen oder zusätzlichen Ausführungsform
des erfindungsgemäßen Verfahrens
zum Herstellen einer Halbleitereinrichtung kann es vorgesehen sein,
dass das aktive Gebiet der Halbleitereinrichtung im zweiten oder
oberen Bereich des Halbleitermaterialbereichs ausgebildet wird.
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Auch
ist es denkbar, dass das Übergangsdotiergebiet
der Halbleitereinrichtung alternativ oder zusätzlich gemäß einer anderen bevorzugten
Ausführungsform
des erfindungsgemäßen Verfahrens
zum Herstellen einer Halbleitereinrichtung im zweiten oder oberen
Bereich des Halbleitermaterialbereichs ausgebildet wird.
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Das
aktive Gebiet der Halbleitereinrichtung und das Übergangsdotiergebiet der Halbleitereinrichtung
können
alternativ oder zusätzlich
gemäß einer anderen
Ausführungsform
des erfindungsgemäßen Verfahrens
zum Herstellen einer Halbleitereinrichtung mit einer gleichen maximalen
Tiefe vom Oberflächenbereich
des Halbleitermaterialbereichs aus gemessen ausgebildet werden.
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Bei
einer weiteren Ausführungsform
des erfindungsgemäßen Verfahrens
zum Herstellen einer Halbleitereinrichtung ist es alternativ oder
zusätzlich vorgesehen,
dass das aktive Gebiet der Halbleitereinrichtung und das Übergangsdotiergebiet
der Halbleitereinrichtung lateral im Wesentlichen direkt aneinander
anschließend
ausgebildet werden.
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Bei
einer anderen vorteilhaften Ausführungsform
des erfindungsgemäßen Verfahrens
zum Herstellen einer Halbleitereinrichtung ist es alternativ oder
zusätzlich
vorgesehen, dass die Konzentration der Dotierung des Übergangsdotiergebiets
der Halbleitereinrichtung, vom Oberflächenbereich des Halbleitermaterialbereichs
ausgehend, in ihrer Stärke
abfallend ausgebildet wird.
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Des
Weiteren ist es gemäß einer
weiteren Ausführungsform
des erfindungsgemäßen Verfahrens
zum Herstellen einer Halbleitereinrichtung alternativ oder zusätzlich vorgesehen,
dass die Konzentration der Dotierung des Übergangsdotiergebiets der Halbleitereinrichtung
im Oberflächenbereich
des Halbleitermaterialbereichs in ihrer Stärke mit einem vergleichsweise
höheren
Wert und in der Tiefe des Halbleitermaterialbereichs mit einem vergleichsweise
niedrigeren Wert ausgebildet wird.
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Des
Weiteren ist es alternativ oder zusätzlich bei einer anderen Ausführungsform
des erfindungsgemäßen Verfahrens
zum Herstellen einer Halbleitereinrichtung vorgesehen, dass die
Konzentration der Dotierung des Übergangsdotiergebiets
der Halbleitereinrichtung, von einer dem aktiven Gebiet der Halbleitereinrichtung
zugewandten Seite ausgehend, in Richtung auf den lateralen Randbereich
des Halbleitermaterialbereichs zu von innen nach außen in ihrer
Stärke
abfallend ausgebildet wird.
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Ferner
ist es alternativ oder zusätzlich
vorgesehen, dass bei einer weiteren vorteilhaften Ausführungsform
des erfindungsgemäßen Verfahrens
zum Herstellen einer Halbleitereinrichtung die Konzentration der
Dotierung des Übergangsdotiergebiets
der Halbleitereinrichtung in ihrem Konzentrationsverlauf auf der
dem aktiven Gebiet zugewandten Seite tiefer gehend und auf der dem
lateralen Randbereich zugewandten Seite weniger tief gehend ausgebildet
wird.
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Des
Weiteren kann es alternativ oder zusätzlich vorgesehen sein, dass
bei einer bevorzugten des erfindungsgemäßen Verfahrens zum Herstellen
einer Halbleitereinrichtung die Konzentration der Dotierung des Übergangsdotiergebiets
der Halbleitereinrichtung in ihrem Konzentrationsverlauf von der
dem aktiven Gebiet zugewandten Seite zu der dem lateralen Randbereich
zugewandten Seite monoton verlaufend ausgebildet wird.
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Es
ist ferner vorteilhaft, wenn bei einer anderen Ausführungsform
des erfindungsgemäßen Verfahrens
zum Herstellen einer Halbleitereinrichtung die Konzentration der
Dotierung des Übergangsdotierbereichs
alternativ oder zusätzlich
in ihrer lokalen Stärke
von der dem aktiven Gebiet zugewandten Seite von innen nach außen zu der
dem Randgebiet des Halbleitermaterialbereichs zugewandten Seite
hin abfallend ausgebildet wird.
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Die
Halbleitereinrichtung kann z. B. als Leistungshalbleitereinrichtung
ausgebildet werden.
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Die
Halbleitereinrichtung kann insbesondere auch als Diode, IGBT, FET
oder Bipolartransistor oder ein solches Bauteil oder eine Mehrzahl
solcher Bauteile aufweisend ausgebildet werden.
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Diese
und weitere Aspekte der vorliegenden Erfindung werden nachfolgend
weiter erläutert:
Die
Erfindung betrifft insbesondere einen VLD-Randabschluss mit oberflächennaher
Zone eines entgegen gesetzten Leitungstyps.
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Einführung
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Hochvolt-
oder Hochspannungshalbleiterbauelemente benötigen Randkonstruktionen, um eine
geforderte Spannungsfestigkeit zu erreichen. Diese Randkonstruktionen
sind bisher sehr aufwendig. Beispiele hierfür sind SIPMOS- und IGBT-Leistungstransistoren
sowie Hochvoltdioden.
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Hauptaufgabe
eines Hochvoltchiprandes ist die Steuerung der elektrischen Feldstärke im Bereich zwischen
dem aktiven Gebiet und der Sägekante
des Bauteils. Um einen verfrühten
Durchbruch im Sperrfall zu vermeiden, darf im Rand die elektrische
Feldstärke
nicht die maximalen Werte übersteigen,
die im aktiven Bereich auftreten. Ziel ist es, die Äquipotentiallinien
definiert aus dem Inneren des Bauteils im Chiprand an die Oberfläche zu führen, d.
h. die Erfindung betrifft unter anderem das Feldlinien- oder Äquipotentiallinienmanagement.
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Dabei
ist zu beachten, dass Krümmungen und
die Dichte der Äquipotentiallinien
keine Feldüberhöhungen verursachen,
die das Bauteil zum vorzeitigen Spannungsdurchbruch bringen, z.
B. durch einen Avalanchedurchbruch in Si oder durch einen dielektrischen
Durchbruch in Oxid- und Passivierungsschichten.
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Problem
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Eine
nahezu ideale Verteilung der Oberflächenfeldstärke gewährleistet ein so genannter VLD-Randabschluss
(VLD=Variation of Lateral Doping), bei dem die graduelle Abschwächung des
lateralen Dotierungsverlaufs so eingestellt wird, dass praktisch über die
gesamte Randbreite eine konstante elektrische Feldstärke an der
Halbleiteroberfläche resultiert.
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Das
VLD-Prinzip wurde in /1/ beschrieben. Ein Verfahren zur Realisierung
eines VLD-Hochvoltrandes mit geringer Junctiontiefe ist z. B. über spezielle
Maskentechniken für
die laterale Dosisabschwächung
bei der Einbringung des Dotierstoffes über eine Ionenimplantation
realisierbar. Ein solches Verfahren besteht z. B. auch in dem Einbringen
eines Dotierstoffes bei einer Ionenimplantation durch eine Lackmaske
mit lateral variierendem Öffnungsverhältnis und
in einem anschließenden
Verfließen
der Dotierung durch einen Hochtemperaturprozess.
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In 1 ist
die Struktur eines solchen Randabschlusses schematisch dargestellt.
Um den Chipaussenrand, an dem die Sägekante verläuft, potentialfrei
zu halten, wird in der Regel ein Channelstopper eingebaut, an dem
die weitere Ausbreitung der Raumladungszone gestoppt werden soll.
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In 2 ist
das Ergebnis einer Simulation der Potentialverteilung für eine Hochvoltdiode,
wie sie für
eine Nennspannung von 3,3 kV ausgelegt wird, mit einem solchen Randabschluss
dargestellt.
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Dieser
Ausführungsform
liegen konkret die folgenden Strukturdaten zugrunde:
Das n-dotierte
Basismaterial hat einem spezifischen Widerstand von 350 Ωcm und eine
Dicke von 375 μm.
Die vertikale und die laterale Diffusionstiefe des p+-Anodengebietes
beträgt
6 μm und
dessen Oberflächenkonzentration
5·1018 cm–3. Für den n+-Channelstopper
wurde eine Oberflächenkonzentration
von 1·1018 cm–3 angesetzt. Seine Breite
beträgt
10 μm, die gesamte
Randbreite 860 μm.
Die VLD-Zone erstreckt sich bis zum Channelstopper, die maximale
Junctiontiefe an der Anode ist gleich mit jener. Die Tiefe der kathodenseitigen
n+-Zone und deren Randkonzentration ist
auf 20 μm
und 2.1015 cm–3 gesetzt
worden.
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Die
maximale Sperrfähigkeit
im Volumen des Bauelementes liegt bei dieser Grunddimensionierung bei
etwa 4800 V.
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Bei
der Optimierung des lateralen Dosisverlaufs und des Wertes für die VLD-Maximaldosis
mit dem Ziel die elektrische Feldstärke an der Halbleiteroberfläche auf
einem konstanten Wert zu halten, resultiert bei einer Implantationsdosis
von 1,4·1012 cm–2 der in 3 dargestellte
Verlauf der lateralen Akzeptordosis-, der Potential- und der Feldverteilung.
Die Sperrspannung beträgt
in diesem Fall 4525 Volt.
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Bedingt
durch die relativ geringe Randbreite wird der Potentialabbau vor
dem Channelstopper etwas aufgestaut und es kommt zur Ausbildung
einer Feldstärkespitze
an dieser Stelle. Trotzdem kann der Channelstopper bei einem zu
schmalen Rand den Durchgriff der Raumladungszone in den Bereich
des vertikalen Chiprandes nicht verhindern, 2. Da hier
im Normalfall die Sägekante
verläuft,
führt das zumindest
zu erhöhten
Leckströmen,
im Extremfall kann es aber auch zum elektrischen Überschlag
von der Chipkante zur Anode kommen.
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Außerdem stellt
die Feldstärkespitze
am Channelstopper ein weiteres Problem dar, weil mit dieser ein
hoher Feldgradient einhergeht, der die treibende Kraft zum Aufbau
von Ladungs trägerbergen darstellt,
die durch die Trennung von äußeren Ladungen
in oder auf der Passivierungsschicht hervorgerufen werden können. Dieser
Effekt führt
bei einer dielektrischen Passivierung schließlich zu einer sehr starken
und unerwünschten
Drift der Sperrfähigkeit und
zum Oberflächendurchbruch
am n+-Channelstopper /2/.
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Um
den Durchgriff der Raumladungszone in den Randbereich zu verhindern,
müsste
der Rand breiter gestaltet werden, in diesem Fall mindestens 1200 μm. Die Feldspitze
am Channelstopper würde dadurch
zwar auch kleiner werden, aber nicht völlig verschwinden.
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Lösung
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Diese
Nachteile werden beseitigt, wenn man z. B. bei der in 1 gezeigten
Struktur eine zusätzliche
oberflächennahe
Zone des zur VLD-Zone entgegen gesetzten Leitungstyps mit lateral
konstanter Dosis einführt,
im gezeigten Fall also eine n-dotierte Zone, 4. Deren
Dosiswert ist geringer als die Maximaldosis sowie deren Eindringtiefe
geringer als die Junctiontiefe des VLD-Gebietes an der Anode. Dadurch
entsteht lateral ein gleitender Übergang
von der n- zur p-Dotierung
im auslaufenden Bereich der VLD-Zone, weil durch die zur Anode hin
zunehmende p-Dosis diese konstante n-Dotierung immer stärker kompensiert wird, bis
diese schließlich
völlig
in der p-Dotierung versinkt und von dieser überdeckt wird.
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Bei
hinreichend hoher Dosis macht die Einführung einer solchen n-Zone
den n+-Channelstopper überflüssig. Dies ist auch vom Produktionsprozess her
attraktiv, weil damit eine Fotoebene eingespart werden kann.
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Die
Herstellung der n-Zone kann technologisch beispielsweise über eine
ganzflächige
Implantation ohne zusätzliche
Foto technik erfolgen, da die relativ geringe n-Dosis in den übrigen Gebieten
mit sehr viel höherer
Dotierung nicht in Erscheinung treten kann.
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Alternativ
kann zu deren Realisierung auch auf eine echte Oberflächenladung
in Form von Oberflächendonatoren
zurückgegriffen
werden. Diese setzen ein geeignetes Passivierungssystem voraus,
wie z. B. eine semiisolierende amorphe Schicht, bei der sich über energetisch
tiefe Zustände
durch die Bandverbiegung am amorph-kristallinen Übergang solche positiv geladenen
Oberflächenladungen
ausbilden können.
Durch die Wahl der Abscheidebedingungen oder ggf. durch eine Dotierung
werden deren Existenz oder Dichte eingestellt. In Frage hierfür kommen beispielsweise
Schichten aus amorphem Silizium, Kohlenstoff oder Siliziumkarbid,
die direkt auf die Halbleiteroberfläche abgeschieden werden.
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In 5 ist
nun die Potentialverteilung für eine
solche Struktur, wie sie sich aus der Simulation ergibt, dargestellt.
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Zugrunde
gelegt wurden eine konstante positive Oberflächenladungsdichte von 3·1011 cm–2 und eine VLD-Maximumsdosis
von 1,7·1012 cm–2. Der Channelstopper
ist entfallen. Es zeigt sich, dass es unter diesen Randbedingungen
gelingt, den Rand von etwa 1200 μm
auf 850 μm
zu reduzieren, ohne das es zum unerwünschten Durchgriff der Raumladungszone
in den Chiprand kommt. Die Spannung wird nun ausschließlich auf
der Chipoberseite bis auf kathodenseitiges Potential abgebaut. Die
Sperrfähigkeit
ist mit 4347 Volt gegenüber
der Situation 2 nicht nennenswert reduziert
und trägt
dem Potentialabbau über
einen schmaleren Rand Rechnung.
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Eine
deutliche Verbesserung ergibt sich hinsichtlich der Feldstärkespitze
am Channelstopper, 6. Diese lässt sich durch die Gegenkompensation
aufgrund der Donatorladungen völlig
beseitigen, und es kommt nirgendwo an der Halbleiteroberfläche zu kritischen
Feldverteilungen. Der Wert liegt trotz der Randreduktion überall unter
einer sehr unkritischen Feldstärke
von 70 kV/cm.
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Nimmt
man einen gewissen Trade Off im Sperrvermögen des Bauelementes hin, kann
der Rand bei entsprechender Erhöhung
der Dosis der n-Zone mit einer gleichzeitig einhergehenden Dosisanpassung
für die
VLD-Zone noch weiter reduziert werden. Das ist in 7 dargestellt.
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Die
entsprechenden Dosiswerte resultieren für alle Randbreiten aus der
Situation, in der in der Simulation der vollständige Potentialabbau gerade noch über die
vorgegebene Randbreite erfolgen kann.
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Schließlich bewirkt
eine entsprechende Erhöhung
der VLD-Dosis einhergehend mit dem Konzept der Gegenkompensation
durch die oberflächennahe
n-Zone eine deutliche Reduktion der Empfindlichkeit des Randes auf
fremde Oberflächenladungen mit
der gleichzeitigen Option den Rand zu reduzieren. Solche „Störladungen" stammen beispielsweise aus
der Vergussmasse beim im Gehäuse
montierten Chip.
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Deren
Einfluss ist in 8 dargestellt, wo die Abhängigkeit
der Sperrspannung als Funktion einer positiven Störladung
für eine
Situation ohne und mit Gegenkompensation aufgetragen ist.
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Das
geschilderte Konstruktionsprinzip lässt sich natürlich auch
für die
Struktur nach 4 mit invertierten Dotierungsverhältnissen
und mit entsprechend angepassten Dosiswerten auch für SiC anwenden.
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Kernaspekte
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Ein
Kern der Erfindung ist der effektive Abbau der Raumladungszone und
der Feldstärkespitze am
lateralen Ende der schwach dotierten Zone bei einem VLD-Randabschluss
durch Einführung
einer oberflächennahen
Zone konstanter oder zumindest nahezu konstanter Dotierung des zur
VLD-Dotierung entgegen gesetzten Leitungstyps, die sich mindestens
soweit in das p-Gebiet hinein erstreckt, bis deren Dosis vernachlässigbar
klein gegen die lateral variierende VLD-Dosis wird.
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Ausführungsformen
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Ein
Ausführungsbeispiel
ist die beschriebene Hochvoltdiode nach 4. Der vorgeschlagene Randabschluss
kann erfindungsgemäß auch auf
andere Hochvoltleistungsbauelemente übertragen werden.
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Weitere
Ausführungsbeispiele
sind die Anwendung bei SIPMOS- oder
COOLMOS-Leistungstransistoren, JFETs, IGBTs oder Schottkydioden
mit oder auf der Basis von Si und/oder SiC.
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Diese
und weitere Aspekte der vorliegenden Erfindung werden nachfolgend
anhand der beigefügten
Figuren erläutert,
welche exemplarisch Ausführungsformen
der Erfindung zeigen:
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1 ist
eine schematische und geschnitten Seitenansicht eines bekannten
Halbleiterelements.
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2 ist
ein Graph, welcher schematisch den Potenzialverlauf bei einer bekannten
Halbleitereinrichtung in einer geschnittenen Seitenansicht zeigt.
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3 zeigt
verschiedene Bauteilparameter bei einer herkömmlichen Ausführungsform
einer Halbleitereinrichtung.
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4 zeigt
eine Ausführungsform
einer erfindungsgemäßen Halbleitereinrichtung
in schematischer und geschnittener Seitenansicht.
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5 zeigt
in Form eines Graphen den räumlichen
Verlauf des elektrischen Potenzials bei einer Ausführungsform
der erfindungsgemäßen Halbleitereinrichtung.
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6 zeigt
in Form eines Graphen verschiedene Bauteileigenschaften einer Ausführungsform der
erfindungsgemäßen Halbleitereinrichtung.
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7 zeigt
in Form eines Graphen die Abhängigkeit
bestimmter Bauteileigenschaften von der Bauteildimensionierung.
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8 zeigt
in Form eines Graphen einen Vergleich bestimmter Bauteilparameter
zwischen dem Stand der Technik und der erfindungsgemäßen Halbleitereinrichtung.
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Nachfolgend
werden strukturell und/oder funktionell ähnliche oder äquivalente
Strukturen oder Verfahrensschritte mit denselben Bezugszeichen bezeichnet.
Nicht in jedem Fall ihres Auftretens wird eine Detailbeschreibung
der strukturellen Elemente oder Verfahrensschritte wiederholt.
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1 zeigt
in schematischer und geschnittener Seitenansicht eine bekannte Halbleitereinrichtung 10'. Dieser herkömmlichen
Halbleitereinrichtung 10' liegt
ein Halbleitermaterialbereich 20 mit einem Oberflächenbereich 20a zugrunde.
Dieser Halbleitermaterialbereich 20 wird in dem in 1 gezeigten Ausführungsbeispiel
von einem ersten und unteren Materialbereich 20-1 mit n+-Dotierung und von einem zweiten und oberen
Materialbereich 20-2 mit einer n–-Dotierung
gebildet. Auf der Rückseite 20b des Halbleitermaterialbereichs 20 ist
eine Kathode K aus einem Kathodenmaterial 90 vorgesehen.
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Der
Halbleitermaterialbereich 20 ist lateral unterteilt, und
zwar in einen aktiven Bereich 20z, der auch als zentraler
Bereich bezeichnet werden kann, in einen Übergangsbereich 20ü sowie
in einen sich anschließenden
Randbereich 20r. Der Randbereich 20r bildet tatsächlich auch
den Rand der herkömmlichen
Halbleitereinrichtung 10 im engeren Sinne.
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Der
aktive Bereich 20z des Halbleitermaterialbereichs 20 weist
im Bereich der Oberfläche 20a des
Halbleitermaterialbereichs 20 ein aktives Gebiet 30 auf,
und zwar mit einer p+-Dotierung. Elektrisch ist dieses aktive
Gebiet 30 direkt an eine Anode A aus einem Anodenmaterial 80 angeschlossen.
Die Dotierung des aktiven Gebiets 30 erstreckt sich, von
der Oberfläche 20a des
Halbleitermaterialbereichs 20 ausgehend, bis zu einer maximalen
Tiefe t in den Halbleitermaterialbereich 20 hinein.
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Lateral
an das aktive Gebiet 30 anschließend folgt im Übergangsbereich 20ü des
Halbleitermaterialbereichs 30 der Übergangsdotierbereich 40,
VLD, welcher p-dotiert ausgebildet ist. In der Ausführungsform
der 4 schließt
das Übergangsdotiergebiet 40 direkt
an das aktive Gebiet 30 an. Von der Oberfläche 20a des
Halbleitermaterialbereichs 20 ausgehend erstreckt sich
die Dotierung des Übergangsdotiergebiets 40 in
direkter Nachbarschaft zum aktiven Gebiet 30 z. B. zunächst ebenfalls
bis zu etwa der Tiefe t, wobei die Ausdehnung der Dotierung des Übergangsdotiergebiets 40 VLD
zum Rand hin in Bezug auf die maximale Tiefe t absinkt. Das bedeutet, dass
die p-Dotierung des Übergangsdotiergebiets 40 VLD
in der Nachbarschaft zum aktiven Gebiet 30 maximal ist
und dann monoton in Richtung auf den Randbereich 20r zu
abfällt.
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Allgemein
kann die Tiefe t kleiner, größer oder
gleich der Junctiontiefe des aktiven Gebiets gewählt werden, solange nur sicher
gestellt ist, dass sich die Gebiete 30, 40 berühren und/oder überlappen.
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Im
Randbereich 20r des Halbleitermaterialbereichs 20 selbst
befindet sich ein so genannter Kanalstopper 60 mit n+-Dotierung. Die Oberfläche 20a des Halbleitermaterialbereichs 20,
die nicht mit dem Anodenmaterial 80 der Anode A belegt
ist, wird bei der Ausführungsform
der 1 durch eine Passivierungsschicht 70 abgedeckt.
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Die
Anordnung aus der 1 ist beispielsweise rotationssymmetrisch
gedacht zur eingezeichneten Symmetrieachse z am linken Rand der 1. Es
sind aber auch quadratische Chips mit einem nur in den Chipecken
gekrümmt
verlaufenden Randbereich denkbar.
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Wie
oben bereits erwähnt
und im Detail diskutiert wurde, zeigen die 2 und 3 in
Form von Graphen den Potenzialverlauf bzw. bestimmte elektrische
Eigenschaften einer herkömmlichen Halbleitereinrichtung 10', die gemäß der 1 oder in ähnlicher
Form aufgebaut sein kann.
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Die 4 zeigt
ebenfalls in schematischer und geschnittener Seitenansicht eine
Halbleitereinrichtung 10, wie sie erfindungsgemäß vorgeschlagen wird.
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Die
in 4 dargestellte Struktur stimmt in Bezug auf die
Grundelemente im Wesentlichen mit der Struktur aus der 1 für die herkömmliche Halbleitereinrichtung 10' überein.
Jedoch sind erfindungsgemäß maßgebliche
Unterschiede vorgesehen.
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Im
Bereich der p-Dotierung des Übergangsdotiergebiets 40 im Übergangsbereich 20ü des
Halbleitermaterialbereichs 20 ist erfindungsgemäß in der Nähe der Oberfläche ein
oberflächennahes
Kompensationsdotiergebiet 50 vorgesehen, welches eine Dotierung
aufweist, die der Dotierung des Übergangsdotiergebiets 40 entgegengesetzt
ist. Dies ist in dem Fall der 4 also eine
n-Dotierung.
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Diese
n-Dotierung des Kompensationsdotiergebiets 50 ist konstant
gewählt.
Wenn nun die p-Dotierung des Übergangsdotiergebiets 40,
VLD mit einer lateral zum Rand hin abfallenden Stärke ausgebildet
wird, so dass direkt angrenzend zum aktiven Gebiet 30 die
p-Dotierung des Übergangsdotiergebiets 40,
VLD maximal ist und in der Nachbarschaft zum Randbereich 20r des
Halbleitermaterialbereichs 20 abfallend minimal, ergibt
sich, dass durch Zusammenwirken der n-Dotierung des Kompensationsdotiergebiets 50 mit
der p-Dotierung des Übergangsdotiergebiets 40,
VLD eine teilweise Kompensation im Oberflächenbereich 20a des
Halbleitermaterialbereichs 20 erfolgt, so dass die Dotierung
im Oberflächenbereich 20a des
Halbleitermaterialbereichs 20 direkt in der Nachbarschaft
zum aktiven Gebiet 30 im Übergansdotiergebiet 40,
VLD noch eine p-Dotierung aufweist, wogegen in der Nachbarschaft
zum Randbereich 20r des Halbleitermaterialbereichs 30 durch Überkompensation
bereits eine n-Dotierung vorliegt.
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Aufgrund
des Vorsehens des Kompensationsdotiergebiets 50 mit n-Dotierung
kann eine entsprechende Feldgeometrie oder Potenzialgeometrie mit
den erfindungsgemäßen Vorteilen
erzwungen werden.
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Wie
oben bereits erwähnt
wurde, zeigen die 5 bis 8 in Form
von Graphen Bauteileigenschaften von erfindungsgemäßen Halbleitereinrichtungen,
die in der in 4 gezeigten oder in ähnlicher
Form aufgebaut sein können.
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Zitierte Literatur
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- /1/ R. Stengl et al., IEEE Trans. an Electron Dev., Vol. ED-33,
No. 3, 1996, Seiten 426–428.
- /2/ R. Stengl and E. Falck, IEEE Trans. an Electron Dev., Vol.
38, No. 9, Sept. 1991, pp. 2181–2188.