KR100618796B1 - Soi 모스 트랜지스터의 제조 방법 - Google Patents
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Abstract
본 발명의 SOI 모스 트랜지스터의 제조 방법은, 매몰된 산화막에 의해 반도체 기판과 분리된 SOI막을 형성하는 단계와, 이 SOI막 내에 산화막 패턴을 형성하여 SOI막을 분리시키는 단계와, 분리된 SOI막 및 산화막 패턴 위에 비정질 실리콘층을 형성하는 단계와, 이 비정질 실리콘층이 결정화되도록 어닐링 공정을 수행하여 결정화된 실리콘막을 형성하는 단계와, 이 결정화된 실리콘막 위에 게이트 절연막을 형성하는 단계와, 게이트 절연막 위에 게이트 도전막을 형성하는 단계, 및 결정화된 실리콘막 및 SOI막 내에 소스/드레인 영역을 형성하는 단계를 포함한다.
Description
도 1 내지 도 6은 본 발명에 따른 SOI 모스 트랜지스터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 SOI 모스 트랜지스터의 제조 방법에 관한 것이다.
일반적인 벌크 실리콘 기판에 형성된 모스 트랜지스터에 비하여 SOI(Silicon On Insulator) 기판에 형성된 모스 트랜지스터는 빠른 속도, 높은 집적도 등과 같은 이점들을 제공한다. 즉 소자가 형성되는 실리콘층과 하부 기판이 절연체, 즉 매몰된 산화막에 의해 전기적으로 분리되어 있으므로, 기생 커패시턴스가 낮으며, 채널 전류 증가에 의해 동작 속도를 증가시킬 수 있다. 그러나 소자의 집적도가 증가함에 따라 짧은 채널 효과(short channel effect)가 문제점으로 대두되고 있다.
SOI 모스 트랜지스터에서의 짧은 채널 효과를 개선하기 위해서는 매몰된 산 화막 위의 SOI막 내의 바디 영역의 두께를 감소시켜야 한다. 바디 영역의 두께를 감소시키면 채널 두께도 감소되며, 따라서 전하 공유(charge sharing) 현상이 감소되어 짧은 채널 효과가 감소된다.
그러나 바디 영역의 두께를 감소시키는 것은 다음과 같은 문제점들을 야기한다. 첫 번째로, 실제 공정에서 바디 영역의 두께를 정확하게 조절하기가 용이하지 않다. 두 번째로, 문턱 전압(threshold voltage)의 변동이 심하다. 그리고 세 번째로, 소스 영역 및 드레인 영역의 두께도 함께 감소하여 실리사이드를 형성한 후에도 저항이 증가한다.
종래에는 상기와 같은 문제점들을 극복하기 위하여, 선택적 에피택셜 성장법을 사용하여 상승된 소스/드레인(elevated source/drain) 구조를 갖도록 하였다. 이와 같은 방법을 사용하게 되면, 소스/드레인에서의 저항은 감소시킬 수 있지만 여전히 채널 두께 조절이 용이하지 않다는 문제가 있다. 또한 종래에는 웨이퍼 접합 기술을 사용하여 SOI막을 형성하는 과정에서 접합시킬 하나의 실리콘 웨이퍼에 산화 방지층을 사용하여 채널 영역과 소스/드레인 영역에서의 산화막 두께가 다르게 형성시키는 방법도 또한 제안된 바 있다. 그러나 이 방법은 공정이 매우 복잡하다는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 간단한 공정으로 바디 영역의 두께를 감소시켜 짧은 채널 효과를 억제시킬 수 있는 SOI 모스 트랜지스터를 제조하는 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 SOI 모스 트랜지스터의 제조 방법은, 매몰된 산화막에 의해 반도체 기판과 분리된 SOI막을 형성하는 단계; 상기 SOI막 내에 산화막 패턴을 형성하여 상기 SOI막을 분리시키는 단계; 상기 분리된 SOI막 및 산화막 패턴 위에 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층이 결정화되도록 어닐링 공정을 수행하여 결정화된 실리콘막을 형성하는 단계; 상기 결정화된 실리콘막 위에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 위에 게이트 도전막을 형성하는 단계; 및 상기 결정화된 실리콘막 및 SOI막 내에 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 어닐링 공정은 레이저 어닐링, RTA 혹은 SPE 방법을 사용하여 수행할 수 있다. 이때 상기 레이저 어닐링 방법은 100-400℃의 온도에서 수행하고, 상기 RTA 방법은 700-800℃의 온도에서 수행하며, 그리고 상기 SPE 방법은 400-600℃의 온도에서 수행하는 것이 바람직하다.
이하 첨부 도면을 참조하면서 본 발명의 바람직한 실시예를 설명한다.
도 1 내지 도 6은 본 발명에 따른 SOI 모스 트랜지스터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 1에 도시된 바와 같이, 실리콘과 같은 반도체 기판(100) 위에 산소 이온(O+)들을 주입시킨다. 이때 가속 전압 및 도우즈(dose)를 적절하게 설정하여 반도체 기판(100)의 내부 일정 깊이(도면에서 점선으로 표시)로 산소 이온들이 주입되도록 한다.
다음에 예컨대, 대략 1200℃의 온도에서 어닐링을 수행하여, 도 2에 도시된 바와 같이, 반도체 기판(100)의 상부 표면으로부터의 일정 깊이에 매몰된 산화막(buried oxide)(110)을 형성한다. 매몰된 산화막(110)이 반도체 기판(100) 내부에 형성됨에 따라 매몰된 산화막(110) 위에는 SOI막(120)이 형성된다. 이와 같이 소위 주입된 산소에 의한 분리(SIMOX ;Separation by IMplanted OXygen) 기법에 의해 SOI 구조체를 형성시키면, SOI막(120) 위에는 얇은 산화막(미도시)이 형성된다. 따라서 예컨대 NH4F 용액을 이용하여 SOI막(120) 표면을 습식 식각하여 상기 산화막(미도시)을 제거한다.
한편, 상기 SOI막(120)을 형성하기 위해서 웨이퍼 접합 기술을 사용할 수도 있다. 즉 제1 실리콘 기판과 표면에 산화막이 형성된 제2 실리콘 기판을 준비한다. 그리고 제1 실리콘 기판의 일 표면과 제2 실리콘 기판의 산화막이 접촉되도록 제1 실리콘 기판과 제2 실리콘 기판을 접합시켜 실리콘 기판(100), 매몰된 산화막(110) 및 SOI막(120)이 순차적으로 형성된 구조체를 만든다.
다음에 도 3에 도시된 바와 같이, SOI막(120)내에 산화막 패턴(130)을 형성한다. 이를 위하여 SOI막(120) 위에 소정의 마스크막 패턴(미도시)을 형성한다. 이 마스크막 패턴은 채널이 형성될 SOI막(120) 표면을 노출시키는 개구부를 갖는 포토레지스트막 패턴이다. 다음에 상기 마스크막 패턴을 식각 마스크로 하여 SOI막(120)의 노출 부분을 식각하여 매몰된 산화막(110)의 일부 표면이 노출되도록 한다. 다음에 전면에 산화막(미도시)을 형성한 후에 평탄화 공정을 수행하여 SOI막(120) 및 산화막(130)의 상부 표면을 노출시킨다. 상기 평탄화 공정으로는 화학적 기계적 평탄화 공정을 사용할 수 있다.
다음에 도 4에 도시된 바와 같이, SOI막(120) 및 산화막(130)의 노출된 상부 표면 위에 비정질(amorphous) 실리콘층(140)을 형성한다. 이 비정질 실리콘층(140)을 형성하기 위한 소스 가스로는 SiH4, Si2H6, SiH2Cl2, SiHCl3, SiCl4가스 등을 사용할 수 있다. 이 비정질 실리콘층(140)의 두께는 형성하고자 하는 바디 영역의 두께와 동일하게 설정한다.
비정질 실리콘층(140)을 형성한 후에는 소정의 어닐링 공정을 수행하여 비정질 실리콘층(140)을 결정화시킨다. 상기 어닐링 공정은 레이저 어닐링, RTA(Rapid Thermal Anneal), SPE(혹은 SPC)(Solid Phase Epitaxy 혹은 Solid Phase Crystallization) 등의 방법을 사용하여 수행할 수 있다. 레이저 어닐링 방법은 대략 100-400℃의 온도에서 수행할 수 있다. RTA 방법은 대략 700-800℃의 온도에서 수행할 수 있다. 그리고 SPE(혹은 SPC) 방법은 대략 400-600℃의 온도에서 수행할 수 있다.
이와 같이 어닐링 공정을 수행하게 되면, SOI막(120)을 종자(seed)로 하여 비정질 실리콘층(140)이 결정화된다. 이때 산화막(130) 양쪽의 SOI막(120) 상부에서 결정화된 실리콘막이 수평 방향으로 성장하여 산화막(130) 위의 비정질 실리콘층(140)도 결정화된 실리콘막으로 변형된다. 따라서 도 5에 도시된 바와 같이, SOI막(120)이 산화막(130)에 의해 분리되고, 이 SOI막(120) 및 산화막(130) 위에는 결정화된 실리콘막(140')이 형성된 구조체가 만들어진다.
다음에 도 6에 도시된 바와 같이, 결정화된 실리콘막(140') 위에 얇은 두께 의 절연막(미도시)을 형성한다. 그리고 그 위에 도전막(미도시)을 형성한다. 다음에 소스 및 드레인 영역이 형성될 결정화된 실리콘막(140') 표면이 노출되도록 도전막 및 절연막을 패터닝하여 게이트 절연막(150) 및 게이트 도전막(160)을 형성한다. 이어서 전면에 산화막을 형성한 후에 통상의 에치 백 공정을 수행하여 게이트 절연막(150) 및 게이트 도전막(160)의 측벽에 게이트 스페이서(170)를 형성한다.
상기 게이트 스페이서(170)를 형성한 후에는, 이 게이트 스페이서(170)를 이온 주입 마스크로 하여 불순물 이온들을 주입시킨다. 그리고 주입된 불순물 이온들을 드라이브 인(drive in) 확산하여 소스/드레인 영역(180)을 형성한다. 이 소스/드레인 영역(180)은 결정화된 실리콘막(140') 및 SOI막(120) 내에 형성된다. 이후 통상의 실리사이드 공정을 수행한 후에 소스 전극, 드레인 전극 및 게이트 전극을 형성한다.
이상의 설명에서와 같이, 본 발명에 따른 SOI 모스 트랜지스터의 제조 방법에 의하면, 채널이 형성될 부분에 산화막을 형성하여 SOI막을 분리시키고, 그 위에 비정질 실리콘층을 형성한 후에 어닐링 공정을 수행하여 소망하는 두께의 결정화된 실리콘막을 형성함으로써, 소스/드레인 영역의 두께는 감소시키지 않고 채널 영역이 형성되는 바디 영역, 즉 결정화된 실리콘막의 두께를 용이하게 감소시킬 수 있다는 이점이 있다.
Claims (3)
- (가) 매몰된 산화막에 의해 반도체 기판과 분리된 SOI막을 형성하는 단계;(나) 상기 SOI막 내에 산화막 패턴을 형성하여 상기 SOI막을 분리시키는 단계;(다) 상기 분리된 SOI막 및 산화막 패턴 위에 비정질 실리콘층을 형성하는 단계;(라) 상기 비정질 실리콘층이 결정화되도록 어닐링 공정을 수행하여 결정화된 실리콘막을 형성하는 단계;(마) 상기 결정화된 실리콘막 위에 게이트 절연막을 형성하는 단계;(바) 상기 게이트 절연막 위에 게이트 도전막을 형성하는 단계; 및(사) 상기 결정화된 실리콘막 및 SOI막 내에 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 SOI 모스 트랜지스터의 제조 방법.
- 제1항에 있어서,상기 어닐링 공정은 레이저 어닐링, RTA 혹은 SPE 방법을 사용하여 수행하는 것을 특징으로 하는 SOI 모스 트랜지스터의 제조 방법.
- 제2항에 있어서,상기 레이저 어닐링 방법은 100-400℃의 온도에서 수행하고, 상기 RTA 방법은 700-800℃의 온도에서 수행하며, 그리고 상기 SPE 방법은 400-600℃의 온도에서 수행하는 것을 특징으로 하는 SOI 모스 트랜지스터의 제조 방법.
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