JPH08264662A - 半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、微細ＭＯＳ型半導体装置におい
て、良好な電気的特性を得る製造方法を開発する。 【構成】 一導電型と反対導電型の素子形成領域を有
する半導体基板上にゲート絶縁膜およびゲート電極を形
成し、一導電型素子形成領域のみが開口した第１の絶縁
膜を形成し、不純物拡散により一導電型の素子形成領域
に反対導電型のソース・ドレイン領域を形成し、半導体
基板全面にシリコン窒化膜を形成し、反対導電型の素子
形成領域上のシリコン窒化膜および第１の絶縁膜を除去
し、反対導電型の素子形成領域上のゲート電極の側壁に
一導電型の不純物を含む第２の絶縁膜のサイドウォール
スペーサを形成し、熱処理によりサイドウォールスペー
サから一導電型の不純物を固相拡散して、反対導電型の
素子形成領域に一導電型のソース・ドレイン領域を形成
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＭＯＳ半導体装置および
その製造方法に関するものであり、さらに詳しく言え
ば、ゲート長１μｍ以下である様な微細ＭＯＳ半導体装
置において、良好な電気的特性を有するためのＭＯＳ半
導体装置の構造と、その製造工程に関するものである。

【０００２】微細ＭＯＳ半導体装置ではゲート長が短い
ため、チャネルの電界強度は大きくなり、オフ状態にお
いても電流が流れてしまうパンチスルー現象を生じやす
い。このパンチスルーを抑制し、良好な電気的特性を得
るためには、ドレイン電極からチャネル領域に伸びる空
乏層の伸びを抑制する必要がある。この伸びを抑制する
には、本発明の第１の方法による接合深さが浅いソース
・ドレインの形成や、本発明の第２の方法によるパンチ
スルー抑制層の形成が有効である。

【０００３】

【従来の技術】図７〜図８は従来例の説明図である。図
において、41はＳｉ基板、42は素子分離酸化膜、43は一
導電型ウェル、44はゲート酸化膜、45はゲート電極、46
は酸化膜、47は浅い反対導電型ソース・ドレイン領域、
48はマスク酸化膜、49はサイドウォールスペーサ、50は
浅い一導電型ソース・ドレイン領域、51は深い反対導電
型ソース・ドレイン領域、52は深い一導電型ソース・ド
レイン領域、53はチャネル領域、54はドレイン領域、55
はドレイン領域接合界面、56は反対導電型不純物濃度ピ
ーク領域、57は一導電型不純物濃度ピーク領域、58は側
壁酸化膜、59は表面酸化膜、60は酸化膜凹部、61はパン
チスルー抑制層である。

【０００４】ＣＭＯＳ型半導体装置において、本発明の
第１の方法に関する浅いソース・ドレイン接合を形成す
る方法に関しては、素子の微細化に伴う短チャネル効果
を抑制し、素子の電流駆動力を向上させる一つの技術と
して、ソース・ドレイン接合の接合深さを浅くし、且
つ、不純物濃度を高くすることが考えられる。ソース・
ドレイン領域に不純物濃度の高い、浅い接合を形成する
技術の一つとして、図７に工程順に断面図を示したよう
に、先ず、図７（ａ）に示すように、素子分離領域及び
一導電型ウェル43が形成されたＳｉ基板41上に、ゲート
酸化膜44およびゲート電極45を形成し、第一導電型の素
子形成領域のみが開口した酸化膜46を形成した後、図７
（ｂ）に示すように、不純物拡散により一導電型の素子
形成領域のみに浅い反対導電型ソース・ドレイン領域47
を形成する。

【０００５】次に、図７（ｃ）に示すように、厚いマス
ク酸化膜48を堆積した後、第二導電型の素子形成領域上
のマスク酸化膜48膜を除去し、第二導電型の不純物を含
有する絶縁膜により、ゲート電極45の側壁にサイドウォ
ールスペーサ49を形成する。続いて、図７（ｄ）に示す
ように、熱処理によりサイドウォールスペーサ49から一
導電型の不純物を固相拡散させ、浅い一導電型ソース・
ドレイン領域50を形成し、以後通常の工程で深いソース
ドレイン領域を形成している。

【０００６】一方、ＭＯＳ型半導体装置において、本発
明の第２の方法に関するパンチスルー抑制領域を形成す
る方法に関しては、近年、ＭＯＳ型半導体装置のゲート
電極の微細化が進むのに伴い、ショートチャネル効果の
増大等の問題を解決するため、一つには図８（ａ）に示
すような構造が提案されている。

【０００７】すなわち、この構造により、ドレイン領域
54からチャネル領域53への空乏層の延伸はドレイン領域
54のｎ領域の周囲に形成されたｐ領域により抑制される
ため、ｐ領域のない従来からの構造に比べてショートチ
ャネル効果が抑制される。

【０００８】また、二つ目には、図８（ｂ）に示すよう
な構造が提案されている。すなわち、本構造では、化学
的エッチングによる酸化膜のエッチングスピードの違い
を利用してゲート酸化膜44の端部の側壁酸化膜58とＳｉ
基板41上の表面酸化膜59との境界に酸化膜凹部60の構造
を形成した後、側壁酸化膜58よりの固層拡散によって、
Ｓｉ基板41内にパンチスルー抑制層61を形成して、ゲー
ト電極45の微細化に伴うショートチャネル効果を抑制し
ている。

【０００９】

【発明が解決しようとする課題】前述の第１の方法に関
する従来の技術をＣＭＯＳに適応するためには、第一導
電型不純物拡散領域のみが開口した絶縁膜の形成、第一
導電型不純物を含んだ膜の堆積、第一導電型不純物の拡
散、酸化膜の剥離、第二導電型不純物拡散領域のみが開
口した絶縁膜の形成、第二導電型不純物を含んだ膜の堆
積、第二導電型不純物の拡散、といった複雑な工程が必
要となる。

【００１０】更に、不純物を含んだ膜として、シリコン
酸化膜が使用されるため、膜の剥離時に素子分離領域の
絶縁膜も消失してしまう。また、ソース・ドレイン領域
で、異種の不純物同士が補償し合わないように、図７
（ｃ）に示すように、不純物をブロックするマスク酸化
膜48が必要となるが、その膜厚が厚すぎると大きな段差
が生じて素子の微細化が阻害されたり、マスク酸化膜48
膜の不純物拡散領域の開口後にゲート電極45側面に残っ
たマスク酸化膜48のため、ゲート電極45と固相拡散源で
あるサイドウォールスペーサ49との距離が大きくなり、
ソース・ドレイン領域のゲート電極45近傍に十分高濃度
の不純物の注入が出来ないといった問題が生じる。

【００１１】一方、パンチスルー抑制層61に関して、上
述の技術で形成されたＭＯＳ半導体装置において、ｎ領
域とチャネル領域との間にあるｐ領域の不純物濃度はチ
ャネル領域よりも高いため、この領域でのキャリアの移
動度の低下が生じ、ドレイン電流の低下を引き起こす。
このキャリア移動度の低下を引き起こさないように、図
８（ｂ）に示すように、ｐ領域をｎ領域の下面のみに接
するように形成した場合では、ｐ領域によりドレインの
ｎ領域からチャネル領域への空乏層の伸びを抑制するこ
とが困難であるため、ショートチャネル効果抑制の効果
が低下する。更に、ｐチャネルＭＯＳ半導体装置に上述
の技術を適用しようとすると、ドレインのｐ領域を形成
する硼素の拡散長が、ｐ領域の周囲のｎ領域を形成する
燐のそれよりも大きいため、ｐ領域の周囲にうまくｎ領
域を形成できないという問題点が生じる。

【００１２】パンチスルー抑制層を形成する本発明の第
２の方法に関して、上述の技術で形成されたＭＯＳ半導
体装置において、パンチスルーの抑制を効果的に行い、
電気的特性を安定させるためには、パンチスルー抑制層
を高精度で形成しなければならない。 上述の図８
（ｃ）に示す酸化膜凹部60はゲート電極45とＳｉ基板41
との境界付近で側壁酸化膜58及び表面酸化膜59等の酸化
膜の結合が疎であるため、他の領域よりも酸化膜の化学
的エッチングの進行が速いことを利用して形成されてい
る。このため、連続使用等によるエッチング液の変質で
エッチングスピードが変化し、同じ形状の酸化膜凹部60
を連続して形成できないという問題が生じる。

【００１３】更に、酸化膜の膜厚変動等でゲート電極45
とＳｉ基板41との境界付近の膜厚が薄くなった場合、酸
化膜凹部60を形成した後もエッチングは進行し、ゲート
酸化膜44もエッチングされてしまうという問題が生じ
る。

【００１４】

【課題を解決するための手段】図１は本発明の原理説明
図である。図において、１は半導体基板、２は素子分離
絶縁膜、３は一導電型ウェル、４はゲート絶縁膜、５は
ゲート電極、６はシリコン窒化膜、７はサイドウォール
スペーサ、８は反対導電型ソース・ドレイン領域、９は
一導電型ソース・ドレイン領域、10は窒素を含有したゲ
ート絶縁膜、11はＳｉ基板、12はドレイン領域接合界
面、13は一導電型不純物の濃度ピーク領域、14は反対導
電型不純物の濃度ピーク領域、15は側壁酸化膜、16はエ
ピタキシャル層、17はファセット、18はソース・ドレイ
ン領域、19はパンチスルー抑制層である。

【００１５】上記の問題点は、本発明の第１の方法にお
いては、図１（ａ）に示すように、素子分離領域及び一
導電型ウェル３が形成された半導体基板１上に、ゲート
絶縁膜４およびゲート電極５を形成し、一導電型の素子
形成領域のみが開口した絶縁膜を形成し、不純物拡散に
より一導電型の素子形成領域のみに反対導電型ソース・
ドレイン領域８を形成する工程と、シリコン窒化膜６を
堆積した後、一導電型の素子形成領域上のシリコン窒化
膜６及び絶縁膜を除去し、一導電型の不純物を含有する
絶縁膜により、ゲート電極５の側壁にサイドウォールス
ペーサ７を形成する工程と、熱処理によりサイドウォー
ルスペーサ７から一導電型の不純物を固相拡散させ、一
導電型ソース・ドレイン電極９を形成する工程とを含む
ことにより、または、図１（ｂ）に示すように、素子分
離領域及び一導電型ウェル３が形成された半導体基板１
上に、窒素を含有したゲート絶縁膜10およびゲート電極
５を形成し、一導電型の素子形成領域のみに不純物拡散
により反対導電型ソース・ドレイン領域８を形成する工
程と、反対導電型の素子形成領域内のソース・ドレイン
電極形成領域上の窒素を含有したゲート絶縁膜10を除去
し、一導電型の不純物を含有する絶縁膜により、ゲート
電極５の側壁にサイドウォールスペーサ７を形成する工
程と、熱処理によりサイドウォールスペーサ７から一導
電型の不純物を固相拡散させ、一導電型ソース・ドレイ
ン領域９を形成する工程とを含むことにより、そして、
本発明の第２の方法については、図１（ｃ）に構造断面
図で要部を示すように、ゲート絶縁膜４上にゲート電極
５を形成したＳｉ基板11に一導電型の不純物をイオン注
入した後、ゲート電極５側壁にサイドウォールスペーサ
７を形成し、反対導電型の不純物によりソース・ドレイ
ン領域を形成する工程において、Ｓｉ基板11とゲート電
極５との界面からの一導電型不純物の濃度ピーク領域13
が、界面からドレイン領域接合界面12までの深さの半分
よりも浅く、且つ、サイドウォールスペーサ７下のＳｉ
基板11表面における反対導電型不純物の濃度ピーク領域
14が、一導電型不純物の濃度よりも高いことにより、或
いは、図１（ｄ）に示すように、一導電型のＳｉ基板11
上のゲート絶縁膜４上に形成したゲート電極５の側壁に
側壁酸化膜15を形成し、ソース・ドレイン形成領域上の
側壁酸化膜15を除去する工程と、ソース・ドレイン形成
領域上に、ゲート電極５との境界にファセット17を有す
るエピタキシャル層16を成長し、Ｓｉ基板11に第一導電
型の不純物をイオン注入する工程と、ゲート電極５の側
壁に第二の側壁絶縁物を形成してサイドウォールスペー
サ７となし、反対導電型の不純物をイオン注入して、ソ
ース・ドレイン領域18を形成する工程とを含むことによ
り達成される。

【００１６】

【作用】本発明の第１の方法をＣＭＯＳ型半導体装置の
製造方法に用いると、半導体不純物を含んだ膜からの不
純物の拡散は一導電型のソース・ドレイン領域の形成の
みに用いられ、更に、半導体不純物を含んだ膜はゲート
電極の側壁のサイドウォールとして用いられるため、半
導体不純物を含んだ膜の全面剥離は不要となり、工程の
複雑化及び素子分離領域の絶縁膜の消失は生じない。

【００１７】更に、半導体不純物のブロック膜として用
いるマスク絶縁膜は、シリコン酸化膜に比べてより半導
体不純物のブロック能力の高いシリコン窒化膜を用いる
ため、それだけ膜厚を薄くすることが可能となり大きな
段差は生じず素子の微細化は阻害されない。更に、マス
ク酸化膜の厚さを半導体不純物の拡散長以下に出来るた
め、ソース・ドレイン領域のゲート電極近傍に十分高濃
度の不純物の注入が可能となる。

【００１８】また、窒素を含有するゲート絶縁膜を用い
る方法では、ゲート絶縁膜によりサイドウォールスペー
サからの半導体不純物の拡散が抑制されるので、半導体
不純物のブロックのためのシリコン窒化膜を堆積する必
要がなくなるため、それだけ工程の短縮化が可能とな
る。

【００１９】ＭＯＳ型半導体装置のパンチスルー抑制層
を形成するための本発明の第１の方法を用いて製造した
ＭＯＳ型半導体装置の半導体不純物分布の断面図を図１
（ｃ）に示す。一導電型の半導体不純物のピーク濃度は
界面から同程度の深さのソース・ドレイン領域の反対導
電型の不純物のピーク濃度よりも低いが、反対導電型の
不純物のピーク濃度はサイドウォールスペーサにより横
方向にずれているため、一導電型の不純物のピーク濃度
がシリコンと酸化膜界面からソース・ドレイン接合の接
合界面までの深さの半分程度の位置にあるため、一導電
型半導体不純物によりシリコン基板と酸化物界面近傍の
チャネル領域の不純物濃度が大きくなることはない。

【００２０】このため、本発明の第２の方法により製造
したＭＯＳ型半導体装置では、キャリア移動度の低下を
引き起こすことなくショートチャネル効果を抑制するこ
とができる。

【００２１】更に、ｐチャネルＭＯＳ型半導体装置にお
いても、サイドウォールスペーサによりｐ領域とｎ領域
の間隔を取ることができるため、ｐ領域の側面にｎ領域
を形成することができるが、図１（ｃ）に示すように一
導電型不純物であるｎ領域のピーク濃度の位置がシリコ
ン基板とシリコン酸化膜界面から、ソース・ドレイン領
域の接合界面までの深さの半分よりも深くなると、ドレ
インからの空乏層の延伸を抑制することが困難となるた
め、ショートチャネル効果の抑制が困難になる。

【００２２】ＭＯＳ型半導体装置のパンチスルー抑制層
を形成するための本発明の第２の方法では、ソース・ド
レイン領域上に成長したエピタキシャル層のファセット
を通してイオン注入することにより、ゲート電極端部付
近のＳｉ基板内にパンチスルー抑制層を形成する。

【００２３】Ｓｉ基板上に成長させたエピタキシャル層
の膜厚は高精度で制御出来、ファセットとＳｉ基板との
角度も使用するエピタキシャル層の面方位を統一するこ
とで一定にできるため、高精度でパンチスルー抑制層を
形成することができる。

【００２４】

【実施例】図２〜図４は本発明の第１の方法の三つの実
施例の説明図である。図５〜図６は本発明の第２の方法
の二つの実施例の説明図である。

【００２５】図において、20はＳｉ基板、21は素子分離
酸化膜、22はｐ型ウェル、23はゲート酸化膜、24はゲー
ト電極、25は酸化膜、26は浅いｐ型ソース・ドレイン領
域、27はシリコン窒化膜、28はサイドウォールスペー
サ、29は浅いｎ型ソース・ドレイン領域、30は深いｐ型
ソース・ドレイン領域、31は深いｎ型ソース・ドレイン
領域、32はシリコン窒化酸化膜、33はドレイン領域接合
界面、34は硼素の濃度ピーク領域、35は燐の濃度ピーク
領域、36は側壁酸化膜、37はエピタキシャル層、38はフ
ァセット、39はパンチスルー抑制層、40はソース・ドレ
イン領域である。

【００２６】本発明の第１の方法の第１の実施例を図２
を用いて説明する。先ず、図２（ａ）に示すように、Ｌ
ＯＣＯＳ法により素子分離領域を形成し、ｎ型ウェル22
を形成したｐ型のＳｉ基板20に８００℃、ドライ酸素雰
囲気で、厚さ４．０ｎｍのゲート酸化膜23を形成する。
次に、ＣＶＤ法により堆積した、厚さ２００ｎｍのポリ
Ｓｉ膜の異方性エッチングを行い、幅０．１５μｍのゲ
ート電極24を形成した後、Ｓｉ基板20上にドライ酸素雰
囲気で厚さ５．０ｎｍの酸化膜25を形成する。そして、
酸化膜25上にパターニングしたレジストを形成し、ｐチ
ャネルＭＯＳＦＥＴ形成領域の酸化膜25のみをエッチン
グにより除去し、レジストを剥離する。

【００２７】次に、図２（ｂ）に示すように、Ｓｉ基板
20をジボランと水素の雰囲気中、８００℃で３０分間熱
処理して、浅いｐ型ソース・ドレイン領域26を形成す
る。その後、図２（ｃ）に示すように、ＣＶＤ法により
厚さ５ｎｍのシリコン窒化膜27を堆積した後、ｎチャネ
ルＭＯＳＦＥＴ形成領域のみが開口したレジストを形成
し、シリコン窒化膜27の異方性エッチングを行い、ゲー
ト電極24の側面に、幅１００ｎｍのＰＳＧ膜のサイドウ
ォールスペーサ28を形成する。

【００２８】続いて、図２（ｄ）に示すように、ｐチャ
ネルＭＯＳＦＥＴ形成領域のみに、ＢＦ₂ を２５ｋｅＶ
のエネルギで２×１０¹⁵ｃｍ^-2注入した後、１０００℃
で、１０秒の活性化アニールを行うことにより、それぞ
れ別個のマスクを用いて注入したＢとＡｓにより、それ
ぞれに深いｐ型ソース・ドレイン領域30と深いｎ型ソー
ス・ドレイン領域31との形成、およびＰＳＧのサイドウ
ォールスペーサ28からの燐の拡散による浅いｎ型ソース
・ドレイン領域29の形成を行い、以降通常の工程を経て
ＣＭＯＳ型半導体装置を形成する。

【００２９】本発明の第１の方法の第２の実施例を図３
を用いて説明する。先ず、図３（ａ）に示すように、Ｌ
ＯＣＯＳ法により素子分離領域を形成し、ｎ型ウェル22
を形成したｐ型のＳｉ基板20に８００℃、ドライ酸素雰
囲気で、厚さ４．０ｎｍのゲート酸化膜23を形成する。
次に、ＣＶＤ法により堆積した、厚さ２００ｎｍのポリ
Ｓｉ膜の異方性エッチングを行い、幅０．１５μｍのゲ
ート電極24を形成した後、ｐチャネルＭＯＳＦＥＴ形成
領域のみが開口するようにレジストパターニングを行
う。

【００３０】Ａｓを加速エネルギ１０ｋｅＶで１×１０
¹⁵ｃｍ^-2注入した後、レジスト剥離を行い浅いｎ型のソ
ース・ドレイン領域29を形成する。次に、図３（ｂ）に
示すように、ＣＶＤ法により厚さ５ｎｍのシリコン窒化
膜27を堆積した後、ｎチャネルＭＯＳＦＥＴ形成領域の
みが開口したレジストを形成し、シリコン窒化膜27の異
方性エッチングを行い、ゲート電極24の側面に、幅１０
０ｎｍのＢＳＧ膜のサイドウォールスペーサ28を形成す
る。

【００３１】次に、図３（ｃ）に示すように、ｐチャネ
ルＭＯＳＦＥＴ形成領域のみに、ＢＦ₂ を２５ｋｅＶの
エネルギで２×１０¹⁵ｃｍ^-2注入し、ｎチャネルＭＯＳ
ＦＥＴ形成領域のみにＡｓを２５ｋｅＶのエネルギで２
×１０¹⁵ｃｍ^-2注入した後、１０００℃、１０秒の活性
化アニールを行うことにより、注入したＢとＡｓによる
それぞれ、深いｐ型ソース・ドレイン領域30と深いｎ型
ソース・ドレイン領域31の形成、およびＢＳＧのサイド
ウォールスペーサ28からの硼素の拡散による浅いｐ型の
ソース・ドレイン領域26の形成を行い、以降通常の工程
を経てＣＭＯＳ型半導体装置を形成する。

【００３２】本発明の第１の方法の第３の実施例を図４
を用いて説明する。先ず、図４（ａ）に示すように、Ｌ
ＯＣＯＳ法により素子分離領域を形成し、ｎ型ウェル22
を形成したｐ型のＳｉ基板20に８００℃、ドライ酸素及
びアンモニア雰囲気で、ゲート絶縁膜として厚さ４．０
ｎｍのシリコン窒化酸化膜32を形成する。

【００３３】次に、ＣＶＤ法により堆積した厚さ２００
ｎｍのポリＳｉの異方性エッチングを行い、幅０．１５
μｍのゲート電極24を形成した後、ｎチャネルＭＯＳＦ
ＥＴ形成領域のみが開口するように、レジストパターニ
ングを行う。

【００３４】次に、Ｓｉ基板20をジボランと水素の雰囲
気中、８００℃で３０分間熱処理して、浅いｐ型ソース
・ドレイン領域26を形成する。続いて、図４（ｂ）に示
すように、ｎチャネルＭＯＳＦＥＴ形成領域のみが開口
したレジストを形成し、シリコン窒化酸化膜32の異方性
エッチングを行う。レジストを剥離した後、１００ｎｍ
の厚さのＰＳＧ膜を堆積し、異方性エッチングを行い、
ゲート電極24の側面に幅１００ｎｍののサイドウォール
スペーサ28を形成する。

【００３５】続いて、図４（ｃ）に示すように、ｐチャ
ネルＭＯＳＦＥＴ形成領域のみにＢＦ₂ を２５ｋｅＶの
エネルギで２×１０¹⁵ｃｍ^-2注入し、ｎチャネルＭＯＳ
ＦＥＴ形成領域のみにＡｓを２５ｋｅＶのエネルギで２
×１０¹⁵ｃｍ^-2注入した後、１０００℃、１０秒の活性
化アニールを行うことにより、注入したＢとＡｓにより
それぞれ、深いｐ型ソース・ドレイン領域30と深いｎ型
ソース・ドレイン領域31の形成、およびＰＳＧのサイド
ウォールスペーサ28からの燐の拡散による浅いｎ型ソー
ス・ドレイン領域29の形成を行い、以降通常の工程を経
てＣＭＯＳ型半導体装置を形成する。

【００３６】本発明の第２の方法の第１の実施例を図５
を用いて説明する。ｎ型Ｓｉ基板に８００℃、ドライ酸
素雰囲気で、厚さ４．０ｎｍのゲート酸化膜23を形成す
る。

【００３７】次に、ＣＶＤ法により堆積した厚さ２００
ｎｍのポリＳｉ膜の異方性エッチングを行い、幅０．１
８μｍのゲート電極24を形成する。次に、燐を加速エネ
ルギ３５ｋｅＶ、ドーズ量２×１０¹³ｃｍ^-2でＳｉ基板
20に注入した後、１０００℃、１０秒の活性化を行うこ
とにより、パンチスルー抑制層である燐の濃度ピーク領
域がＳｉ基板20と酸化膜界面からドレイン領域接合界面
33までの深さの半分程度の位置にあるため、Ｓｉ基板20
と酸化物界面近傍のチャネル領域の不純物濃度が大きく
なることがないｐチャネルＭＯＳ半導体装置を形成でき
る。この場合の断面不純物プロファイルを図５に示す。

【００３８】本発明の第２の方法の第２の実施例を図６
を用いて説明する。図６（ａ）に示すように、ｐ型Ｓｉ
基板20に８００℃、ドライ酸素雰囲気で、厚さ４．０ｎ
ｍのゲート酸化膜23を形成する。

【００３９】次に、ＣＶＤ法により堆積した厚さ２００
ｎｍのポリＳｉ膜の異方性エッチングを行い、幅０．１
８μｍのゲート電極24を形成した後、ゲート電極24の側
壁に厚さ１０ｎｍの側壁酸化膜36を形成する。

【００４０】次に、図６（ｂ）に示すように、ソース・
ドレイン形成領域上の酸化膜を除去した後、水素、ジシ
ラン、塩酸の混合雰囲気中にＳｉ基板20を８００℃で１
０分間、熱処理して、ソース・ドレイン形成領域上にＳ
ｉ基板20の平面と３０度の角度のファセット38を有する
膜厚１００ｎｍのＳｉのエピタキシャル層37を形成す
る。

【００４１】次に、図６（ｃ）に示すように、硼素を加
速エネルギ１０ｋｅＶ、ドーズ量１×１０¹³ｃｍ^-2でＳ
ｉ基板20に注入し、パンチスルー抑制層39を形成した後
に、Ｓｉ基板20上に堆積した膜厚５０ｎｍの酸化膜の異
方性エッチングを行い、ゲート電極側面に幅５０ｎｍの
サイドウォールスペーサ28を形成する。

【００４２】次に、図６（ｄ）に示すように、ソース・
ドレイン領域形成のために、燐を加速エネルギ２５ｋｅ
Ｖ、ドーズ量２×１０¹⁵ｃｍ^-2でＳｉ基板20に注入した
後、１０００℃、１０秒の活性化を行うことにより、ソ
ース・ドレイン領域40を形成するとともに、ゲート電極
24の端部付近のＳｉ基板20内にのみパンチスルー抑制層
39を有するｎチャネルＭＯＳ半導体装置を形成できる。

【００４３】

【発明の効果】以上説明したように、ＣＭＯＳトランジ
スタにおいて浅いソース・ドレイン接合を形成する本発
明の第１の方法によれば、窒素を含んだ膜を使用した場
合に膜厚を薄くできるため、配線層に大きな段差が生ぜ
ず、また、チャネルとソース・ドレイン領域との間に高
抵抗領域が生じることを防げる。そして、窒素を含有す
るゲート酸化膜を用いた場合には上記に加えて不純物半
導体をブロックするマスク絶縁膜を堆積する工程を削減
出来る効果がある。

【００４４】次に、ＭＯＳトランジスタにおいてパンチ
スルー抑制層を形成する本発明の第２の方法では、第１
の実施例で、キャリアの移動度の低下を引き起こすこと
なく、ショートチャネル効果を抑制できる。また、第２
の実施例の方法では高精度でパンチスルー抑制層を形成
出来るため、それだけ作成したＭＯＳ半導体装置の電気
特性のバラツキを抑制することができる以上、本発明に
よれば、ＭＯＳ半導体装置の性能向上に寄与するところ
が大きい。

【図面の簡単な説明】

【図１】 本発明の原理説明図

【図２】 本発明の第１の方法の実施例の説明図（その
１）

【図３】 本発明の第１の方法の実施例の説明図（その
２）

【図４】 本発明の第１の方法の実施例の説明図（その
３）

【図５】 本発明の第２の方法の実施例の説明図（その
１）

【図６】 本発明の第２の方法の実施例の説明図（その
２）

【図７】 従来例の説明図（その１）

【図８】 従来例の説明図（その２）

【符号の説明】

図において １ 半導体基板 ２ 素子分離絶縁膜 ３ 一導電型ウェル ４ ゲート絶縁膜 ５ ゲート電極 ６ シリコン窒化膜 ７ サイドウォールスペーサ ８ 反対導電型ソース・ドレイン領域 ９ 一導電型ソース・ドレイン領域 10 窒素を含有したゲート絶縁膜 11 Ｓｉ基板 12 ドレイン領域接合界面 13 一導電型不純物の濃度ピーク領域 14 反対導電型不純物の濃度ピーク領域 15 側壁酸化膜 16 エピタキシャル層 17 ファセット 18 ソース・ドレイン領域 19 パンチスルー抑制層 20 Ｓｉ基板 21 素子分離酸化膜 22 ｎ型ウェル 23 ゲート酸化膜 24 ゲート電極 25 酸化膜 26 浅いｐ型ソース・ドレイン領域 27 シリコン窒化膜 28 サイドウォールスペーサ 29 浅いｎ型ソース・ドレイン領域 30 深いｐ型ソース・ドレイン領域 31 深いｎ型ソース・ドレイン領域 32 シリコン窒化酸化膜 33 ドレイン領域接合界面 34 硼素の濃度ピーク領域 35 燐の濃度ピーク領域 36 側壁酸化膜 37 エピタキシャル層 38 ファセット 39 パンチスルー抑制層 40 ソース・ドレイン領域

Claims (5)

【特許請求の範囲】
1. 【請求項１】 一導電型と反対導電型の素子形成領域を
   有する半導体基板上に、ゲート絶縁膜およびゲート電極
   を形成する工程と、前記一導電型素子形成領域のみが開
   口した第１の絶縁膜を形成する工程と、不純物拡散によ
   り前記一導電型の素子形成領域に反対導電型のソース・
   ドレイン領域を形成する工程と、半導体基板全面にシリ
   コン窒化膜を形成する工程と、前記反対導電型の素子形
   成領域上の該シリコン窒化膜および該第１の絶縁膜を除
   去する工程と、前記反対導電型の素子形成領域上のゲー
   ト電極の側壁に一導電型の不純物を含む第２の絶縁膜の
   サイドウォールスペーサを形成する工程と、次いで、熱
   処理により該サイドウォールスペーサから一導電型の不
   純物を固相拡散して、前記反対導電型の素子形成領域に
   一導電型のソース・ドレイン領域を形成する工程を含む
   ことを特徴とする半導体装置の製造方法。
2. 【請求項２】 一導電型と反対導電型の素子形成領域を
   有する半導体基板上に、窒素を含有したゲート絶縁膜お
   よびゲート電極を形成する工程と、不純物拡散により前
   記一導電型の素子形成領域に反対導電型のソース・ドレ
   イン領域を形成する工程と、前記反対導電型の素子形成
   領域上の該窒素を含有したゲート絶縁膜を除去する工程
   と、一導電型の不純物を含む絶縁膜のサイドウォールス
   ペーサを形成する工程と、次いで、熱処理により該サイ
   ドウォールスペーサから一導電型の不純物を固相拡散し
   て、前記反対導電型の素子形成領域に一導電型のソース
   ・ドレイン領域を形成する工程とを含むことを特徴とす
   る半導体装置の製造方法。
3. 【請求項３】 一導電型の素子形成領域を有する半導体
   基板上に、ゲート絶縁膜およびゲート電極を形成する工
   程と、前記ゲート電極領域を含む一導電型の素子形成領
   域に同導電型の不純物をイオン注入する工程と、前記ゲ
   ート電極側壁に絶縁膜のサイドウォールスペーサを形成
   する工程と、反対導電型の不純物によりソース・ドレイ
   ン領域を形成する工程において、 該半導体基板と該ゲート電極との界面からの該一導電型
   不純物の濃度ピークが、該界面から該ソース・ドレイン
   領域の接合界面までの深さの半分よりも浅く、且つ、該
   サイドウォールスペーサ下の該半導体基板表面における
   該反対導電型不純物の濃度が、該一導電型不純物の濃度
   よりも高く形成する工程とを有することを特徴とする半
   導体装置の製造方法。
4. 【請求項４】 一導電型の半導体基板上のゲート絶縁膜
   上に形成したゲート電極の側壁に第一の側壁絶縁膜を形
   成し、ソース・ドレイン領域上の該第一の側壁絶縁膜を
   除去する工程と、 次いで、該ソース・ドレイン領域上に、該ゲート電極と
   の境界にファセットを有する半導体層をエピタキシャル
   成長し、該半導体基板に一導電型の不純物をイオン注入
   する工程と、 次いで、該ゲート電極の側壁に第二の側壁絶縁物を形成
   し、反対導電型の不純物をイオン注入して、ソース・ド
   レイン領域を形成する工程とを含むことを特徴とする半
   導体装置の製造方法。
5. 【請求項５】 一導電型の素子形成領域を有する半導体
   基板上に、ゲート絶縁膜およびゲート電極が形成され、
   前記ゲート電極領域を含む一導電型の素子形成領域に同
   導電型の不純物がイオン注入され、前記ゲート電極側壁
   に絶縁膜のサイドウォールスペーサが形成され、反対導
   電型の不純物によりソース・ドレイン領域が形成された
   形状を有する半導体装置において、 該半導体基板と該ゲート電極との界面からの該一導電型
   不純物の濃度ピークが、該界面から該ソース・ドレイン
   領域の接合界面までの深さの半分よりも浅く、且つ、該
   サイドウォールスペーサ下の該半導体基板表面における
   該反対導電型不純物の濃度が、該一導電型不純物の濃度
   よりも高く形成されてなることを特徴とする半導体装
   置。