JP2000101092A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＳＯＩ構造を有する半導体装置において、ト
ランジスタの微細化を可能にする構造、方法を提供す
る。 【解決手段】 ＳＯＩ構造を有する半導体装置におい
て、半導体基板上に形成されたゲート電極とチャンネル
領域、このチャンネル領域の両側に形成されるソース・
ドレイン領域の位置が一義的に決められる構造であり、
かつ、前記チャンネル領域に対応する半導体の厚さが前
記ソース・ドレイン領域に対応する半導体層よりも薄く
構成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、特に酸素注入によって埋め込みＳｉＯ
₂層を形成したＳＯＩ構造を有する半導体装置及びその
製造方法に関する。

【０００２】

【従来の技術】ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓ
ｕｌａｔｏｒ）構造のトランジスタは、（１）絶縁物に
よる完全な素子分離、（２）ソフトエラー耐性がある、
（３）高速、または低消費電力動作が可能である、とい
う特徴を有している。このようなＳＯＩ構造の形成方法
として、単結晶シリコン基板中に高加速エネルギーで酸
素イオンを注入し、これを熱処理することにより埋め込
み酸化膜を形成するＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ
ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）型ＳＯＩ
構造がある。この方法はＳＯＩ構造の半導体層を制御良
く薄膜化できるという利点がある。

【０００３】以下にＳＩＭＯＸ構造の一般的な形成手法
を示す。

【０００４】まず、単結晶シリコン基板に酸素イオンを
ドーズ量１×１０¹⁸〜２×１０¹⁸／ｃｍ²、加速エネル
ギー１５０〜２００ｋｅＶで注入する。このイオン注入
によって、単結晶シリコン基板の表面から一定の深さの
領域にＳｉＯ_x層が形成される。また、ＳｉＯ_xの上には
非晶質シリコン層からなる遷移層を介して単結晶シリコ
ン層が存在する。次に、１１００℃〜１４００℃のアニ
ールを行うと、注入によるＳｉＯ_x層は埋め込みＳｉＯ₂
層となる。同時に非晶質シリコン層が単結晶シリコン層
からエピタキシャル成長することによって結晶欠陥の少
ない再結晶化層が形成され、ＳＩＭＯＸによるＳＯＩ構
造の形成工程が完了する。

【０００５】ところで、ＳＯＩ構造を用いたトランジス
タにおいて、高速・低消費電力動作に必要な完全空乏化
動作を実現するためには、チャンネル領域の再結晶化層
の厚さを薄くする必要がある。一方、チャンネル領域の
再結晶化層を薄くすると、ソース・ドレイン領域の寄生
抵抗が増大し、トランジスタの電流工藤能力が劣化する
という問題がある。

【０００６】したがって、上述したようなＳＩＭＯＸ型
ＳＯＩ構造では、再結晶層の厚みは薄く均一に形成され
るものの、上述のようなソース・ドレインの寄生抵抗の
問題が残る。この寄生抵抗を低減する方法としてサリサ
イド技術があるが、細線効果の問題があり、いずれにし
てもソース・ドレイン領域にはある程度のシリコン量が
必要となる。

【０００７】上記問題に対し、特開平３−６０４０号公
報において一解決方法が提案されている。図２はその工
程断面図を示すものである。

【０００８】まず、単結晶シリコン基板１０１上に、熱
酸化膜１０８、シリコン窒化膜１１０及びＴＥＯＳ膜１
１１をこの順番で形成し、図２（ａ）の構造を得る。次
に、第１のフォトレジスト１１４をマスクとし、ＲＩＥ
によってＴＥＯＳ膜１１１及びシリコン窒化膜１１０を
テーパエッチングし、図２（ｂ）の構造を得る。第１の
フォトレジスト１１４を除去した後、パターンを有する
第２のフォトレジスト１１３を形成し、緩衝フッ酸液
（ＨＦ：ＮＨ₄Ｆ）によって、ゲート領域のＴＥＯＳ膜
１１１及びソース・ドレイン領域の熱酸化膜１０８をエ
ッチングし、図２（ｃ）の構造を得る。この第２のフォ
トレジスト１１３を除去し、酸素イオン注入のためのマ
スクパターン形成を完了する。

【０００９】次に、酸素イオンをドーズ量１．８×１０
¹⁸／ｃｍ²、加速エネルギー２００ｋｅＶで注入した
後、１３００℃、６時間のアニールを行うことによっ
て、素子分離及び基板内埋め込み層としての酸化膜１０
２が形成され、図２（ｄ）の構造を得る。このとき、熱
酸化膜１０８のみのマスク、シリコン酸化膜１１０と熱
酸化膜１０８とからなるマスク、及びシリコン窒化膜１
１０とＴＥＯＳ膜１１１と熱酸化膜１０８とからなるマ
スクのために、酸素イオン注入される深さが変化し、そ
れに応じて形成される埋め込みＳｉＯ₂層の深さが変化
する。すなわち、ＴＥＯＳ膜１１１、シリコン窒化膜１
１０及び熱酸化膜１０８の３層からなる厚いマスクが存
在する領域は素子分離ＳｉＯ₂層を兼ねることになる。
また、シリコン窒化膜１１０及び熱酸化膜１０８からな
る薄いマスクが存在する領域は、チャネル領域１０４と
なる。このチャネル領域１０４では、注入される酸素イ
オンの深さが、熱酸化膜１０８のみのマスク領域に比較
して浅くなるために、薄い再結晶化層が形成される。

【００１０】次に、酸素イオン注入のためのマスクパタ
ーンを除去せずに、砒素イオンをドーズ量５×１０¹⁵／
ｃｍ²、加速エネルギー８０ｋｅＶで注入した後、８０
０℃、３０分のアニールを行うことによってソース領域
１０３及びドレイン領域１０５に不純物拡散層が形成さ
れる。 つづいて、緩衝フッ酸液によってウェハ上のＴ
ＥＯＳ膜１１１をすべて除去した後、１５０℃の熱リン
酸液によってシリコン窒化膜１１０も全て除去し、図２
（ｅ）の構造を得る。

【００１１】つづいて、通常の方法によって、ゲート酸
化膜１０７、ゲート電極１０６、層間絶縁膜１０９、コ
ンタクトホール及び配線１１２を形成することにより、
図２（ｆ）のようなＭＯＳトランジスタが完成する。

【００１２】このように、ゲート電極形成前に酸素イオ
ン注入のためのマスクを用いれば、ソース領域１０３及
びドレイン領域１０５に不純物拡散層を自己整合的に形
成できる。これによって、ゲート長に依存しないチャネ
ル長を有したＭＯＳトランジスタが形成できる。また、
同時に、チャンネル領域１０４の再結晶層の厚さを、ソ
ース領域１０３及びドレイン領域１０５の厚さより厚く
して、寄生抵抗の問題を解決できる。

【００１３】

【発明が解決しようとする課題】しかしながら、上述の
形成方法ではゲート電極１０６を別のマスクにより作成
する必要があり、そのためマスク合わせのマージンが必
要となる。その結果、ゲート電極１０６が大きくなり、
トランジスタの微細化を妨げる。また、ゲート／ソース
・ドレインのオーバーラップ面積が増えるため、ゲート
電極との寄生容量が発生し、トランジスタ動作の速度低
下の原因となる。さらに、上記構造を得るためのプロセ
スが複雑である、との問題があった。

【００１４】本発明は上記課題を解決するためになされ
たものである。

【００１５】

【課題を解決するための手段】請求項１に記載の発明
は、ＳＯＩ構造を有する半導体装置において、半導体基
板上に形成されたゲート電極とチャンネル領域、このチ
ャンネル領域の両側に形成されるソース・ドレイン領域
の位置が一義的に決められる構造であり、かつ、前記チ
ャンネル領域に対応する半導体の厚さが前記ソース・ド
レイン領域に対応する半導体層よりも薄く構成されてい
ることを特徴とする半導体装置である。

【００１６】請求項２に記載の発明は、半導体基板上に
所定の厚さのゲート電極を形成する工程と、前記ゲート
電極をマスクとして、前記半導体基板全面に、所定の注
入量、エネルギーにより酸素を注入し、熱処理を行うこ
とにより、半導体基板内に埋め込み酸化膜及び該埋め込
み酸化膜上に再結晶化層を形成する工程とを有し、前記
埋め込み酸化膜上の再結晶層は、チャネル領域で薄く、
ソース・ドレイン領域で厚く形成することを特徴とする
半導体装置の形成方法である。

【００１７】

【発明の実施の形態】図１は本発明の一実施例による半
導体装置の製造方法により製造したＭＯＳトランジスタ
を説明するための工程断面図である。

【００１８】シリコン単結晶基板１上に、通常の方法に
より素子分離層１０の形成を行い、図１（ａ）のような
構造とする。つづいて、熱酸化により厚さ７ｎｍのゲー
ト酸化膜７を形成し、ＣＶＤ法によりポリシリコン膜を
１００ｎｍ堆積する。つづいて、フォトレジストをパタ
ーニングした後、ポリシリコン膜をエッチングし、これ
により例えば０．３５μｍ幅のゲート電極６を形成し、
図１（ｂ）の構造とする。つづいて、レジスト除去後、
ゲート電極６をマスクとして、基板表面全体に、酸素イ
オンを５５０℃、ドーズ量８×１０¹⁷／ｃｍ²、１００
ｋｅＶでイオン注入をする。つづいて、Ｎ２雰囲気にお
いて１３００℃、６時間でアニールし、最終的にゲート
電極６下で５０ｎｍの深さに厚み１５０ｎｍの埋め込み
酸化膜２、ソース３・ドレイン５下で１５０ｎｍの深さ
に厚み１５０ｎｍの埋め込み酸化膜２を形成し、埋め込
み酸化膜２の上に図１（ｃ）に示すような再結晶層１４
を有する構造を得る。

【００１９】次いで、閾値電圧調整のためにＢイオンを
４０ｋｅＶ、３×１０¹²／ｃｍ²でゲート電極６越しに
チャネル部４に注入し、９５０℃、Ｎ₂雰囲気中で６０
分のアニールを施す。つづいて、Ｐイオンを３０ｋｅ
Ｖ、３×１０¹³／ｃｍ²でＬＤＤ部１３に注入する。そ
の後、ＣＶＤ法により１５０ｎｍのＳｉＯ₂を堆積し、
エッチバックすることによりサイドウォールスペーサ８
を形成した後、つづいて、ソース３・ドレイン５部にＰ
イオンを１５ｋｅＶ、４×１０¹⁵／ｃｍ²注入し、つづ
いて８００℃、６０分のアニールを施すことにより図１
（ｄ）の構造を得る。このように、上記構造は、ゲート
電極６に対して、チャンネル領域４、ソース・レイン領
域３、５の位置が一義的に決められる構造であり、埋め
込み酸化膜２上の再結晶層１４は、チャネル領４域で薄
く、ソース・ドレイン領域３、５で厚く形成される。

【００２０】つづいて、サリサイド形成１１のために、
フッ酸により自然酸化膜を除去後、Ｔｉ膜をスパッタリ
ングにより４０ｎｍ堆積し、６００℃、１ｍｉｎのＲＴ
Ａ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎ
ｇ）を施す。その後、硫酸：過酸化水素＝４：１の液に
より未シリサイド反応Ｔｉを除去し、低抵抗相への相転
移のため、２回目のＲＴＡを８００℃、１０ｓｅｃによ
り行うことにより、図１（ｅ）の構造を得る。

【００２１】つづいて、通常の工程により層間膜９、コ
ンタクトホール、配線１２を形成することにより、図１
（ｆ）の構造を得る。

【００２２】上記ＳＯＩ構造は、ゲート電極６に対し
て、チャンネル領域４、ソース・レイン領域３、５の位
置が一義的に決められる構造であり、埋め込み酸化膜２
上の再結晶層１４は、チャネル領４域で薄く、ソース・
ドレイン領域３、５で厚く形成されるものである。この
ようなＳＯＩ構造を有するトランジスタにおいて、ゲー
ト電極６を酸素イオン注入のマスクとすることにより、
ゲート電極６に対し、自己整合的に薄いチャネル領域４
と厚いソース３・ドレイン領域５を有する構造を実現で
きる。その結果、ゲート電極６のマスク合せマージンを
とる必要がなくなり、トランジスタの微細化を図ること
ができる。また、そのことによりゲート電極６とソース
領域３、ドレイン領域５との寄生容量が低減でき、動作
速度を向上できる。さらに、製造工程は従来と比較して
プロセスを簡略化できるものである。

【００２３】なお、上記はＮチャネルＭＯＳの形成方法
について説明したが、ＰチャネルＭＯＳも同様の工程を
経ることにより、形成できるため、ＣＭＯＳプロセスに
も適用できるのは言うまでもない。

【００２４】

【発明の効果】以上のように本発明によれば、ＳＯＩ構
造を有する半導体装置において、半導体基板上に形成さ
れたゲート電極とチャンネル領域、このチャンネル領域
の両側に形成されるソース・ドレイン領域の位置が一義
的に決められる構造を有するものであり、トランジスタ
の微細化及び動作速度の向上が図れる有用な半導体装置
が提供できる。また、ゲート電極を埋め込み酸化膜形成
のための酸素イオン注入のマスクとすることにより、ゲ
ート電極に対し、自己整合的に薄いチャネル領域と厚い
ソース・ドレイン領域を有する構造を実現するものであ
り、プロセスを簡略化することができる。

【図面の簡単な説明】

【図１】本発明の一実施例における半導体装置の製造方
法を示す工程断面図である。

【図２】従来技術を説明するための工程断面図である。

【符号の説明】

１ シリコン単結晶基板 ２ 埋め込み酸化膜 ３ ソース部 ４ チャネル部 ５ ドレイン部 ６ ポリシリコンゲート電極 ７ ゲート酸化膜 ８ サイドウォールスペーサ ９ 層間膜 １０ 素子分離層 １１ チタンシリサイド １２ 配線 １３ ＬＤＤ部 １４ 再結晶層

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ＳＯＩ構造を有する半導体装置におい
   て、半導体基板上に形成されたゲート電極とチャンネル
   領域、及び該チャンネル領域の両側に形成されるソース
   ・ドレイン領域の位置が一義的に決められる構造であ
   り、かつ、前記チャンネル領域に対応する半導体の厚さ
   が前記ソース・ドレイン領域に対応する半導体層よりも
   薄く構成されていることを特徴とする半導体装置。
2. 【請求項２】 半導体基板上に所定の厚さのゲート電極
   を形成する工程と、前記ゲート電極をマスクとして、前
   記半導体基板全面に、前記ゲート電極をマスクとして、
   所定の注入量、エネルギーにより酸素を注入し、熱処理
   を行うことにより、半導体基板内に埋め込み酸化膜及び
   該埋め込み酸化膜上に再結晶化層を形成する工程とを有
   し、 前記埋め込み酸化膜上の再結晶層は、チャネル領域で薄
   く、ソース・ドレイン領域で厚く形成することを特徴と
   する半導体装置の形成方法。