JP2008060524A - 自己整合型の低不純物濃度ドレインを備えたリセスゲート薄膜トランジスタ、および当該トランジスタの形成方法 - Google Patents

自己整合型の低不純物濃度ドレインを備えたリセスゲート薄膜トランジスタ、および当該トランジスタの形成方法 Download PDF

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Abstract

【課題】
自己整合型の低不純物濃度ドレイン（ＬＤＤ）を備えたリセスゲート薄膜トランジスタ（ＲＧ−ＴＦＴ）、および対応する形成方法を提供する。
【解決手段】
本発明に係る方法は、基板を覆う絶縁体を堆積し、そしてこの絶縁体にトレンチをエッチングする。このトレンチは、底部および側壁を有している。上記絶縁体およびトレンチを覆う活性シリコン（Ｓｉ）層を形成し、そして上記活性Ｓｉ層を覆うゲート酸化物層を形成する。次に、上記トレンチ内にリセスゲート電極を形成する。上記ＴＦＴは、ドーピング処理され、上記活性Ｓｉ層内に、上記トレンチ側壁を覆うＬＤＤ領域が形成される。このＬＤＤ領域の長さは、上記トレンチ側壁の最上部から上記トレンチ底部まで伸びるように形成されており、また上記ＬＤＤ領域のドーピング濃度は、上記ＬＤＤの長さに応じて低下する。言い換えると、上記ＬＤＤの長さは、上記トレンチの深さに直接関連している。
【選択図】図１７

Description

本発明は、一般的には集積回路（ＩＣ）の形成、より具体的には、自己整合型の低不純物濃度ドレイン（lightly doped drain; LDD）を備えたリセスゲート薄膜トランジスタ（recessed-gate thin-film transistor; RG-TFT）、および当該トランジスタの形成方法に関する。
液晶ディスプレイ（ＬＣＤ）に用いられるガラスパネル上に、例えばドライバ、直並列コンバータ、ビデオデコーダ等の複合回路機能を集積するためには、非常に性能の高いＴＦＴが必要とされる。これらのＴＦＴは、動作速度を上げ、かつ消費電力を低減するために、５Ｖ以下の供給電圧で動作する必要がある。ＭＯＳＦＥＴトランジスタの性能は、スイッチング速度またはゲート遅延によって表される。またＭＯＳＦＥＴトランジスタの性能は、動作電圧、ゲート酸化物の厚さ、またはチャネル長（Ｌｅｆｆ）の低減、トランジスタの駆動電流の増加、トランジスタ構造に関連した寄生容量の低減によって向上させることができる。５Ｖで動作する先進的な回路に十分に対応できる性能を備えたデバイスは、一般的には、ゲート長が１マイクロメートル（μｍ）未満であり、ゲート酸化物の厚さは１５ナノメートル（ｎｍ）未満である。トランジスタのゲート長およびゲート酸化物の厚さを低減することによって、ドレインに隣接するゲート電極の端において生じる電界強度が高まるという重大な副次的作用がもたらされる。電界強度が高まることによって、電圧の急降下（Vt roll-off）、ホットキャリア注入、およびドレイン誘導障壁低下（drain induced barrier lowering; DIBL）等、いくつかの望ましくない影響がもたらされる。これらの影響は、一般的に短チャネル効果またはＳＣＥと称される。完全空乏型ＳＯＩおよび薄膜トランジスタには、キンク効果（kink effect）という望ましくない別の影響が生じる。上記キンク効果は、ＮＭＯＳトランジスタに対して高い電流不安定性を引き起こす効果である。
図１は、ＴＦＴの断面図、および高ドレイン電圧におけるキンク効果を示す電流−電圧（Ｉ−Ｖ）グラフを示している（従来技術）。キンク効果は、以下に説明する一連の事象によって生じる：まず、印加電圧ＶｄおよびＶｇによってゲート−ドレイン端に高電界が生じることによって、ホットキャリア注入が引き起こされる。これによって、電子−正孔対が形成される。次に、ソース／ドレイン間の電界によって、正孔（ホールとも称する）がソース接合部へと移動し、ソース接合部と基板との間にトラップされる。正孔がトラップされ、蓄積することによって、ゲートのソース端における電位が低下する。これによって、チャネル長が短くなり、電流が増加する。正孔の蓄積による影響が深刻な場合は、上記電流増加によって、デバイスの熱カスケード、融解、および不具合が引き起こされる。
図２は、ＴＦＴデバイスの部分断面図、および別々のデバイス構造におけるゲート下の電界強度のシミュレーション結果を示している（従来技術）。短チャネル効果を改善するために幅広く用いられている方法の１つとして、ソース／ドレインにおけるドーピング濃度よりもＭＯＳＦＥＴゲート端におけるドーピング濃度を低くして、最大電界強度を低下させる方法がある。非特許文献１には、３通りの手法（二重拡散ドレイン（以下、ＤＤＤとも称する）、低不純物濃度のドレイン（以下、ＬＤＤとも称する）、およびゲート重複ドレイン（gate overlapping Drain；以下、ＧＯＬＤとも称する））のシミュレーション結果が示されている。ＤＤＤ構造は、液晶ディスプレイの形成には適していない。なぜなら、そのプロセスフローにおいて、ヒ素およびリン不純物を異なる比率で拡散するために、超高温でアニーリングを行う必要があるからである。ＬＤＤおよびＧＯＬＤ構造は、双方とも、ガラス基板上にＴＦＴデバイスを形成するために用いられている。これらの構造については、以下に簡単に説明する。
図３は、トランジスタの部分断面図であり、スペーサを備えたＬＤＤ構造を形成するための工程を示している（従来技術）。ＬＤＤを用いてゲート端における電界強度を低下させ、短チャネル効果を改善することは、従来のＣＭＯＳプロセスにおいてよく知られている。図３には、ＬＤＤ構造を備えたデバイスの形成プロセスの概要を示した。上記プロセスのフローは、簡単に説明すると次の通りである：初めに、ゲート電極のパターン形成後、低量のＮまたはＰ型不純物の注入によってＬＤＤ領域を形成する。注入濃度は、一般的には約１〜３ｅ１３ｃｍ−２であり、上記不純物はゲート電極に対して自己整合する。次に、例えば、二酸化ケイ素（ＳｉＯ２）、または二酸化ケイ素（ＳｉＯ２）と窒化ケイ素（Ｓｉ３Ｎ４）との複合層のような誘電体が、コンフォーマル（conformal）層としてゲート上に堆積された後、異方性エッチングされることによって、スペーサが形成される。ソース／ドレイン領域は、大量のＮまたはＰ型不純物の注入によりドープされる（注入濃度は、一般的には約１〜７ｅ１５ｃｍ−２である）ことによって、形成される。また、上記スペーサは、ソース／ドレイン領域における注入からＬＤＤ領域を保護する。この場合、ＬＤＤ領域の幅は、スペーサの幅によって決定される。
したがって、上記ＬＤＤ領域の抵抗値は、ソース／ドレイン領域より高く、またドレイン／ゲート間における電圧降下は、ドレイン／チャネル領域間の接合部が急激である場合よりも広い範囲に広まる。このように最大電界が低下し、短チャネル効果が低減する。また、この他にも、ＬＤＤ注入とＳ／Ｄ注入との間に側面方向のずれを形成させるという方法も知られている。
図４は、トランジスタの部分断面図であり、ＧＯＬＤプロセスを用いてＴＦＴを形成するための工程を示している（従来技術）。チャネルの長いＴＦＴデバイスに対して用いられ、かつＬＤＤ手法に類似した技術として、ゲート重複ドレイン、すなわちＧＯＬＤプロセスがある。このプロセスでは、ゲート堆積前に、中程度の量での注入によって、ゲート端の下に低不純物濃度のドレイン（ＬＤＤ）領域を形成する。上記プロセスのフローは、簡単に説明すると次の通りである：初めに、後にトランジスタチャネルが形成される位置の活性シリコンを保護するために、フォトレジストがパターン形成される。次に、少量のＮ型（ＮＭＯＳトランジスタの場合）またはＰ型（ＰＭＯＳトランジスタの場合）の不純物を用いてイオン注入することによって、ＧＯＬＤ領域が形成される。注入濃度は、一般的には約１〜９ｅ１３ｃｍ−２である。ゲート電極に対するフォトレジストパターンの位置によって、ＧＯＬＤ領域の幅が決定されるため、ＧＯＬＤプロセスでは、自己整合が生じない。次に、ゲート誘電体（一般的には化学蒸着した二酸化ケイ素（ＣＶＤ ＳｉＯ２））が堆積された後、例えば、ドープされたポリシリコンまたはＷＴａ（タングステン／タンタル合金）等の金属からなるゲート電極が堆積されることによってゲートがパターン形成される。最後に、ソース／ドレイン領域に対して、大量のＮまたはＰ型不純物がドープされる（注入濃度は、一般的には約１〜７ｅ１５ｃｍ−２である）。上記ゲート電極は、ソース／ドレインにおける注入からＧＯＬＤ領域を保護する。したがってＧＯＬＤ領域の幅は、ゲート幅とＧＯＬＤ注入幅との重複部によって決定される。なお、本明細書においては、１０のべき乗数を「ｅ」を用いて表すものとする。
R. Izawa et. al., "Impact of the Gate-Drain Overlapped Devices (GOLD) for Deep Submicrometer VLSI", IEEE Trans. Electron Devices, 35, 2088 1988
スペーサの使用に基づいて行われる全てのＬＤＤ形成技術では、スペーサ層の厚さおよびステップカバレッジ（段差被覆性）の変化、そして特に、スペーサをエッチングする際におけるオーバエッチングの量、および等方性エッチングの程度に起因する不純物のバラつきが問題となる。さらに、スペーサ幅は、スペーサ端の形成に用いられるゲート積層体の高さ未満に限定される。高電圧のデバイスに対してより幅広のスペーサが必要である場合は、ゲート電極の厚さを広げることは実用的ではない。
ＧＯＬＤ技術は、ＬＣＤパネル形成に用いられるリソグラフィの解像度、およびＧＯＬＤフォトパターンとゲートパターンとの重ね合わせの量によって制限を受ける。現在の形成方法においては、一工程に対する解像度限界は約１μｍである。重ね合わせ、特に、ＬＣＤパネル形成に用いられる超大型のガラス基板全体における重ね合わせは非常に困難であり、またゲートとＧＯＬＤとの配置差によるＧＯＬＤ幅のバラつきは１μｍにも及ぶ。この結果、ＧＯＬＤ技術は、約４μｍのゲート長を有する長いチャネルデバイスに対してのみしか用いることができない。ＧＯＬＤ技術は、ゲート長が1μｍ未満である高性能デバイスのＳＣＥの制御には適していない。
単一のイオンドーピング工程において十分に制御されたＬＤＤ幅を有し、ゲートに自己整合し、かつ１μｍ未満のゲート長に適したＬＤＤ領域を形成するためのデバイス構造、およびそれに対応するプロセスを提供することは、非常に好適である。
本発明は、下地絶縁体をエッチングして形成されたトレンチ内にリセス（最上部）ゲートＴＦＴを形成するために、異方性エッチングプロセスを用いる。形成に先立って、基板にトレンチがエッチングされることによって、基板上にソース／ドレイン領域を有するデバイスが形成されるという点を除いては、従来の平面ＴＦＴデバイスと同様の方法によってデバイスが形成される。ＬＤＤ領域は、トレンチの側壁下方へ伸びるように形成され、またチャネルは、トレンチの底部全体に形成されている。上記デバイスは、単一のイオンドーピング工程を用いて非常に容易に形成できる。大量のイオンを注入することによって浅いソース／ドレイン領域が形成され、またイオンドーピングプロセスの長いドーピングテイル特性によってＬＤＤ領域が形成される。ゲート電極は、チャネル領域における不純物を遮断し、またトレンチエッチングの深さは、適切なＬＤＤ幅が得られるように選択される。ゲート積層体の高さによって制限を受け、さらにスペーサの堆積およびエッチングプロセスによるバラつきが生じやすいスペーサ手法と比較して、上記手法を用いることによって、ＬＤＤの長さを容易に制御できる。上記デバイスは、他の３Ｄデバイス構造と比較して、最終面がほぼ平坦であり、これによって配線間のステップカバレッジ（段差被覆性）が改善されて、配線エッチングが容易になるというさらなる利点がある。
したがって、自己整合型ＬＤＤを備えたリセスゲート薄膜トランジスタを形成するための方法を提供する。この方法では、基板を覆うように絶縁体を堆積し、この絶縁体をエッチングすることによってトレンチを形成する。このトレンチは、底部および側壁を有している。上記絶縁体およびトレンチを覆うように活性シリコン（Ｓｉ）層が形成され、この活性Ｓｉ層を覆うようにゲート酸化物層が形成される。次に、トレンチ内に、ゲート酸化物層を覆うリセスゲート電極が形成される。その後、ＴＦＴをドープ処理することによって、トレンチ側壁を覆うＬＤＤ領域を覆う活性Ｓｉ層内に形成する。
上記ＬＤＤ領域の長さは、トレンチ側壁の最上部からトレンチ底部まで伸び、また上記ＬＤＤ領域のドーピング濃度は、ＬＤＤの長さに応じて低下する。言い換えると、ＬＤＤの長さは、トレンチの深さに直接関連している。一実施形態では、上記絶縁体は、二酸化ケイ素層を有している。この二酸化ケイ素層は、窒化ケイ素層を覆い、かつ、ある厚さを有している。ここでいう「ある厚さ」とは、１つの（１種類の）厚さのことである。上記トレンチは、上記二酸化ケイ素層を貫通して上記窒化ケイ素層までエッチングすることによって形成されている。すなわち、ＬＤＤの長さは、上記二酸化ケイ素層の厚さに対応する。
別の形態では、ＴＦＴのドーピングを単一の工程において行うため、ソース／ドレイン（以下、Ｓ／Ｄとも称する）領域とＬＤＤ領域とが同時に形成される。同様に、単一のドーピング工程によって、トレンチ底部上の活性Ｓｉ層にチャネル領域が形成されると同時に、Ｓ／ＤおよびＬＤＤ領域が形成される。また、Ｓ／ＤおよびＬＤＤ領域を、複数の注入工程において形成することも可能である。
以上のように、本発明に係る方法は、基板を覆う絶縁体を堆積する工程と、この絶縁体をエッチングすることによってトレンチを形成する工程と、上記絶縁体およびトレンチを覆う活性シリコン（Ｓｉ）層を形成する工程と、この活性Ｓｉ層を覆うゲート酸化物層を形成する工程と、ゲート酸化物層を覆うリセスゲート電極をトレンチ内に形成する工程と、ＴＦＴをドープ処理する工程と、トレンチの側壁を覆うＬＤＤ領域を活性Ｓｉ層内に形成する工程とを含んでいる。
これによって、ゲート積層体の高さによって制限を受け、さらにスペーサの堆積およびエッチングプロセスによるバラつきが生じやすいスペーサ手法と比較して、上記手法を用いることによって、ＬＤＤの長さを容易に制御できる効果を奏する。また、上記デバイスは、他の３Ｄデバイス構造と比較して、最終面がほぼ平坦であり、これによって配線処理が可能な範囲が改善されて、配線エッチングが容易になるという効果もあわせて奏する。
上述した方法、および自己整合型ＬＤＤ領域を備えたＲＧ−ＴＦＴデバイスのさらなる詳細について以下に説明する。
〔実施形態１〕
自己整合型の低不純物濃度ドレイン（ＬＤＤ）を備えたＲＧ−ＴＦＴデバイスについて、図５〜１６を参照して以下に説明する。
図５は、自己整合型の低不純物濃度ドレイン（ＬＤＤ）を備えたリセスゲート薄膜トランジスタ（ＲＧ−ＴＦＴ）の部分断面図である。ＲＧ−ＴＦＴ５００は、単結晶シリコン、石英、ガラス、またはプラスチックなどの材料からなる基板５０２を備えている。絶縁体層５０４は、基板５０２を覆うように形成されている。絶縁体層５０４は、酸化ケイ素、二酸化ケイ素層５０４ａと窒化ケイ素層５０４ｂとの積層体（図示の通り）、あるいは高誘電率材料からなる。トレンチ５０６は、絶縁体層５０４内に形成されており、トレンチ底部５０８およびトレンチ側壁部５１０を有している。活性シリコン（Ｓｉ）層５１２は、絶縁体５０４およびトレンチ５０６を覆うように形成されている。ゲート酸化物層５１４は、活性Ｓｉ層５１２を覆うように形成されており、リセスゲート電極５１６は、トレンチ５０６内に、ゲート酸化物層５１４を覆うように形成されている。トレンチ側壁部５１０を覆うＬＤＤ領域５１８は、活性Ｓｉ層５１２内に形成されている。
ＬＤＤ領域５１８の長さ５２０は、トレンチ側壁部５１０の最上部５２２から、トレンチ底部５０８までの長さである。以下に詳述するように、ＬＤＤ領域５１８のドーピング濃度は、ＬＤＤの長さ５２０に応じて低下する。つまり、ＬＤＤ領域５１８内において、トレンチ底部５０８付近における不純物濃度は、側壁最上部５２２における不純物濃度より低い。
二酸化ケイ素層５０４ａは、厚さ５２４を有している。トレンチ側壁部５１０は二酸化ケイ素層５０４ａ内に形成されており、トレンチ底部５０８は窒化ケイ素層５０４ｂ上に形成されている。したがってＬＤＤ領域５１８の長さ５２０は、二酸化ケイ素層５０４ａの厚さ５２４に対応している。一部の実施形態では、ＬＤＤ領域５１８の長さ５２０は、二酸化ケイ素層５０４ａの厚さ５２４と同じとなる。
活性Ｓｉ層５１２は、絶縁体５０４上において、ＬＤＤ領域５１８に隣接して形成されている。ソース／ドレイン（Ｓ／Ｄ）領域５２６は、活性Ｓｉ層５１２内において、ＬＤＤ領域５１８に隣接して形成されている。一般的に、Ｓ／Ｄ領域５２６のドーピング濃度は、従来と同様であり、ＬＤＤ領域５１８のドーピング濃度よりも高い。チャネル領域５２８は、トレンチ底部５０８上の活性Ｓｉ層５１２内に形成されている。
図６は、図５に示すＲＧ−ＴＦＴの第１の変形例の部分断面図である。この形態では、トレンチ５０６と活性Ｓｉ層５１２との間に挟まれて底部絶縁体層６００が形成されている。さらに具体的には、底部絶縁体層６００は、活性Ｓｉ層５１２とトレンチ底部５０８との間、および活性Ｓｉ層５１２とトレンチ側壁部５１０との間に挟まれている。トレンチ５０６は、絶縁体５０４によって形成されたトレンチ側壁部５１０ａ間における第１の幅６０２と、底部絶縁体６００によって形成されたトレンチ側壁部５１０ｂ間における第２の幅６０４とを有している。第２の幅６０４は第１の幅６０２より短い。なお、この形態では、絶縁体５０４を二酸化ケイ素としてもよい。
図７は、図５に示すＲＧ−ＴＦＴの第２の変形例の部分断面図である。この形態では、トレンチ５０６は、トレンチ底部５０８における第１の幅７００と、トレンチ側壁最上部５２２間における第３の幅７０２とを有している。第３の幅７０２は、第１の幅７００より長いければ、トレンチ側壁が垂直である必要はない。図７においては、トレンチ側壁部５１０の角度は、トレンチ底部５０８に対して約４５度の角度で図示されているが、ＴＦＴのトレンチ側壁部５１０の角度は、特定の角度に限定されるものではない。
（機能説明）
図８は、図５に示すＲＧ−ＴＦＴをより簡素に示した部分断面図である。下地絶縁体をエッチングすることにより形成されたトレンチ内に、異方性エッチングによって、リセスゲートＴＦＴが形成されている。形成に先立って、絶縁体にトレンチがエッチングされることよって、絶縁体表面上にソース／ドレイン領域を有するデバイスが形成されるという点を除いては、従来の平面ＴＦＴデバイスと同様の方法によってデバイスが形成される。ＬＤＤ領域は、トレンチの側壁下方へ伸びるように形成され、またチャネルはトレンチ底部全体に形成されている。
図９は、単一工程による注入プロセスによるドーピング濃度特性を示す断面図およびグラフである。図９の下側のグラフには、ドーピング濃度がグラフで示されており、これは断面図に印された「切り目（破線部）」を参照している。ＲＧ−ＴＦＴデバイスは、単一のイオンドーピング工程を用いて非常に容易に形成できる。なぜなら、大量注入によって浅いソース／ドレイン領域が形成され、またイオンドーピングプロセスにおける長いドーピングテイル特性によってＬＤＤ領域が形成されるからである。ゲート電極は、チャネル領域内の不純物を遮断し、またトレンチエッチングの深さは、適切なＬＤＤ幅が得られるように選択される。ゲート積層の高さによって制限を受け、さらにスペーサの堆積およびエッチングプロセスに誘発されてバラつきが生じやすい、従来のＬＤＤプロセスのスペーサ手法と比較した場合、上記手法は、ＬＤＤの長さをより容易かつ効果的に制御できる。
図１０は、イオンドーピング特性を示すグラフである。液晶ディスプレイ（ＬＣＤ）製造でのイオン注入に用いられる典型的なイオンドーピング装置によって、図１０のグラフに示されるような深さに対するドーピング特性を得ることができる。図１０には、ソース／ドレインにおけるドーピングに用いられる高濃度一次ピークより大幅に深く伸びる、二次ドーピング濃度が示されている。
ゲート上に形成されている層は、ソース／ドレイン領域の注入深度を調整するために用いることのできる保護酸化物である（図９参照）。この保護酸化物層の厚さは、適切な注入エネルギーを用いて、ソース／ドレインの最上面におけるＳ／Ｄ注入のピークを得るために調整される。また、保護酸化物は、ゲート表面を汚染から保護する。なお、不純物の注入は、保護酸化物を用いずに行ってもよい。
本実施形態（保護酸化物を用いた場合）では、ゲートを堆積した後、該ゲートがＳｉ上までエッチングされる。次に、厚さ３００オングストローム（３０ｎｍ）の保護酸化物が堆積された後、注入が行われ、ＬＤＤとＳ／Ｄとが同時に形成される。最後に、ゲートの左側および右側の保護酸化物がエッチングされ、コンタクトが形成される。ドーピング濃度の最も高い領域は、保護酸化物内およびＳ／Ｄにおける活性シリコン領域内に形成される。
図１１〜図１６は、ＲＧ−ＴＦＴデバイスの形成工程を示している。ＲＧ−ＴＦＴデバイスは、ＬＣＤディスプレイ用の平面ＴＦＴトランジスタを形成するために既に用いられている多数の従来型プロセス方法を用いて、独自の垂直ＬＤＤ領域を有したＴＦＴデバイスを形成する。このデバイス形成の典型的なプロセスフローについて以下に詳述する。
透明な基板上において、プラズマ化学気相成長法（plasma-enhanced chemical vapor deposition; PECVD）を用いて、厚さが１００ｎｍ〜１μｍのＳｉＯ２を堆積する。この層の厚さは、少なくとも、ＲＧ−ＴＦＴデバイスにおけるＬＤＤ領域の長さと同程度である必要がある。また、絶縁体の２層からなる積層体を基板上に堆積することによって、後のトレンチエッチングにおけるトレンチの深度を制御するためのストップ層を備えることも可能である。ストップ層として、ＰＥＣＶＤを用いて、厚さが２０ｎｍ〜１００μｍのＳｉ３Ｎ４を基板上に堆積することが好ましい。この場合、ＳｉＯ２層の厚さによって、上記トランジスタのＬＤＤ領域の長さを決定できる。
暗視野フォトレジストパターンが、後にゲート電極が形成される開口部と共に露光される。上記ＳｉＯ２層が適切な深さまでエッチングされて、図１１に示されているように、所望の長さのＬＤＤ領域が形成される。
フォトリソグラフィによって得られるパターンの最小幅より短いチャネル長のＲＧ−ＴＦＴデバイスを所望する場合は、ＳｉＯ２からなる底部絶縁体層をＰＥＣＶＤを用いて堆積し、チャネル長（Ｌｅｆｆ）を短くする。これによって、図１２に示されているように、トレンチ幅を短くできる。上記の底部絶縁体層は、トレンチ最上部の角を丸くするために用いることもできる。窒化ケイ素のストップ層を用いる場合、底部絶縁体層は、次に説明するシリコン堆積において用いられる単一面となる。
ＲＧ−ＴＦＴデバイスにおいて活性層となる、厚さ３０〜１００ｎｍのアモルファスＳｉ（ａ−Ｓｉ）層をコンフォーマルに堆積する。上記ａ−Ｓｉ層を、レーザアニーリング法を用いて適宜結晶化させて、移動度の高い活性シリコンを形成するようにしてもよい。結晶化されたＳｉ層をパターン形成およびエッチングして、互いに分離した活性島状部（active islands）を形成する。次に、ゲート絶縁層を堆積する。ゲート絶縁層は、ＳｉＯ２、ＳｉＯ２＋Ｓｉ３Ｎ４、または高誘電率材料から形成されていることが好ましく、厚さが１０〜１００ｎｍであることが好ましい。さらに、ゲート絶縁層上にゲート電極層を堆積する。ゲート電極層は、ＰＥＣＶＤポリシリコン、あるいはタングステンなどの適切な金属であることが好ましく、厚さが３００ｎｍ〜１ｕｍであることが好ましい。このゲート電極層は、図１３に示されているように、トレンチ開口部を充填する。
上記ゲート電極層は、異方性エッチングによってパターン形成される。このとき、ゲート電極層はトレンチ領域内にのみ残される。基板上の全デバイスが、トレンチの構造を利用して形成される場合には、ゲート電極層をパターン形成する工程を、フォトリソグラフィを行わずに行うことができる。必要に応じて、ゲートエッチング前にフォトパターン形成を追加することによって、従来の平面ＴＦＴを備えることも可能である。ゲートエッチング後のパターンは、図１４に示されている。
Ｐチャネル金属酸化物半導体（P-channel metal-oxide-semiconductor; PMOS）デバイスがフォトレジストによって覆われ、１ｅ１５〜７ｅ１５の量リンまたはヒ素が、５〜２５ｋｅＶのエネルギーで、Ｎ＋ソース／ドレイン領域に注入される。ＮチャネルＭＯＳ（ＮＭＯＳ）デバイスがフォトレジストによって覆われ、１ｅ１５〜７ｅ１５の量のホウ素が、５〜２５ｋｅＶのエネルギーで、Ｐ＋ソース／ドレイン領域に注入される。本発明に係る方法を用いて形成されたデバイスから得られたドーピング特性のプロセスシミュレーションより、垂直ＬＤＤ領域のドーピング濃度は、ソース／ドレイン領域より低濃度であることが分かる。上記垂直ＬＤＤ領域は、ゲートートレイン領域が形成されている場所から突き出した長さを制御可能である。実質的に、この領域が、重ね合わせおよびリソグラフィの解像度のいずれによっても制限を受けることのない、自己整合型ＧＯＬＤ領域である。
上記ＲＧ−ＴＦＴデバイスは、レーザ、炉、または高速熱アニーリング（rapid thermal annealing; RTA）による従来のＴＦＴプロセスフローを用いて不純物を活性化することによって、完成させることができる。層間絶縁膜（inter-level dielectric; ILD）を堆積およびエッチングして、コンタクト開口部を形成できる。次に、金属配線層が堆積およびエッチングされる。コンタクトおよび配線を備えた最終的な構造は、図１５に示されている。
図１６に示されているＲＧ−ＴＦＴデバイスは、ゲートエッチング工程におけるフォトパターン形成によって生成された従来の平面ＴＦＴを有している。混載集積プロセスフローを用いて、ＬＤＤ領域を持たない平坦かつ長いチャネルデバイスを形成できる。上記ＲＧ−ＴＦＴデバイスは、低い漏出効果を有している。一方、短チャネルデバイスは、高速であることが重要である場合に、トレンチ構造を利用して形成できる。
〔実施形態２〕
本発明に係る自己整合型の低不純物濃度ドレイン（ＬＤＤ）を備えたＲＧ−ＴＦＴの製造方法について、実施形態２として図１７および１８を参照して以下に説明する。
図１７は、自己整合型ＬＤＤを備えたＲＧ−ＴＦＴの形成方法を示すフローチャートである。上記方法は、分かりやすくするために、番号を付した工程を順番に並べた状態で示されている。しかし、この番号によって工程の順序が決定される訳ではない。上記工程の一部は、省略または平行して実施してもよく、あるいは厳密な順序に従うことなく実施してよいことについて理解されたい。上記方法は、工程１７００から始まる。
工程１７０２では、基板を覆う絶縁体を堆積する。この絶縁体は、二酸化ケイ素、二酸化ケイ素と窒化ケイ素との積層体、あるいは高誘電率材料であってよい。工程１７０４では、上記絶縁体に、底部および側壁を有するトレンチをエッチングする。工程１７０６では、上記絶縁体および上記トレンチを覆う活性Ｓｉ層を形成する。工程１７０８では、活性Ｓｉ層を覆うゲート酸化物層を形成する。工程１７１０では、トレンチ内のゲート酸化物層を覆う、リセスゲートを形成する。工程１７１２では、ＴＦＴをドープ処理する。工程１７１４では、上記ドーピングよって、トレンチ側壁を覆うＬＤＤ領域が、活性Ｓｉ層内に形成される。
本実施形態では、工程１７１４におけるＬＤＤ領域の形成において、ＬＤＤ領域の長さが、トレンチ側壁の最上部からトレンチ底部へ伸びるように形成する工程を含んでいる。別の形態では、ＬＤＤ領域のドーピング濃度は、ＬＤＤの長さに応じて低下する。例えば、工程１７０２において、窒化ケイ素層を覆い且つある厚さを有した二酸化ケイ素層、を有する絶縁体を形成した場合、工程１７０４では、上記二酸化ケイ素層を貫通して、上記窒化ケイ素層までエッチングし、トレンチを形成する。ここでいう「ある厚さ」とは、１つの（一種類の）厚さのことである。したがって、工程１７０４では、ＬＤＤ領域の長さは、上記二酸化ケイ素層の厚さに応じた長さとなる。
工程１７０６における活性Ｓｉ層の形成は、絶縁体上であり、かつＬＤＤ領域に隣接する活性Ｓｉ層を堆積する工程を含んでいる。一実施形態では、工程１７１６では、ＴＦＴにおけるドーピング処理（工程１７１２）によって、ＬＤＤ領域の形成（工程１７１４）と同時に、ＬＤＤ領域に隣接する活性Ｓｉ層内にＳ／Ｄ領域を形成する。一般的には、このＳ／Ｄ領域のドーピング濃度は、ＬＤＤ領域のドーピング濃度より高い。同様に、工程１７１８では、上記ドーピング処理によって、ＬＤＤ領域の形成（工程１７１４）と同時に、トレンチ底部上の活性Ｓｉ層内にチャネル領域を形成する。これらの形態において、通常、工程１７１２は、単一の注入工程である。
別の実施形態では、ＴＦＴにおけるドーピング（工程１７１２）は、第１のエネルギーを用いて、不純物の第１の注入を行う工程を含んでいる。次の工程１７１６では、第１の注入によりＳ／Ｄ領域を形成する。工程１７１６後の工程１７１２は、上記第１のエネルギーより大きい第２のエネルギーを用いて、不純物の第２の注入を行う工程を含んでいる。続く工程１７１４は、上記第２の注入によりＬＤＤ領域を形成する工程を含んでいる。より明確には、堆積された保護酸化物の厚さが、両方、すなわち第１および第２の注入の深さに影響を与えている。上記第１の注入は、大量の不純物を用いて、浅くＳ／Ｄ注入を行う。上記第２の注入は、少量の不純物を用いて、深くＬＤＤ注入を行う。Ｓ／Ｄ特性は、非常に大量の不純物を注入するＳ／Ｄ注入によって決定される。Ｓ／Ｄ抵抗値に与えるＬＤＤ注入の影響は、ごくわずかである。したがって上記２回の注入は、それぞれ、異なる領域（ＬＤＤ領域またはＳ／Ｄ領域）に関連している。
別の実施形態では、非常に少量で注入を行うことによって、Ｖｔを調整してもよい。標準的なＣＭＯＳデバイスでは、種類の異なる複数のデバイスに対して、５回もの別々のチャネル注入が行われる。液晶ディスプレイ（ＬＣＤ）に用いられるＴＦＴの場合では、活性Ｓｉ層のレーザ結晶化前に、ブランケットチャネル注入を行うことが一般的である。これによって、ＴＦＴにおけるＮおよびＰ両方の閾値電圧が高くなる。ＲＧ−ＴＦＴを形成する際に、上記と同じプロセスを行ってもよい。例えば、ＬＤＤ注入が２−５ｅ１３、Ｓ／Ｄ注入が１−７ｅ１５で行われる場合は、チャネルＶｔ注入量は、約１−３ｅ１２であってよい。この形態では、チャネルドーピングは、工程１７１０によるゲート電極の堆積前に行われる。
工程１７０４におけるトレンチのエッチングは、通常、次のサブ工程を含んでいる。工程１７０４ａでは、絶縁体を覆うフォトレジスト層を形成する。工程１７０４ｂでは、このフォトレジスト内に、第１の幅を有するパターンを形成する。工程１７０４ｃでは、このパターン形成をふまえて、第１の幅を有するトレンチをエッチングする。この方法の一形態では、工程１７０５ａでは、活性Ｓｉ層の形成（工程１７０６）前に、底部絶縁体層を形成する。次に工程１７０５ｂでは、形成した底部酸化物層に対応して、上記第１の幅より小さい第２の幅を有するトレンチを形成する。
別の実施形態では、工程１７０４において、トレンチ底部における第１の幅と、トレンチ側壁の最上部間における第３の幅とを有するトレンチをエッチングする。この第３の幅は、上記第１の幅より大きい（図７参照）。
図１８は、不純物の注入を単一工程で行うＴＦＴの形成方法を示すフローチャートである。この方法は、工程１８００から始まる。工程１８０２では、絶縁体内にトレンチをエッチングする。工程１８０４では、上記絶縁体および上記トレンチを覆う活性Ｓｉ層を形成する。工程１８０６では、上記活性Ｓｉ層を覆うゲート酸化物層を形成する。工程１８０８では、トレンチ内に、上記ゲート酸化物層を覆うゲート電極を形成する。より具体的には、トレンチ内に、上記ゲート酸化物層を覆う多結晶Ｓｉまたは金属などの材料を堆積する。この材料は、後に処理されてゲート電極となる。工程１８１０では、単一の注入工程でＴＦＴをドープ処理する。この単一工程によるドーピング処理（ドープ処理）によって、工程１８１２では、高濃度にドープされた領域、ソース／ドレイン（Ｓ／Ｄ）、低濃度にドープされた領域（ＬＤＤ）、および非ドープ（真性）チャネル領域を同時に形成する。上記ゲートがポリシリコン材料である場合、工程１８１２では、ドープされたゲートを形成すると同時に、チャネル、Ｓ／Ｄ、およびＬＤＤ領域を形成する。
本実施形態では、工程１８０２において、側壁および底部を有するトレンチを形成する。次に工程１８１２では、ゲート電極とトレンチ底部とに挟まれた活性Ｓｉ層内にチャネルを形成する。同様に、工程１８１２では、ゲート電極とトレンチ側壁とに挟まれた活性Ｓｉ層内にＬＤＤ領域を形成する。
ＲＧ−ＴＦＴ、および対応する形成プロセスについて説明してきた。具体的な材料およびプロセス工程は、本発明を説明するための例として挙げたものであり、本発明はこれらの例のみに限定されるものではない。当業者であれば、本発明の別の変形例および実施形態を考案するであろう。
本発明に係る、自己整合型の低不純物濃度ドレイン（ＬＤＤ）を備えたリセスゲート薄膜トランジスタ（ＲＧ−ＴＦＴ）は、ＴＦＴを用いた液晶ディスプレイにおいて好適に用いることができる。
ＴＦＴの断面図、および高ドレイン電圧におけるキンク効果を示す電流‐電圧（Ｉ−Ｖ）グラフである（従来技術）。 ＴＦＴデバイスの部分断面図、および別々のデバイス構造におけるゲート下の電界強度のシミュレーションを示す図である（従来技術）。 トランジスタの部分断面図であり、スペーサを備えたＬＤＤ構造を形成するための工程を示す図である（従来技術）。 トランジスタの部分断面図であり、ＧＯＬＤプロセスを用いてＴＦＴを形成するための工程を示す図である（従来技術）。 自己整合型の低不純物濃度ドレイン（ＬＤＤ）を備えたリセスゲート薄膜トランジスタ（ＲＧ−ＴＦＴ）の部分断面図である。 図５に示すＲＧ−ＴＦＴの第１の変形例の部分断面図である。 図５に示すＲＧ−ＴＦＴの第２の変形例の部分断面図である。 図５に示すＲＧ−ＴＦＴをより簡素に示した部分断面図である。 単一工程による注入プロセスによって得られたドーピング濃度特性を示す断面図およびグラフである。 イオンドーピング特性を示すグラフである。 ＲＧ−ＴＦＴデバイスの形成工程を示す図である。 ＲＧ−ＴＦＴデバイスの形成工程を示す図である。 ＲＧ−ＴＦＴデバイスの形成工程を示す図である。 ＲＧ−ＴＦＴデバイスの形成工程を示す図である。 ＲＧ−ＴＦＴデバイスの形成工程を示す図である。 ＲＧ−ＴＦＴデバイスの形成工程を示す図である。 自己整合型かつＬＤＤを備えたＲＧ−ＴＦＴの形成方法を示すフローチャートである。 不純物の注入を単一工程で行うＴＦＴの形成方法を示すフローチャートである。
符号の説明
５００ ＲＧ−ＴＦＴ
５０２ 基板
５０４ 絶縁体層
５０４ａ 二酸化ケイ素層
５０４ｂ 窒化ケイ素層
５０６ トレンチ
５１２ 活性シリコン（Ｓｉ）層
５１４ ゲート酸化物層
５１６ リセスゲート電極
５１８ ＬＤＤ領域
５２６ Ｓ／Ｄ領域
６００ 底部絶縁体層

Claims (25)

  1. 自己整合型の低不純物濃度ドレイン（ＬＤＤ）を備えたリセスゲート薄膜トランジスタ（ＲＧ−ＴＦＴ）を形成するための方法であって、
    基板を覆う絶縁体を堆積する絶縁体堆積工程と、
    底部と側壁とを有するトレンチを、上記絶縁体内にエッチングするエッチング工程と、
    上記絶縁体および上記トレンチを覆う活性シリコン（Ｓｉ）層を形成する活性Ｓｉ層形成工程と、
    上記活性Ｓｉ層を覆うゲート酸化物層を形成するゲート酸化物層形成工程と、
    上記ゲート酸化物層を覆うリセスゲート電極を、上記トレンチ内に形成するリセスゲート電極形成工程と、
    ＴＦＴをドーピング処理するドーピング処理工程と、
    上記ドーピング処理によって、上記トレンチの側壁を覆うＬＤＤ領域を、上記活性Ｓｉ層内に形成するＬＤＤ領域形成工程と、を含むことを特徴とする方法。
  2. 上記ＬＤＤ領域工程は、上記トレンチの側壁の最上部から上記トレンチの底部までの長さを有するＬＤＤ領域を形成する工程を含むことを特徴とする請求項１に記載の方法。
  3. 上記絶縁体形成工程は、窒化ケイ素層を覆い、かつ、ある厚さを有した二酸化ケイ素層を形成する工程を含み、
    上記エッチング工程は、上記二酸化ケイ素層を貫通して上記窒化ケイ素層において停止するように上記トレンチをエッチングする工程を含み、
    上記ＬＤＤ領域形成工程は、上記二酸化ケイ素層の厚さに対応した長さを有するＬＤＤ領域を形成する工程を含むことを特徴とする請求項２に記載の方法。
  4. 上記ＬＤＤ領域形成工程は、上記ＬＤＤ領域の長さに応じてドーピング濃度の低下するＬＤＤ領域を形成する工程を含むことを特徴とする請求項２に記載の方法。
  5. 上記活性Ｓｉ層形成工程は、上記絶縁体上において、上記ＬＤＤ領域に隣接して活性Ｓｉ層を形成する工程を含み、かつ
    上記方法は、上記ドーピング処理工程によって、上記ＬＤＤ領域の形成と同時に、上記活性Ｓｉ層内において、上記ＬＤＤ領域に隣接してソース／ドレイン（Ｓ／Ｄ）領域を形成するＳ／Ｄ領域形成工程をさらに含むことを特徴とする請求項４に記載の方法。
  6. 上記Ｓ／Ｄ領域形成工程は、上記ＬＤＤ領域のドーピング濃度より高いドーピング濃度を有するＳ／Ｄ領域を形成する工程を含むことを特徴とする請求項５に記載の方法。
  7. 上記ＬＤＤ領域の形成と同時に、上記ドーピング処理工程によって、上記トレンチの底部に積層された上記活性Ｓｉ層内にチャネル領域を形成するチャネル領域形成工程をさらに含むことを特徴とする請求項１に記載の方法。
  8. 上記絶縁体形成工程は、二酸化ケイ素、二酸化ケイ素と窒化ケイ素との積層体、および高誘電体からなる群から選択された絶縁体を形成する工程を含むことを特徴とする請求項１に記載の方法。
  9. 上記エッチング工程は、
    上記絶縁体を覆うフォトレジスト層を形成するフォトレジスト層形成工程と、
    第１の幅を有する上記フォトレジスト層内にパターンを形成するパターン形成工程と、
    上記パターン形成に応じて、上記第１の幅を有するトレンチをエッチングするトレンチエッチング工程とを含んでおり、
    上記活性Ｓｉ層を形成する前に底部絶縁体層を形成する底部絶縁体層形工程と、
    上記底部酸化物層に応じて、上記第１の幅より小さい、トレンチの第２の幅を形成する第２の幅形成工程とをさらに含むことを特徴とする請求項１に記載の方法。
  10. 上記エッチング工程は、上記トレンチの底部における上記第１の幅と、当該第１の幅より大きい、上記トレンチの側壁の最上部間における第３の幅とを有するトレンチをエッチングする工程を含むことを特徴とする請求項１に記載の方法。
  11. 上記ドーピング処理工程は、第１のエネルギーを用いて不純物の第１の注入を行う第１の注入工程を含み、
    上記方法は、上記第１の注入によってＳ／Ｄ領域を形成するＳ／Ｄ領域形成工程をさらに含んでいるとき、
    上記ドーピング処理工程は、上記第１のエネルギーより大きい第２のエネルギーを用いて不純物の第２の注入を行う第２の注入工程を含み、
    かつ上記ＬＤＤ領域形成工程は、上記第２の注入に応じて、ＬＤＤ領域を形成する工程を含むことを特徴とする請求項１に記載の方法。
  12. 自己整合型の低不純物濃度ドレイン（ＬＤＤ）を備えたリセスゲート薄膜トランジスタ（ＲＧ−ＴＦＴ）であって、
    基板と、
    上記基板を覆う絶縁体と、
    上記絶縁体内に形成された、底部と側壁とを有するトレンチと、
    上記絶縁体およびトレンチを覆う活性シリコン（Ｓｉ）層と、
    上記活性Ｓｉ層を覆うゲート酸化物層と、
    上記トレンチ内に形成された、上記ゲート酸化物層を覆うリセスゲート電極と、
    上記活性Ｓｉ層内に形成された、上記トレンチの側壁を覆うＬＤＤ領域とを有することを特徴とするＲＧ−ＴＦＴ。
  13. 上記ＬＤＤ領域の長さは、上記トレンチの側壁の最上部から、上記トレンチの底部まで形成されていることを特徴とする請求項１２に記載のＲＧ−ＴＦＴ。
  14. 上記ＬＤＤ領域のドーピング濃度は、上記ＬＤＤ領域の長さに応じて低下することを特徴とする請求項１３に記載のＲＧ−ＴＦＴ。
  15. 上記絶縁体は、窒化ケイ素層を覆い、かつ、ある厚さを有した二酸化ケイ素層であり、
    上記トレンチの側壁は、上記二酸化ケイ素層に形成されており、上記トレンチの底部は、上記窒化ケイ素層上に形成されており、
    上記ＬＤＤ領域の長さは、上記二酸化ケイ素層の厚さに対応していることを特徴とする請求項１２に記載のＲＧ−ＴＦＴ。
  16. 上記活性Ｓｉ層は、上記絶縁体上において、上記ＬＤＤ領域に隣接して形成されており、
    上記活性Ｓｉ層内において、上記ＬＤＤ領域に隣接したソース／ドレイン（Ｓ／Ｄ）領域をさらに有していることを特徴とする請求項１２に記載のＲＧ−ＴＦＴ。
  17. 上記Ｓ／Ｄ領域のドーピング濃度は上記ＬＤＤ領域より大きいことを特徴とする請求項１６に記載のＲＧ−ＴＦＴ。
  18. 上記トレンチの底部上の上記活性Ｓｉ層内に、チャネル領域をさらに有していることを特徴とする請求項１２に記載のＲＧ−ＴＦＴ。
  19. 上記絶縁体は、二酸化ケイ素、二酸化ケイ素と窒化ケイ素との積層体、および高誘電体からなる群から選択されることを特徴とする請求項１２に記載のＲＧ−ＴＦＴ。
  20. 上記トレンチと上記活性Ｓｉ層との間に挟まれた底部絶縁体層をさらに有しており、
    上記トレンチは、上記絶縁体によって形成されたトレンチ側壁間における第１の幅と、当該第１の幅より小さい、上記底部絶縁体によって形成されたトレンチ側壁間における第２の幅とを有していることを特徴とする請求項１２に記載のＲＧ−ＴＦＴ。
  21. 上記トレンチは、上記トレンチの底部における第１の幅と、当該第１の幅より小さい、上記トレンチ側壁の最上部間における第３の幅とを有していることを特徴とする請求項１２に記載のＲＧ−ＴＦＴ。
  22. 単一工程による不純物注入によって薄膜トランジスタ（ＴＦＴ）を形成する方法であって、
    絶縁体内に底部と側壁とを有するトレンチを、上記絶縁体内にエッチングするエッチング工程と、
    上記絶縁体および上記トレンチを覆う活性シリコン（Ｓｉ）層を形成する活性Ｓｉ層形成工程と、
    上記活性Ｓｉ層を覆うゲート酸化物層を形成するゲート酸化物層形成工程と、
    上記ゲート酸化物層を覆うゲート電極を、上記トレンチ内に形成するゲート電極形成工程と、
    単一の注入工程によって、ＴＦＴをドーピング処理するドーピング処理工程と、
    上記ドーピング処理によって、高濃度にドープされたソース／ドレイン（Ｓ／Ｄ）と、低濃度にドープされたドレイン（ＬＤＤ）と、真性チャネル領域とを同時に形成する同時形成工程と、を含むことを特徴とする方法。
  23. 上記エッチング工程は、側壁と底部とを有するトレンチを形成する工程を含み、
    チャネルを形成するチャネル形成工程は、上記ゲート電極と上記トレンチ底部との間に挟まれた上記活性Ｓｉ層内にチャネルを形成する工程を含むことを特徴とする請求項２２に記載の方法。
  24. 上記ＬＤＤ領域形成工程は、上記ゲート電極と上記トレンチの側壁との間に挟まれた上記活性Ｓｉ層内にＬＤＤ領域を形成する工程を含むことを特徴とする請求項２３に記載の方法。
  25. 上記ゲート電極形成工程は、単結晶Ｓｉゲート電極を形成する工程を含み、
    上記同時形成工程は、上記ゲート電極をドーピングすると同時に、上記真性チャネル領域と、上記Ｓ／Ｄ領域と、上記ＬＤＤ領域とを形成する工程を含むことを特徴とする請求項２２に記載の方法。
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