JP2016192580A - 半導体装置の作製方法 - Google Patents
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Abstract
【解決手段】絶縁層に凸状部またはトレンチ(溝部)を形成し、該凸状部またはトレンチ
に接して半導体層のチャネル形成領域を設けることで、チャネル形成領域を基板垂直方向
に延長させる。これによって、トランジスタの微細化を達成しつつ、実効的なチャネル長
を延長させることができる。また、半導体層成膜前に、半導体層が接する凸状部またはト
レンチの上端コーナー部に、R加工処理を行うことで、薄膜の半導体層を被覆性良く成膜
する。
【選択図】図1
Description
注目されている。該トランジスタは、集積回路(IC)や画像表示装置(表示装置)のよ
うな電子デバイスに広く応用されている。また、トランジスタに適用可能な半導体薄膜と
して、酸化物半導体等のワイドギャップ半導体を用いる技術が注目されている。
トランジスタのチャネル形成領域に適用可能であることが確認されている。
格化、などを達成するためには、トランジスタの微細化は必須である。
。例えば、ソース電極およびドレイン電極と、チャネル形成領域とは電気的に接続される
が、微細化に伴う被覆性の低下などに起因して、断線や接続不良などが生じうる。
効果とは、トランジスタの微細化(チャネル長(L)の縮小)に伴って顕在化する電気特
性の劣化である。短チャネル効果は、ドレインの電界の効果がソースにまでおよぶことに
起因するものである。短チャネル効果の具体例としては、しきい値電圧の低下、S値の増
大、漏れ電流の増大などがある。特に、酸化物半導体等のワイドギャップ半導体を用いた
トランジスタは、シリコンを用いたトランジスタのようにドーピングによるしきい値制御
を適用することが困難であるため、短チャネル効果が現れやすい傾向にある。
方法を提供することを目的の一とする。
レンチに接して半導体層のチャネル形成領域を設けることで、チャネル形成領域を基板垂
直方向に延長させる。これによって、トランジスタの微細化を達成しつつ、実効的なチャ
ネル長を延長させることができる。また、半導体層成膜前に、半導体層が接する凸状部ま
たはトレンチの上端コーナー部に、R加工処理を行うことで、薄膜の半導体層を被覆性良
く成膜することが可能となる。より具体的には、以下の作製方法とすることができる。
以上60nm以下の曲面を有する領域を形成し、少なくとも曲面を有する領域に接するよ
うに、絶縁層上にワイドギャップ半導体層を形成し、ワイドギャップ半導体層に電気的に
接続するソース電極及びドレイン電極を形成し、ワイドギャップ半導体層上にゲート絶縁
層を形成し、ゲート絶縁層上にゲート電極を形成する半導体装置の作製方法である。
膜厚を有する第1の領域と、第1の膜厚より小さい第2の膜厚を有する第2の領域と、を
形成し、第1の領域の上端コーナー部を、希ガスプラズマ処理によって曲率半径20nm
以上60nm以下の曲面状に加工し、少なくとも曲面状に加工した上端コーナー部を含む
第1の領域と、第2の領域の少なくとも一部に接して、ワイドギャップ半導体層を形成し
、ワイドギャップ半導体層に電気的に接続するソース電極及びドレイン電極を形成し、ワ
イドギャップ半導体層上にゲート絶縁層を形成し、ゲート絶縁層上にゲート電極を形成す
る半導体装置の作製方法である。
レジストマスクを形成し、レジストマスクを用いて、金属層をパターン形成した後、レジ
ストマスクを除去し、パターン形成された金属層を用いて、絶縁層をエッチングして、第
1の膜厚を有する第1の領域と、第1の膜厚より小さい第2の膜厚を有する第2の領域と
、を形成し、パターン形成された金属層を、フッ素を含むガス及び塩素を含むガスのいず
れかまたは双方を用いてドライエッチングして、パターン形成された金属層を除去すると
ともに、第1の領域の上端コーナー部を曲率半径20nm以上60nm以下の曲面状に加
工し、少なくとも曲面状に加工した上端コーナー部を含む第1の領域と、第2の領域の少
なくとも一部に接して、ワイドギャップ半導体層を形成し、ワイドギャップ半導体層に電
気的に接続するソース電極及びドレイン電極を形成し、ワイドギャップ半導体層上にゲー
ト絶縁層を形成し、ゲート絶縁層上にゲート電極を形成する半導体装置の作製方法である
。
ジストマスクを加熱処理して表面に曲面を有するレジストマスクとし、曲面を有するレジ
ストマスクを用いて、絶縁層をエッチングして、第1の膜厚を有し、上端コーナー部を曲
率半径20nm以上60nm以下の曲面状に加工された第1の領域と、第1の膜厚より小
さい第2の膜厚を有する第2の領域と、を形成し、少なくとも曲面状に加工された上端コ
ーナー部を含む第1の領域と、第2の領域の少なくとも一部に接して、ワイドギャップ半
導体層を形成し、ワイドギャップ半導体層に電気的に接続するソース電極及びドレイン電
極を形成し、ワイドギャップ半導体層上にゲート絶縁層を形成し、ゲート絶縁層上にゲー
ト電極を形成する半導体装置の作製方法である。
領域の一と、第1の領域の他の一と、の間に配置することで、絶縁層にトレンチを形成し
、ゲート電極を、トレンチと重畳する位置に形成してもよい。
る第2の領域の一と、第2の領域の他の一と、の間に配置することで、絶縁層に凸状部を
形成し、ゲート電極を、凸状部と重畳する位置に形成してもよい。
、酸化物半導体層を形成してもよい。
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極
」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外し
ない。
に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあ
り、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極
」や「配線」が一体となって形成されている場合なども含む。
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いること
ができるものとする。
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
(ISO4287:1997)で定義されている算術平均粗さ(arithmetic
mean surface roughness)(Ra)を、曲面に対して適用できる
よう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値で
表現される。
抜き取り部の平均線の方向をx軸、縦倍率の方向(x軸に垂直な方向)をy軸とし、粗さ
曲線をy=f(x)で表すとき、次の式(1)で与えられる。
x,y)で表すとき、基準面から指定面までの偏差の絶対値を平均した値で表現され、次
の式(2)で与えられる。
1))(x1,y2,f(x1,y2))(x2,y1,f(x2,y1))(x2,y
2,f(x2,y2))の4点で表される四角形の領域とし、指定面が理想的にフラット
であるとしたときの面積をS0とする。
まり、指定面の高さの平均値をZ0とするとき、基準面の高さもZ0で表される。
方法を提供することができる。
能になる。トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が小
さくなり、半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コスト
は抑制される。また、半導体装置が小型化されるため、同程度の大きさでさらに機能が高
められた半導体装置を実現することができる。または、半導体装置の高集積化が可能とな
る。また、トランジスタの微細化による、動作の高速化、低消費電力化などの効果を得る
こともできる。
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する
実施の形態および実施例において、同一部分又は同様な機能を有する部分には同一の符号
を異なる図面間で共通して用い、その繰り返しの説明は省略する。
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
同を避けるために付すものであり、数的に限定するものではないことを付記する。
本実施の形態では、開示する発明の一態様に係る半導体装置及びその作製工程の例につい
て、図1を参照して説明する。
物半導体を用いる例を示す。酸化物半導体としては、少なくともシリコンの1.1eVよ
りも大きい禁制帯幅を持つ酸化物半導体を適用することができ、例えば、禁制帯幅が3.
15eVであるIn−Ga−Zn−O系酸化物半導体、禁制帯幅が約3.0eVである酸
化インジウム、禁制帯幅が約3.0eVであるインジウム錫酸化物、禁制帯幅が約3.3
eVであるインジウムガリウム酸化物、禁制帯幅が約2.7eVであるインジウム亜鉛酸
化物、禁制帯幅が約3.3eVである酸化錫、禁制帯幅が約3.37eVである酸化亜鉛
などを好ましく用いることができる。ただし、本発明の半導体装置に適用可能なワイドギ
ャップ半導体は、上述の酸化物半導体に限られず、窒化ガリウム、酸化窒化ガリウム、酸
化窒化ガリウム亜鉛等を用いてもよい。このような材料を用いることにより、トランジス
タのオフ電流を極めて低く保つことが可能である。
絶縁層130の上面の少なくとも一部、並びにトレンチ131の底面及び内壁面に接して
設けられた酸化物半導体層144と、酸化物半導体層144と電気的に接続するソース電
極142a及びドレイン電極142bと、酸化物半導体層144上に設けられたゲート絶
縁層146と、トレンチ131内を充填するようにゲート絶縁層146上に設けられたゲ
ート電極148と、を有する。
面及び内壁面に接するように酸化物半導体層144が設けられている。酸化物半導体層1
44のチャネル長方向(キャリアが流れる方向)の断面形状は、トレンチ131の断面形
状に沿って湾曲した形状となっており、トレンチ131の深さが深くなればなるほどトラ
ンジスタ162の実効的なチャネル長を長くすることができる。
1の深さを適宜設定することで実効的なチャネル長を維持することができるため、トラン
ジスタ面積の縮小を達成しつつ短チャネル効果の発現を抑制することが可能である。なお
、トレンチ131の上面形状は、トランジスタ162のチャネル幅方向(キャリアが流れ
る方向と直交する方向)に延在するストライプ形状であるのが好ましい。
って曲面を有する領域が形成されている。上端コーナー部が鋭い角部であると、酸化物半
導体層の被覆性低下による形状不良などを招き、安定した電気的特性が得られにくくなる
恐れがある。しかしながら、本実施の形態において酸化物半導体層144は、少なくとも
曲面を有する領域に接して設けられるため、トレンチ131の上端コーナー部における酸
化物半導体層144の被覆性を向上させ、断線や接続不良を防止することができる。
されることにより、または、十分な酸素が供給されることにより、高純度化されたもので
あることが望ましい。具体的には、例えば、酸化物半導体層144の水素濃度は5×10
19atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望
ましくは5×1017atoms/cm3以下とする。なお、上述の酸化物半導体層14
4中の水素濃度は、二次イオン質量分析法(SIMS:Secondary Ion M
ass Spectrometry)で測定されるものである。このように、水素濃度が
十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギー
ギャップ中の欠陥準位が低減された酸化物半導体層144では、キャリア濃度が1×10
12/cm3未満、望ましくは、1×1011/cm3未満、より望ましくは1.45×
1010/cm3未満となる。例えば、室温(25℃)でのオフ電流(ここでは、単位チ
ャネル幅(1μm)あたりの値)は100zA(1zA(ゼプトアンペア)は1×10−
21A)以下、好ましくは10zA以下、より好ましくは1zA以下、さらに好ましくは
100yA(1yA(ヨクトアンペア)は1×10−24A)以下レベルにまで低くする
ことができる。このように、i型化(真性化)または実質的にi型化された酸化物半導体
を用いることで、極めて優れたオフ電流特性のトランジスタ162を得ることができる。
晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用す
ることができ、当該基板上に半導体素子が形成されていてもよい。なお、一般に「SOI
基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等
においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板
も含むものとする。つまり、「SOI基板」が有する半導体層は、シリコン半導体層に限
定されない。また、SOI基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導
体層が設けられた構成のものが含まれるものとする。
化シリコン膜、または酸化窒化アルミニウム膜等を形成することができる。
トレンチ131は、例えば、絶縁層130上にフォトリソグラフィ工程によりレジストマ
スクを形成し、レジストマスクを用いた絶縁層130のエッチングによって形成すること
ができる。
eactive Ion Etching)法、ICP(Inductively Co
upled Plasma)エッチング法、ECR(Electron Cyclotr
on Resonance)エッチング法、平行平板型(容量結合型)エッチング法、マ
グネトロンプラズマエッチング法、2周波プラズマエッチング法またはヘリコン波プラズ
マエッチング法等のドライエッチング法を用いることができる。また、エッチングガスと
しては、三フッ化メタン(CHF3)、四フッ化炭素(CF4)、パーフルオロシクロブ
タン(C4F8)などのフロロカーボン系ガス、メタン(CH4)、水素、ヘリウム、又
はアルゴンなどの希ガスを、適宜混合して用いることができる。
成する。複数回のエッチング工程を行う場合、ドライエッチング工程とウェットエッチン
グ工程を組み合わせてもよい。
130aと、第1の膜厚よりも小さい膜厚を有する第2の領域130bと、が形成される
ことになる。第2の領域130bが、第1の領域130aの一と、他の第1の領域130
aの一と、の間に配置されることで、溝部(トレンチ131)が形成されている、と言い
換えることもできる。
プラズマ処理によって、第1の領域130aの上面と、第1の領域130aと第2の領域
130bの境界面と、からなるコーナー部(以下、第1の領域130aの上端コーナー部
とも記載する)が丸みを帯び(R加工処理されて)、曲面を有する領域132が形成され
る(図1(B)参照)。プラズマ処理には、アルゴン、クリプトン、キセノンなど質量の
大きい希ガス元素を用いることが好ましい。希ガスプラズマ処理によって、第1の領域1
30aの上端コーナー部が、好ましくは曲率半径20nm以上60nm以下の曲面状に加
工される。
物などの不純物をスパッタリングの効果で除去することも可能である。また、絶縁層13
0表面を平坦化することも可能である。例えば、絶縁層130(曲面を有する領域132
を含む)の表面を平坦化して表面粗さを低減し、絶縁層130の平均面粗さを、好ましく
は0.1nm以上0.5nm未満とすることができる。
化物半導体層144を形成する(図1(C)参照)。酸化物半導体層144は、曲面を有
する領域132を含む第1の領域130aと、第2の領域130bの少なくとも一部に接
して、設けられることとなる。絶縁層130において、第1の領域130aの上端コーナ
ー部に曲面を有する領域132を含むことで、酸化物半導体層144の被覆性を向上させ
、断線や接続不良を防止することができる。
BE(Molecular Beam Epitaxy)法、パルスレーザ堆積法、AL
D(Atomic Layer Deposition)法等を適宜用いることができる
。また、酸化物半導体層144は、スパッタリングターゲット表面に対し、概略垂直に複
数の基板表面がセットされた状態で成膜を行うスパッタ装置、所謂CPスパッタ装置(C
olumnar Plasma Sputtering system)を用いて成膜し
てもよい。
酸化物半導体を用いる。シリコンよりも大きい禁制帯幅を持つ酸化物半導体としては、例
えば、四元系金属の酸化物であるIn−Sn−Ga−Zn−O系酸化物半導体や、三元系
金属の酸化物であるIn−Ga−Zn−O系酸化物半導体、In−Sn−Zn−O系酸化
物半導体、In−Al−Zn−O系酸化物半導体、Sn−Ga−Zn−O系酸化物半導体
、Al−Ga−Zn−O系酸化物半導体、Sn−Al−Zn−O系酸化物半導体、Hf−
In−Zn−O系酸化物半導体や、二元系金属の酸化物であるIn−Zn−O系酸化物半
導体、Sn−Zn−O系酸化物半導体、Al−Zn−O系酸化物半導体、Zn−Mg−O
系酸化物半導体、Sn−Mg−O系酸化物半導体、In−Mg−O系酸化物半導体や、I
n−Ga−O系酸化物半導体、一元系金属の酸化物であるIn−O系酸化物半導体、Sn
−O系酸化物半導体、Zn−O系酸化物半導体などを用いることができる。本実施の形態
では、In−Ga−Zn−O系酸化物半導体を用いる。
ム(Ga)、亜鉛(Zn)を有する酸化物半導体、という意味であり、その組成比は問わ
ない。
薄膜を用いることができる。ここで、Mは、Zn、Ga、Al、Mn及びCoから選ばれ
た一または複数の金属元素を示す。例えばMとして、Ga、Ga及びAl、Ga及びMn
、またはGa及びCoなどがある。
いるターゲット中の金属元素の原子数比は、In:Sn:Zn=1:2:2、In:Sn
:Zn=2:1:3、In:Sn:Zn=1:1:1などとすればよい。
金属元素の原子数比は、In:Zn=50:1〜1:2(モル数比に換算するとIn2O
3:ZnO=25:1〜1:4)、好ましくはIn:Zn=20:1〜1:1(モル数比
に換算するとIn2O3:ZnO=10:1〜1:2)、さらに好ましくはIn:Zn=
15:1〜1.5:1(モル数比に換算するとIn2O3:ZnO=15:2〜3:4)
とする。In−Zn−O系酸化物半導体の形成に用いるターゲットは、原子数比がIn:
Zn:O=X:Y:Zのとき、Z>1.5X+Yとする。
スと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層144への水素、水、
水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が
十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。
AC−OS(C Axis Aligned Crystalline Oxide S
emiconductor)膜を用いてもよい。
は、結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、
当該結晶部は、一辺が100nm未満の立方体内に収まる大きさであることが多い。また
、透過型電子顕微鏡(TEM:Transmission Electron Micr
oscope)による観察像では、CAAC−OS膜に含まれる非晶質部と結晶部の境界
は明確ではない。また、TEMによってCAAC−OS膜には粒界(グレインバウンダリ
ーともいう)は確認できない。そのため、CAAC−OS膜は、粒界に起因する電子移動
度の低下が抑制される。
ル又は表面の法線ベクトルに平行な方向に揃い、かつab面に垂直な方向から見て三角形
状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状または金
属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれa軸及び
b軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、85°
以上95°以下の範囲も含まれることとする。また、単に平行と記載する場合、−5°以
上5°以下の範囲も含まれることとする。
C−OS膜の形成過程において、酸化物半導体層の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、CA
AC−OS膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
ル又は表面の法線ベクトルに平行な方向に揃うため、CAAC−OS膜の形状(被形成面
の断面形状又は表面の断面形状)によっては互いに異なる方向を向くことがある。なお、
結晶部のc軸の方向は、CAAC−OS膜が形成されたときの被形成面の法線ベクトル又
は表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、又は成膜後
に加熱処理などの結晶化処理を行うことにより形成される。
を低減することが可能である。よって、当該トランジスタは信頼性が高い。
体層144を形成すればよく、基板を加熱する温度としては、150℃以上450℃以下
とすればよく、好ましくは基板温度が200℃以上350℃以下とする。なお、酸化物半
導体層の形成時に、基板を加熱する温度を高くすることで、非晶質な部分に対して結晶部
分の占める割合の多いCAAC−OS膜とすることができる。
晶は絶縁層130の表面に概略垂直な方向に成長するため、酸化物半導体層144を成膜
する絶縁層130の表面の平坦性が良好であると、酸化物半導体層144の結晶性が向上
する。本実施の形態においては、酸化物半導体層144の成膜前の希ガスプラズマ処理に
よって、酸化物半導体層144の被成膜面である絶縁層130表面の平坦性が向上してい
る。よって、該希ガスプラズマ処理は、酸化物半導体層144の結晶性の向上のためにも
有用な処理であるといえる。
を行ってもよい。熱処理を行うことによって、酸化物半導体層144中に含まれる水素原
子、又は水素原子を含む物質をさらに除去することができる。熱処理の温度は、不活性ガ
ス雰囲気下、250℃以上700℃以下、好ましくは450℃以上600℃以下、または
基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガス(ヘリウム、
ネオン、アルゴン等)を主成分とする雰囲気であって、水、水素などが含まれない雰囲気
を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、ア
ルゴン等の希ガスの純度を、6N(99.9999%)以上、好ましくは7N(99.9
9999%)以上(すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下
)とする。
実現することができる。
処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層
を島状に加工した後などのタイミングにおいて行うことも可能である。また、このような
脱水化処理、脱水素化処理は、一回に限らず複数回行ってもよい。
層144と電気的に接続するソース電極142a及びドレイン電極142bを形成する。
グステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれ
らを主成分とする合金材料を用いて形成することができる。
ト絶縁層146を形成する(図1(D)参照)。
E法、CVD法、パルスレーザ堆積法、ALD法等を適宜用いることができる。なお、酸
化物半導体層144と接することを考慮すれば、水素等の不純物が十分に除去されている
ことが好ましいため、ゲート絶縁層146は、水素等の不純物が含まれにくいスパッタリ
ング法を用いて形成することが好ましい。
ム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化
シリコン膜等を用いて形成することができる。さらに、ゲート絶縁層146は、作製する
トランジスタのサイズやゲート絶縁層146の段差被覆性を考慮して形成することが好ま
しい。
酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁層146として用いることで
、In−Ga−Zn−O系酸化物半導体に酸素を供給することができ、特性を良好にする
ことができる。
ン、ハフニウムシリケート(HfSixOy(x>0、y>0))、ハフニウムアルミネ
ート(HfAlxOy(x>0、y>0))、窒素が添加されたハフニウムシリケート、
窒素が添加されたハフニウムアルミネートなどのhigh−k材料を用いることでゲート
リーク電流を低減できる。さらに、ゲート絶縁層146は、単層構造としてもよいし、積
層構造としてもよい。
理を行ってもよい。熱処理の温度は、200℃以上450℃以下とするのが好ましく、2
50℃以上350℃以下とするのがより好ましい。第2の熱処理を行うことによって、ト
ランジスタの電気的特性のばらつきを軽減することができる。また、酸化物半導体層14
4と接するゲート絶縁層146が酸素を含む場合、酸化物半導体層144に酸素を供給し
、該酸化物半導体層144の酸素欠損を補填して、i型(真性半導体)またはi型に限り
なく近い酸化物半導体層を形成することもできる。
第2の熱処理のタイミングはこれに限定されない。例えば、ソース電極142a及びドレ
イン電極142bを形成した後に第2の熱処理を行ってもよい。また、第1の熱処理に続
けて第2の熱処理を行ってもよい。
する(図1(E)参照)。本実施の形態において、ゲート電極148は、トレンチ131
内を充填するように設けられる。
ム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金
材料を用いて形成することができる。また、ゲート電極148としてリン等の不純物元素
をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシ
リサイド膜を用いてもよい。ゲート電極148は、単層構造としてもよいし、積層構造と
してもよい。
体的には、窒素を含むIn−Ga−Zn−O膜、窒素を含むIn−Sn−O膜、窒素を含
むIn−Ga−O膜、窒素を含むIn−Zn−O膜、窒素を含むSn−O膜、窒素を含む
In−O膜、金属窒化膜(InN、SnNなど)を用いるのが好ましい。これらの膜は5
eV、好ましくは5.5eV以上の仕事関数を有し、ゲート電極として用いた場合、トラ
ンジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのス
イッチング素子を実現できるためである。
態で示すトランジスタ162は、酸化物半導体層144がトレンチ131の底面及び内壁
面に接して設けられていることで、ソース電極142a及びドレイン電極142b間の距
離(トランジスタ162の見かけ上のチャネル長)よりも、トランジスタ162の実効的
なチャネル長を長くすることが可能である。例えば、トランジスタ162において、トレ
ンチ内壁面、底面に接して酸化物半導体層144を形成することで、チャネル長はトレン
チの底面の幅(第2の領域130bのチャネル長方向の長さ)の2倍以上とすることがで
きる。よって、トランジスタ面積の縮小を図りつつ、短チャネル効果の発現を抑制するこ
とが可能である。
第1の領域130aの上端コーナー部に曲面を有する領域132が設けられていることで
、当該領域に接して設けられる酸化物半導体層144及び、酸化物半導体層144を介し
て当該領域と重畳するゲート絶縁層146の被覆性を向上させ、断線や接続不良を防止す
ることができる。また、これによって、酸化物半導体層144及びゲート絶縁層146に
おいて、局所的に膜厚の小さい領域が形成されることを抑制することができるため、トラ
ンジスタ162の絶縁破壊耐圧を向上させるとともに、ゲートリークの発生を抑制するこ
とができる。
を用いることで、トランジスタ162のオフ電流を低減することができる。本実施の形態
においては、チャネル形成領域に高純度化され、真性化された酸化物半導体層144を用
いることで、トランジスタ162のオフ電流をより低減することが可能となる。
宜組み合わせて用いることができる。
本実施の形態では、上記実施の形態で示した構成と異なる構成を有する半導体装置及びそ
の作製方法を、図2を用いて説明する。
縁層230上であって少なくとも凸状部231に接して設けられたワイドギャップ半導体
層244と、ワイドギャップ半導体層244と電気的に接続するソース電極142a及び
ドレイン電極142bと、ワイドギャップ半導体層244上に設けられたゲート絶縁層1
46と、ゲート絶縁層146上において凸状部231と重畳する位置に設けられたゲート
電極148と、を有する。
に接するようにワイドギャップ半導体層244が設けられている。ワイドギャップ半導体
層244のチャネル長方向の断面形状は、凸状部231の断面形状に沿って湾曲した形状
となっており、凸状部231の高さが高くなればなるほどトランジスタ262の実効的な
チャネル長を長くすることができる。すなわち、本実施の形態で示すトランジスタは、チ
ャネル形成領域を基板垂直方向に延長させることで、ソース電極とドレイン電極間の距離
を微細に保ちつつ、実効的なチャネル長を延長させて短チャネル効果の発現を抑制するこ
とができる点において、先の実施の形態のトランジスタ162と共通している。
も凸状部231の高さを適宜設定することで実効的なチャネル長を維持することができる
ため、トランジスタ面積の縮小を達成しつつ短チャネル効果の発現を抑制することが可能
である。なお、凸状部231の上面形状は、トランジスタ262のチャネル幅方向に延在
するストライプ形状であるのが好ましい。
て曲面を有する領域が形成されている。上端コーナー部が鋭いな角部であると、ワイドギ
ャップ半導体層の被覆性低下による形状不良などを招き、安定した電気的特性が得られに
くくなる恐れがある。しかしながら、ワイドギャップ半導体層244は、少なくとも当該
曲面を有する領域に接して設けられるため、凸状部231の上端コーナー部におけるワイ
ドギャップ半導体層244の被覆性を向上させ、断線や接続不良を防止することができる
。
上に金属層250を形成する。
る。金属層250の材料としては、フッ素を含むガス又は塩素を含むガスでエッチング可
能な材料であれば特に限定はない。例えば、Al、Cr、Ta、Ti、Mo、Wから選ば
れた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜
等を用いることができる。また、マンガン、マグネシウム、ジルコニウム、ベリリウム、
トリウムのいずれか一または複数から選択された材料を用いてもよい。
成する(図2(A)参照)。なお、インクジェット法などの液滴吐出法やスクリーン印刷
法などを用いて選択的にレジストマスク240を形成してもよい。レジストマスク240
を選択的に形成することによって、レジスト材料の使用量の削減が図れるため、製造コス
トを削減することができる。
形成された金属層251を形成した後、レジストマスク240を除去する(図2(B)参
照)。パターン形成された金属層251は、後の工程において絶縁層230に凸状部23
1を形成するためのハードマスクとして機能する。
ことができる。但し、微細化のためにはドライエッチングを用いるのが好ましい。ドライ
エッチングを行う場合には、エッチングガスとしてフッ素を含むガス及び塩素を含むガス
のいずれかまたは双方を用いることができる。フッ素を含むガス(フッ素系ガス)として
は、例えば、四フッ化炭素、フッ化硫黄、フッ化窒素、トリフルオロメタン等を用いるこ
とができる。また、塩素を含むガス(塩素系ガス)としては、例えば塩素、塩化ホウ素、
塩化ケイ素、四塩化炭素等を用いることができる。本実施の形態においては、例えば、金
属層としてタングステン膜を成膜し、エッチングガスとして四フッ化炭素、塩素及び酸素
の混合ガスを用いてドライエッチングを行い、パターン形成された金属層251を形成す
るものとする。
ングして、凸状部231を形成する(図2(C)参照)。絶縁層230のエッチングには
、ドライエッチングを好ましく用いることができ、エッチングガスには、フルオロカーボ
ン系のガスを含む混合ガスを用いることができる。例えば、トリフルオロメタンと、メタ
ンと、ヘリウムとの混合ガス、四フッ化炭素と、水素との混合ガス、トリフルオロメタン
と、ヘリウムとの混合ガス、オクタフルオロシクロブタンと、アルゴンとの混合ガス、ま
たは、トリフルオロメタンと、四フッ化炭素と、アルゴンとの混合ガス等を用いることが
できる。当該凸状部231の形成によって、絶縁層230には、第1の膜厚を有する第1
の領域230aと、第1の膜厚よりも小さい膜厚を有する第2の領域230bとが形成さ
れることになる。第1の領域230aが、第2の領域230bの一と、他の第2の領域2
30bの一と、の間に配置されることで、凸状部231が形成されている、と言い換える
こともできる。
ッチングガスとしては、フッ素を含むガス及び塩素を含むガスのいずれかまたは双方を用
いることができる。
ッチングレートよりも高いため、当該ガスを用いて金属層251をエッチングすることで
、露出した絶縁層230の表面及び金属層251と接する領域も同時にエッチングされる
。これによって、第1の領域230aの上端コーナー部が丸みを帯び(R加工処理されて
)、曲面を有する領域232が形成される(図2(D)参照)。金属層251のエッチン
グによって、第1の領域230aの上端コーナー部は、好ましくは曲率半径20nm以上
60nm以下の曲面状に加工される。
層244を形成する(図2(E)参照)。ワイドギャップ半導体層244は、曲面を有す
る領域232を含む第1の領域230aと、第2の領域230bの少なくとも一部に接し
て、設けられることとなる。絶縁層230において、第1の領域230aの上端コーナー
部に曲面を有する領域232を含むことで、ワイドギャップ半導体層244の被覆性を向
上させ、断線や接続不良を防止することができる。
を持つ酸化物半導体(例えばIn−Ga−Zn−O系酸化物半導体は3.15eV、酸化
インジウムは約3.0eV、インジウム錫酸化物は約3.0eV、インジウムガリウム酸
化物は約3.3eV、インジウム亜鉛酸化物は約2.7eV、酸化錫は約3.3eV、酸
化亜鉛は約3.37eVなど)や、GaN(約3.4eV)等を用いることができる。
グ法、MBE(Molecular Beam Epitaxy)法、パルスレーザ堆積
法、ALD(Atomic Layer Deposition)法等を適宜用いること
ができる。
マ処理を行ってもよい。希ガスプラズマ処理によって、絶縁層230表面に付着した酸素
、水分、有機物などの不純物をスパッタリングの効果で除去することも可能である。また
、絶縁層230表面を平坦化することも可能である。例えば、絶縁層230(曲面を有す
る領域232を含む)の表面を平坦化して表面粗さを低減し、絶縁層230の平均面粗さ
を、好ましくは0.1nm以上0.5nm未満とすることができる。また、当該希ガスプ
ラズマ処理によって、第1の領域230aの上端コーナー部をさらに平滑性よくすること
も可能である。
ン電極142bを形成し、ワイドギャップ半導体層244、ソース電極142a及びドレ
イン電極142b上にゲート絶縁層146を形成する。その後、ゲート絶縁層146を介
してワイドギャップ半導体層244上にゲート電極148を形成する(図2(F)参照)
。詳細は先の実施の形態を参酌することができる。
態で示すトランジスタ262は、ワイドギャップ半導体層244が凸状部231に接して
設けられていることで、ソース電極142a及びドレイン電極142b間の距離(トラン
ジスタ262の見かけ上のチャネル長)よりも、トランジスタ262の実効的なチャネル
長を長くすることが可能である。例えば、トランジスタ262において、ワイドギャップ
半導体層244が凸状部231に接して設けられていることで、チャネル長を凸状部23
1の底面の幅(第1の領域230aのチャネル長方向の長さ)の2倍以上とすることがで
きる。よって、トランジスタ面積の縮小を図りつつ、短チャネル効果の発現を抑制するこ
とが可能である。
第1の領域230aの上端コーナー部に曲面を有する領域232が設けられていることで
、当該領域に接して設けられるワイドギャップ半導体層244及び、ワイドギャップ半導
体層244を介して当該領域と重畳するゲート絶縁層146の被覆性を向上させ、断線や
接続不良を防止することができる。また、これによって、ワイドギャップ半導体層244
及びゲート絶縁層146において、局所的に膜厚の小さい領域が形成されることを抑制す
ることができるため、トランジスタ262の絶縁破壊耐圧を向上させるとともに、ゲート
リークの発生を抑制することができる。
を用いることで、トランジスタ262のオフ電流を低減することができる。
宜組み合わせて用いることができる。例えば、本実施の形態で示したR加工処理方法を、
実施の形態1で示した方法と置き換えてもよいし、その双方を行うことも可能である。
本実施の形態では、実施の形態1または2で示した作製方法とは異なる半導体装置の作製
方法を示す。具体的には、実施の形態1または2とは異なるトレンチまたは凸状部のR加
工処理方法を示す。
領域を形成する方法を示す。
ク241を形成する(図3(A−1)参照)。レジストマスク241のテーパーの角度(
絶縁層130表面とレジストマスクの側面との角度)は90度未満とすればよい。本実施
の形態では、テーパーの角度が75度であるレジストマスク241とする。
有するレジストマスク242を形成する(図3(A−2)参照)。加熱処理の時間または
温度によって、レジストマスク242の有する曲率半径を制御することが可能である。本
実施の形態においては、レジストマスク241を180℃で2時間加熱処理を行い、表面
に曲面を有するレジストマスク242を形成する。
ることで、上端コーナー部(第1の領域130aの上端コーナー部ともいえる)が曲率半
径20nm以上60nm以下の曲面状に加工されたトレンチ131を形成することができ
る。
る領域を形成する方法を示す。
ク241を形成する(図3(B−1)参照)。レジストマスク241のテーパーの角度(
絶縁層230表面とレジストマスクの側面との角度)は90度未満とすればよい。
有するレジストマスク242を形成する(図3(B−2)参照)。
ることで、上端コーナー部(第1の領域230aの上端コーナー部ともいえる)が曲率半
径20nm以上60nm以下の曲面状に加工された凸状部231を形成することができる
。
導体装置を作製することができる。
合わせて用いることができる。
本実施の形態では、実施の形態1に示すトランジスタ162を使用し、電力が供給されな
い状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一
例を、図面を用いて説明する。
憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは
、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、
消費電力を十分に低減することができる。
B)に半導体装置の平面図を、図4(C)に半導体装置の回路図をそれぞれ示す。ここで
、図4(A)は、図4(B)のC1−C2及びD1−D2における断面に相当する。
ジスタ160を有し、上部に第2の半導体材料を用いたトランジスタ162を有するもの
である。トランジスタ162は、実施の形態1で示した構成と同一であるため、図4(A
)、(B)において図1と同じ箇所は、同じ符号を用いて説明する。なお、トランジスタ
162に代えて、実施の形態2で示したトランジスタ262を用いてもよい。
望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料(シリコンなど)
とし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を
用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジ
スタは、その特性により長時間の電荷保持を可能とする。
るが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、開示
する発明の技術的な本質は、情報を保持するためにワイドギャップ半導体をトランジスタ
162に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半
導体装置の具体的な構成をここで示すものに限定する必要はない。
基板100に設けられたチャネル形成領域116と、チャネル形成領域116を挟むよう
に設けられた不純物領域120と、不純物領域120に接する金属化合物領域(半導体材
料を金属材料と反応させて低抵抗化した領域)124と、チャネル形成領域116上に設
けられたゲート絶縁層108と、ゲート絶縁層108上に設けられたゲート電極110と
、を有する。
ここで、電極126は、トランジスタ160のソース電極やドレイン電極として機能する
。また、基板100上にはトランジスタ160を囲むように素子分離絶縁層106が設け
られており、トランジスタ160を覆うように絶縁層130が設けられている。なお、高
集積化を実現するためには、図4(A)に示すようにトランジスタ160がサイドウォー
ル絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ160の特性を重
視する場合には、ゲート電極110の側面にサイドウォール絶縁層を設け、不純物濃度が
異なる領域を含む不純物領域120としてもよい。
構造のトランジスタである。本実施の形態では、ワイドギャップ半導体として、酸化物半
導体層144を有する。ここで、酸化物半導体層144は、高純度化されたものであるこ
とが望ましい。高純度化された酸化物半導体を用いることで、極めて優れたオフ電流特性
のトランジスタ162を得ることができる。
には、導電層153が設けられており、ソース電極142aと、ゲート絶縁層146と、
導電層153とによって、容量素子164が構成される。すなわち、トランジスタ162
のソース電極142aは、容量素子164の一方の電極として機能し、導電層153は、
容量素子164の他方の電極として機能する。導電層153は、ゲート電極148と同じ
工程で作製することができる。
、容量素子164は、別途、トランジスタ162の上方に設けてもよい。例えば、トレン
チ型のキャパシタやスタック型の容量素子を別途、トランジスタ162の上方、或いは、
トランジスタ160の下方に形成し、3次元的に積み重ねることでより高集積化を図って
もよい。
て、絶縁層150上にはトランジスタ162と、他のトランジスタを接続するための配線
156が設けられている。配線156は、絶縁層150及びゲート絶縁層146などに形
成された開口に形成された電極154を介してドレイン電極142bと電気的に接続され
ている。ここで、電極154は、少なくともトランジスタ162の酸化物半導体層144
の一部と重畳するように設けられることが好ましい。
少なくとも一部が重畳するように設けられており、トランジスタ160のソース領域また
はドレイン領域と酸化物半導体層144の一部が重畳するように設けられているのが好ま
しい。また、トランジスタ162及び容量素子164が、トランジスタ160の少なくと
も一部と重畳するように設けられている。例えば、容量素子164の導電層153は、ト
ランジスタ160のゲート電極110と少なくとも一部が重畳して設けられている。この
ような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることが
できるため、高集積化を図ることができる。
イン電極142b及び配線156を接続しているが、開示する発明はこれに限定されない
。例えば、ドレイン電極142bを直接、金属化合物領域124に接触させてもよい。ま
たは、配線156を直接、ドレイン電極142bに接触させてもよい。
極とは、電気的に接続され、第2の配線(2nd Line)とトランジスタ160のド
レイン電極とは、電気的に接続されている。また、第3の配線(3rd Line)とト
ランジスタ162のソース電極またはドレイン電極の一方とは、電気的に接続され、第4
の配線(4th Line)と、トランジスタ162のゲート電極とは、電気的に接続さ
れている。そして、トランジスタ160のゲート電極と、トランジスタ162のソース電
極またはドレイン電極の他方は、容量素子164の電極の一方と電気的に接続され、第5
の配線(5th Line)と、容量素子164の電極の他方は電気的に接続されている
。
いう特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより
、第3の配線の電位が、トランジスタ160のゲート電極、および容量素子164に与え
られる。すなわち、トランジスタ160のゲート電極には、所定の電荷が与えられる(書
き込み)。ここでは、異なる二つの電位レベルを与える電荷(以下Lowレベル電荷、H
ighレベル電荷という)のいずれかが与えられるものとする。その後、第4の配線の電
位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態
とすることにより、トランジスタ160のゲート電極に与えられた電荷が保持される(保
持)。
電荷は長時間にわたって保持される。
で、第5の配線に適切な電位(読み出し電位)を与えると、トランジスタ160のゲート
電極に保持された電荷量に応じて、第2の配線は異なる電位をとる。一般に、トランジス
タ160をnチャネル型とすると、トランジスタ160のゲート電極にHighレベル電
荷が与えられている場合の見かけのしきい値Vth_Hは、トランジスタ160のゲート
電極にLowレベル電荷が与えられている場合の見かけのしきい値Vth_Lより低くな
るためである。ここで、見かけのしきい値とは、トランジスタ160を「オン状態」とす
るために必要な第5の配線の電位をいうものとする。したがって、第5の配線の電位をV
th_HとVth_Lの間の電位V0とすることにより、トランジスタ160のゲート電
極に与えられた電荷を判別できる。例えば、書き込みにおいて、Highレベル電荷が与
えられていた場合には、第5の配線の電位がV0(>Vth_H)となれば、トランジス
タ160は「オン状態」となる。Lowレベル電荷が与えられていた場合には、第5の配
線の電位がV0(<Vth_L)となっても、トランジスタ160は「オフ状態」のまま
である。このため、第2の配線の電位を見ることで、保持されている情報を読み出すこと
ができる。
出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態に
かかわらずトランジスタ160が「オフ状態」となるような電位、つまり、Vth_Hよ
り小さい電位を第5の配線に与えればよい。または、ゲート電極の状態にかかわらずトラ
ンジスタ160が「オン状態」となるような電位、つまり、Vth_Lより大きい電位を
第5の配線に与えればよい。
酸化物半導体)を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて
長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要と
なるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費
電力を十分に低減することができる。また、電力の供給がない場合(ただし、電位は固定
されていることが望ましい)であっても、長期にわたって記憶内容を保持することが可能
である。
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲート
への電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、
ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体
装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信
頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の
書き込みが行われるため、高速な動作も容易に実現しうる。
面積を縮小できるため、高集積化が可能である。
宜組み合わせて用いることができる。
本実施の形態においては、実施の形態2に示すトランジスタ262を使用し、電力が供給
されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装
置について、実施の形態4に示した構成と異なる構成について、図5及び図6を用いて説
明を行う。なお、トランジスタ262に代えて、実施の形態1に示すトランジスタ162
を用いることも可能である。
す概念図である。まず、図5(A)に示す半導体装置について説明を行い、続けて図5(
B)に示す半導体装置について、以下説明を行う。
又はドレイン電極とは電気的に接続され、ワード線WLとトランジスタ262のゲート電
極とは電気的に接続され、トランジスタ262のソース電極又はドレイン電極と容量素子
354の第1の端子とは電気的に接続されている。
している。特に、ワイドギャップ半導体として、高純度化された酸化物半導体を用いるこ
とで、オフ電流を極めて小さくすることができる。このため、トランジスタ262をオフ
状態とすることで、容量素子354の第1の端子の電位(あるいは、容量素子354に蓄
積された電荷)を極めて長時間にわたって保持することが可能である。また、トランジス
タ262では、短チャネル効果が現れにくいというメリットもある。
を行う場合について説明する。
ジスタ262をオン状態とする。これにより、ビット線BLの電位が、容量素子354の
第1の端子に与えられる(書き込み)。その後、ワード線WLの電位を、トランジスタ2
62がオフ状態となる電位として、トランジスタ262をオフ状態とすることにより、容
量素子354の第1の端子の電位が保持される(保持)。
(あるいは容量素子に蓄積された電荷)は長時間にわたって保持することができる。
状態であるビット線BLと容量素子354とが導通し、ビット線BLと容量素子354の
間で電荷が再分配される。その結果、ビット線BLの電位が変化する。ビット線BLの電
位の変化量は、容量素子354の第1の端子の電位(あるいは容量素子354に蓄積され
た電荷)によって、異なる値をとる。
BLが有する容量成分(以下、ビット線容量とも呼ぶ)をCB、電荷が再分配される前の
ビット線BLの電位をVB0とすると、電荷が再分配された後のビット線BLの電位は、
(CB×VB0+C×V)/(CB+C)となる。従って、メモリセル350の状態とし
て、容量素子354の第1の端子の電位がV1とV0(V1>V0)の2状態をとるとす
ると、電位V1を保持している場合のビット線BLの電位(=(CB×VB0+C×V1
)/(CB+C))は、電位V0を保持している場合のビット線BLの電位(=(CB×
VB0+C×V0)/(CB+C))よりも高くなることがわかる。
る。
さいという特徴から、容量素子354に蓄積された電荷は長時間にわたって保持すること
ができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度
を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また
、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能であ
る。
50を複数有するメモリセルアレイ351a及びメモリセルアレイ351bを有し、下部
に、メモリセルアレイ351(メモリセルアレイ351a及びメモリセルアレイ351b
)を動作させるために必要な周辺回路353を有する。なお、周辺回路353は、メモリ
セルアレイ351と電気的に接続されている。
メモリセルアレイ351a及びメモリセルアレイ351b)の直下に設けることができる
ため半導体装置の小型化を図ることができる。
を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、
炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが
好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたト
ランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速
動作が要求される各種回路(論理回路、駆動回路など)を好適に実現することが可能であ
る。
アレイ351aと、メモリセルアレイ351b)が積層された構成を例示したが、積層す
るメモリセルの数はこれに限定されない。3つ以上のメモリセルを積層する構成としても
よい。
行う。
図を、図6(B)にメモリセル350の平面図をそれぞれ示す。ここで、図6(A)は、
図6(B)のF1−F2及びG1−G2における断面に相当する。
一であるため、図6(A)、(B)において図2と同じ箇所は、同じ符号を用いて説明す
る。
には、導電層253が設けられており、ソース電極142aと、ゲート絶縁層146と、
導電層253とによって、容量素子354が構成される。すなわち、トランジスタ262
のソース電極142aは、容量素子354の一方の電極として機能し、導電層253は、
容量素子354の他方の電極として機能する。
て、絶縁層258上にはメモリセル350と、隣接するメモリセル350を接続するため
の配線260が設けられている。配線260は、ゲート絶縁層146及び絶縁層258な
どに形成された開口を介してトランジスタ262のドレイン電極142bと電気的に接続
されている。但し、開口に他の導電層を設け、該他の導電層を介して、配線260とドレ
イン電極142bとを電気的に接続してもよい。なお、配線260は、図5(A)の回路
図におけるビット線BLに相当する。
接するメモリセルに含まれるトランジスタのソース電極としても機能している。このよう
な平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができ
るため、高集積化を図ることができる。
して酸化物半導体を用いたトランジスタにより形成されている。ワイドギャップ半導体層
として酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いること
により長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の
頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
作が可能なトランジスタ)を用いた周辺回路と、酸化物半導体を用いたトランジスタ(よ
り広義には、十分にオフ電流が小さいトランジスタ)を用いた記憶回路とを一体に備える
ことで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回
路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
である。
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電
子書籍などの携帯機器に応用した場合の例を図7乃至図10を用いて説明する。
などにSRAMまたはDRAMが使用されている。SRAMまたはDRAMは使用される
理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。
一方で、SRAMまたはDRAMを画像データの一時記憶に用いた場合以下の特徴がある
。
06の6個のトランジスタで構成されており、それをXデコーダー807、Yデコーダー
808にて駆動している。トランジスタ803とトランジスタ805、トランジスタ80
4とトランジスタ806はインバータを構成し、高速駆動を可能としている。しかし1つ
のメモリセルが6トランジスタで構成されているため、セル面積が大きいという欠点があ
る。デザインルールの最小寸法をFとしたときにSRAMのメモリセル面積は通常100
〜150F2である。このためSRAMはビットあたりの単価が各種メモリの中で最も高
い。
持容量812によって構成され、それをXデコーダー813、Yデコーダー814にて駆
動している。1つのセルが1トランジスタ1容量の構成になっており、面積が小さい。D
RAMのメモリセル面積は通常10F2以下である。ただし、DRAMは常にリフレッシ
ュが必要であり、書き換えをおこなわない場合でも電力を消費する。
、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ
消費電力が低減することができる。
ースバンド回路902、デジタルベースバンド回路903、バッテリー904、電源回路
905、アプリケーションプロセッサ906、フラッシュメモリ910、ディスプレイコ
ントローラ911、メモリ回路912、ディスプレイ913、タッチセンサ919、音声
回路917、キーボード918などより構成されている。ディスプレイ913は表示部9
14、ソースドライバ915、ゲートドライバ916によって構成されている。アプリケ
ーションプロセッサ906はCPU907、DSP908、インターフェイス909(I
F909)を有している。一般にメモリ回路912はSRAMまたはDRAMで構成され
ており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報
の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に
低減することができる。
した例を示す。図9に示すメモリ回路950は、メモリ952、メモリ953、スイッチ
954、スイッチ955およびメモリコントローラ951により構成されている。また、
メモリ回路950は、信号線から入力された画像データ(入力画像データ)、メモリ95
2、及びメモリ953に記憶されたデータ(記憶画像データ)を読み出し、及び制御を行
うディスプレイコントローラ956と、ディスプレイコントローラ956からの信号によ
り表示するディスプレイ957が接続されている。
る(入力画像データA)。入力画像データAは、スイッチ954を介してメモリ952に
記憶される。そしてメモリ952に記憶された画像データ(記憶画像データA)は、スイ
ッチ955、及びディスプレイコントローラ956を介してディスプレイ957に送られ
、表示される。
期でメモリ952からスイッチ955を介して、ディスプレイコントローラ956により
読み出される。
に変更が有る場合)、アプリケーションプロセッサは新たな画像データ(入力画像データ
B)を形成する。入力画像データBはスイッチ954を介してメモリ953に記憶される
。この間も定期的にメモリ952からスイッチ955を介して記憶画像データAは読み出
されている。メモリ953に新たな画像データ(記憶画像データB)が記憶し終わると、
ディスプレイ957の次のフレームより、記憶画像データBは読み出され、スイッチ95
5、及びディスプレイコントローラ956を介して、ディスプレイ957に記憶画像デー
タBが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモ
リ952に記憶されるまで継続される。
の読み出しを行うことによって、ディスプレイ957の表示をおこなう。なお、メモリ9
52及びメモリ953はそれぞれ別のメモリには限定されず、1つのメモリを分割して使
用してもよい。先の実施の形態で説明した半導体装置をメモリ952及びメモリ953に
採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可
能で、且つ消費電力が十分に低減することができる。
、マイクロプロセッサ1003、フラッシュメモリ1004、音声回路1005、キーボ
ード1006、メモリ回路1007、タッチパネル1008、ディスプレイ1009、デ
ィスプレイコントローラ1010によって構成される。
ることができる。メモリ回路1007の役割は書籍の内容を一時的に保持する機能を持つ
。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが
電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキ
ング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太
くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが
指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合には
フラッシュメモリ1004にコピーしてもよい。このような場合においても、先の実施の
形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高
速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力
を低減した携帯機器が実現される。
合わせて用いることができる。
トレンチを形成し、該トレンチに接して酸化物半導体層を成膜する例を示す。
パッタリング法で500nmの膜厚で成膜した。
ットを用い、シリコン基板とターゲットの間との距離を60mm、圧力0.4Pa、高周
波(RF)電源2kW、アルゴン及び酸素(アルゴン流量25sccm:酸素流量25s
ccm)雰囲気下、基板温度100℃とした。
ジストマスクを用いて酸化シリコン膜をエッチングしトレンチを形成した。エッチング工
程としては、ICP(Inductively Coupled Plasma:誘導結
合型プラズマ)エッチング法により、基板温度を70℃とし、エッチングガスとして三フ
ッ化メタン(CHF3)、ヘリウム(He)、及びメタン(CH4)(CHF3:He:
CH4=22.5sccm:127.5sccm:5sccm)を用い、電源電力475
W、バイアス電力300W、圧力3.0Paで処理した。トレンチの断面における底面の
幅は約350nmとした。
アルゴンプラズマ処理としては、ICPエッチング法により、基板温度を−10℃とし、
電源電力500W、バイアス電力100W、圧力1.35Paで、アルゴンガスを流量1
00sccmで流しながら3分間処理した。アルゴンプラズマ処理後、トレンチの上端コ
ーナー部には、曲率半径20nm以上60nm以下の曲面を有する領域が形成された。
層として、スパッタリング法によりIn−Ga−Zn−O膜を成膜した。
お、In−Ga−Zn−O膜の成膜条件は、組成比としてIn:Ga:Zn=1:1:1
[atom比]の金属酸化物ターゲットを用い、シリコン基板とターゲットとの間の距離
を60mm、圧力0.4Pa、直流(DC)電源0.5kW、アルゴン及び酸素(アルゴ
ン流量30sccm:酸素流量15sccm)雰囲気下とした。酸化物半導体層の膜厚は
20nmとした。
レンチ形成後、アルゴンプラズマ処理を行うことなく酸化物半導体層を同条件にて成膜し
た試料(以下、試料2とする)の、断面を断面走査透過型電子顕微鏡(STEM(Sca
nning Transmission Electron Microscopy))
で観察した。図11(A)に試料1のSTEM像を示す。また、図11(B)に試料2の
STEM像を示す。
成されたトレンチの上端コーナー部に角部が形成されている。また、絶縁層310に接し
て設けられた酸化物半導体層344において、上述の角部を有するトレンチの上端コーナ
ー部に接する領域344aでは、成膜不良が起こっている。これは、R加工処理を施して
いない絶縁層310では、トレンチの上端コーナー部においてカバレッジ不良を起こした
ためと考えられる。
絶縁層410に形成されたトレンチの上端コーナー部に、曲面を有する領域412が形成
されており、絶縁層410に接して設けられた酸化物半導体層444も被覆性よく成膜さ
れていることが確認できる。
において膜厚の大きい第1の領域の上端コーナー部と言い換えることもできる)に曲面を
有する領域を設けることができることが確認できた。また、該曲面を有する領域に接して
設けられる酸化物半導体層は、被覆性よく成膜されることが示された。
凸状部を形成し、該凸状部に接して酸化物半導体層を成膜する例を示す。
パッタリング法で500nmの膜厚で成膜した。
ットを用い、シリコン基板とターゲットの間との距離を60mm、圧力0.4Pa、高周
波(RF)電源2kW、アルゴン及び酸素(アルゴン流量25sccm:酸素流量25s
ccm)雰囲気下、基板温度100℃とした。
。その後、タングステン膜上にフォトリソグラフィ工程によりレジストマスクを形成し、
レジストマスクを用いてタングステン膜をエッチングし、パターン形成されたタングステ
ン膜を形成した。タングステン膜のエッチング工程としては、ICPエッチング法により
、基板温度を70℃とし、エッチングガスとして四フッ化炭素(CF4)、塩素(Cl)
、及び酸素(O2)(CF4:Cl:O2=25sccm:25sccm:10sccm
)を用い、電源電力500W、バイアス電力100W、圧力1.5Paで処理した。
グステン膜をハードマスクとして酸化シリコン膜をエッチングして、凸状部を形成した。
酸化シリコン膜のエッチング工程としては、ICPエッチング法により、基板温度を70
℃とし、エッチングガスとして三フッ化メタン(CHF3)、ヘリウム(He)、及びメ
タン(CH4)(CHF3:He:CH4=22.5sccm:127.5sccm:5
sccm)を用い、電源電力475W、バイアス電力300W、圧力3.0Paで処理し
た。
い、ハードマスクとして用いたタングステン膜を除去した。当該ドライエッチング処理後
、凸状部の上端コーナー部には、曲率半径20nm以上60nm以下の曲面を有する領域
が形成された。
n−O膜を成膜した。
お、In−Ga−Zn−O膜の成膜条件は、組成比としてIn:Ga:Zn=1:1:1
[atom比]の金属酸化物ターゲットを用い、シリコン基板とターゲットとの間の距離
を60mm、圧力0.4Pa、直流(DC)電源0.5kW、アルゴン及び酸素(アルゴ
ン流量30sccm:酸素流量15sccm)雰囲気下とした。酸化物半導体層の膜厚は
20nmとした。
12にSTEM像を示す。
に、曲面を有する領域532aが形成されており、絶縁層510に接して設けられた酸化
物半導体層544も被覆性よく成膜されていることが確認できる。よって、金属層をハー
ドマスクとして用い、その後該金属層をエッチング処理することによって、凸状部の上端
コーナー部(絶縁層において膜厚の大きい第1の領域の上端コーナー部と言い換えること
もできる)に曲面を有する領域を設けることができることが確認できた。また、該曲面を
有する領域に接して設けられる酸化物半導体層は、被覆性よく成膜されることが示された
。
106 素子分離絶縁層
108 ゲート絶縁層
110 ゲート電極
116 チャネル形成領域
120 不純物領域
124 金属化合物領域
126 電極
130 絶縁層
131 トレンチ
132 領域
144 酸化物半導体層
146 ゲート絶縁層
148 ゲート電極
150 絶縁層
153 導電層
154 電極
156 配線
160 トランジスタ
162 トランジスタ
164 容量素子
230 絶縁層
231 凸状部
232 領域
240 レジストマスク
241 レジストマスク
242 レジストマスク
244 ワイドギャップ半導体層
250 金属層
251 金属層
253 導電層
258 絶縁層
260 配線
262 トランジスタ
310 絶縁層
344 酸化物半導体層
350 メモリセル
351 メモリセルアレイ
351a メモリセルアレイ
351b メモリセルアレイ
353 周辺回路
354 容量素子
410 絶縁層
412 領域
444 酸化物半導体層
510 絶縁層
544 酸化物半導体層
801 トランジスタ
803 トランジスタ
804 トランジスタ
805 トランジスタ
806 トランジスタ
807 Xデコーダー
808 Yデコーダー
811 トランジスタ
812 保持容量
813 Xデコーダー
814 Yデコーダー
901 RF回路
902 アナログベースバンド回路
903 デジタルベースバンド回路
904 バッテリー
905 電源回路
906 アプリケーションプロセッサ
907 CPU
908 DSP
909 インターフェイス
910 フラッシュメモリ
911 ディスプレイコントローラ
912 メモリ回路
913 ディスプレイ
914 表示部
915 ソースドライバ
916 ゲートドライバ
917 音声回路
918 キーボード
919 タッチセンサ
950 メモリ回路
951 メモリコントローラ
952 メモリ
953 メモリ
954 スイッチ
955 スイッチ
956 ディスプレイコントローラ
957 ディスプレイ
1001 バッテリー
1002 電源回路
1003 マイクロプロセッサ
1004 フラッシュメモリ
1005 音声回路
1006 キーボード
1007 メモリ回路
1008 タッチパネル
1009 ディスプレイ
1010 ディスプレイコントローラ
130a 領域
130b 領域
142a ソース電極
142b ドレイン電極
230a 領域
230b 領域
344a 領域
532a 領域
Claims (2)
- 絶縁層を形成し、
前記絶縁層にエッチング処理を行って、トレンチを形成し、
前記トレンチが形成された絶縁層に、プラズマ処理を行って、前記トレンチの上端部に、曲面を形成し、
前記絶縁層上に、酸化物半導体層を形成し、
前記酸化物半導体層上に、前記トレンチとは重ならない、ソース電極及びドレイン電極を形成し、
前記ソース電極、前記酸化物半導体層、及び前記ドレイン電極上に、ゲート絶縁層を形成し、
前記ゲート絶縁層を介して、前記酸化物半導体層と重なる領域を有するように、前記トレンチ内及びトレンチ上にゲート電極を形成すること特徴とする半導体装置の作製方法。 - 凸部を有する絶縁層を形成し、
前記凸部を有する絶縁層に、プラズマ処理を行って、前記凸部の上端部に曲面を形成し、
前記絶縁層上に、酸化物半導体層を形成し、
前記酸化物半導体層上に、前記凸部とは重ならない、ソース電極及びドレイン電極を形成し、
前記ソース電極、前記酸化物半導体層、及び前記ドレイン電極上に、ゲート絶縁層を形成し、
前記ゲート絶縁層を介して、前記酸化物半導体層と重なる領域を有するように、前記凸部を覆うゲート電極を形成することを特徴とする半導体装置の作製方法。
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