JP6386126B2

JP6386126B2 - 半導体装置

Info

Publication number: JP6386126B2
Application number: JP2017076453A
Authority: JP
Inventors: 健輔吉住; 哲弘田中; 亮徳丸
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2017-04-07
Filing date: 2017-04-07
Publication date: 2018-09-05
Anticipated expiration: 2033-10-04
Also published as: JP2017157843A

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシ
ン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特
に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それら
の駆動方法、または、それらの製造方法に関する。

なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる
装置全般を指す。トランジスタ、半導体回路は、半導体装置の一態様である。また、演算
装置、記憶装置、撮像装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池
等を含む）、及び電子機器は半導体装置を有している場合がある。

半導体材料を用いてトランジスタを構成する技術が注目されている。該トランジスタは
集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに
広く応用されている。トランジスタに適用可能な半導体材料としてシリコン系半導体材料
が広く知られているが、その他の材料として酸化物半導体が注目されている。

例えば、酸化物半導体として酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用い
てトランジスタを作製する技術が開示されている（特許文献１及び特許文献２参照）。

また、近年では電子機器の高性能化、小型化、または軽量化に伴い、微細化されたトラ
ンジスタなどの半導体素子を高密度に集積した集積回路の要求が高まっている。

特開２００７−１２３８６１号公報特開２００７−９６０５５号公報

本発明の一態様は、微細化に適した半導体装置を提供することを課題の一とする。

または、半導体装置に良好な電気特性を付与することを課題の一とする。または、信頼
性の高い半導体装置を提供することを課題の一とする。または、新規な構成の半導体装置
を提供することを課題の一とする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の
一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課
題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、
図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様は、酸化物層と、半導体層と、一対の電極と、ゲート電極と、ゲート絶
縁層とを有し、酸化物層は、凸状の表面形状を有する凸部を備え、半導体層は、酸化物層
の凸部の上面及び側面に沿って設けられ、一対の電極は、半導体層と重なる位置で離間し
、一対の電極の各々は、半導体層と電気的に接続し、且つ半導体層の上面及び側面に沿っ
て設けられ、ゲート電極は、半導体層の上面及び側面に沿って設けられ、ゲート絶縁層は
、半導体層とゲート電極との間に位置する、半導体装置である。

また、上記において、酸化物層の上面に垂直な方向からみて、半導体層は、電極及びゲ
ート電極と重畳しないオフセット領域を有する構成とすることが好ましい。

または、上記において、酸化物層の上面に垂直な方向からみて、半導体層と重畳するゲ
ート電極の端部が、電極と重畳して設けられた構成とすることが好ましい。

また、上記において、酸化物層の凸部の内側に、導電層を備える構成とすることが好ま
しい。

また、上記において、半導体層は、酸化物半導体を含むことが好ましい。またこのとき
、半導体層は、ｃ軸が酸化物層の凸部の表面の法線方向に配向する結晶部を複数有するこ
とが好ましく、さらに隣接する２つの結晶部間に粒界を有さないことが好ましい。

また、上記において、酸化物層は、化学量論的組成を満たす酸素よりも多くの酸素を含
む領域を有することが好ましい。

また、上記において、酸化物層は、半導体層に含まれる金属元素を一種以上含むことが
好ましい。または、半導体層と酸化物層との間に、半導体層に含まれる金属元素を一種以
上含む第１の酸化物層を有する構成とすることが好ましい。

また、上記において、半導体層とゲート絶縁層との間に、半導体層に含まれる金属元素
を一種以上含む第２の酸化物層を有する構成とすることが好ましい。

本発明の一態様によれば、微細化に適した半導体装置を提供することができる。

または、半導体装置に良好な電気特性を付与することができる。または、信頼性の高い
半導体装置を提供することができる。または、新規な構成の半導体装置等を提供すること
ができる。なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、
本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以
外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明
細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。

実施の形態に係る、半導体装置の構成例。実施の形態に係る、半導体装置の構成例。実施の形態に係る、半導体装置の構成例。実施の形態に係る、半導体装置の構成例。実施の形態に係る、半導体装置の構成例。実施の形態に係る、半導体装置の構成例。実施の形態に係る、半導体装置の構成例。実施の形態に係る、半導体装置の構成例。実施の形態に係る、半導体装置の構成例。実施の形態に係る、半導体装置の構成例。実施の形態に係る、半導体装置の構成例。実施の形態に係る、半導体装置の構成例。実施の形態に係る、半導体装置の構成例。実施の形態に係る、半導体装置の構成例。実施の形態に係る、半導体装置の構成例。実施の形態に係る、半導体装置の作製方法例を説明する図。実施の形態に係る、酸化物層の構成例。実施の形態に係る、半導体装置の断面図及び回路図。実施の形態に係る、記憶装置の構成例。実施の形態に係る、ＲＦＩＤタグの構成例。実施の形態に係る、ＣＰＵの構成例。実施の形態に係る、記憶素子の回路図。実施の形態に係る、表示装置の回路図。実施の形態に係る、電子機器。実施の形態に係る、ＲＦＩＤの使用例。酸化物半導体の断面ＴＥＭ像および局所的なフーリエ変換像。酸化物半導体膜のナノビーム電子回折パターン。

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定
されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更
し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態
の記載内容に限定して解釈されるものではない。

なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には
同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様
の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。

なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、
明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されな
い。

なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避ける
ために付すものであり、数的に限定するものではない。

トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制
御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは
、ＩＧＦＥＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓ
ｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ
）を含む。

（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置の一例について、図面を参照して説明
する。ここでは半導体装置の一例として、トランジスタについて説明する。

［構成例１］
図１（Ａ）は、本構成例で例示するトランジスタの斜視概略図である。なお、図１（Ａ
）中には明瞭化のため、一部の構成要素（例えば絶縁層１０７、絶縁層１０８等）を明示
していない。また、図１（Ｂ）、（Ｃ）、（Ｄ）はそれぞれ、図１（Ａ）中に示す切断面
Ａ１−Ａ２、Ｂ２−Ｂ２、Ｃ１−Ｃ２における断面概略図である。図１（Ｂ）はトランジ
スタのチャネル長方向の断面概略図であり、図１（Ｃ）はチャネル幅方向の断面概略図で
ある。

トランジスタは基板１０１上に設けられ、酸化物層１１０と、半導体層１０２と、一対
の電極１０３と、ゲート電極１０５と絶縁層１０４を有する。酸化物層１１０は、凸状の
表面形状を有する凸部を備える。半導体層１０２は酸化物層１１０の凸状の表面形状にお
ける上面及び側面の少なくとも一部に沿って設けられている。一対の電極１０３は、半導
体層１０２と重なる位置で離間して設けられ、それぞれ半導体層１０２と電気的に接続し
、且つ半導体層１０２の上面及び側面の少なくとも一部に沿って設けられている。ゲート
電極１０５は、半導体層１０２の上面及び側面の少なくとも一部に沿って設けられている
。絶縁層１０４は、半導体層１０２とゲート電極１０５の間に位置する。

また、上述の構成を覆って絶縁層１０７が設けられ、その上部に絶縁層１０８が設けら
れていてもよい。また、酸化物層１１０と基板１０１との間に絶縁層１０６が設けられて
いてもよい。

酸化物層１１０は、基板１０１の被形成面に対して垂直方向に突出した形状（凸形状）
を有する凸部を備える。酸化物層１１０は凸部のみで構成されていてもよいし、一部に凸
部を有する構成であってもよい。また酸化物層１１０の凸部は、上記被形成面に対して垂
直な方向からみたときに、トランジスタのチャネル幅方向の幅よりもチャネル長方向の幅
の方が大きい長方形形状を有していることが好ましい。また、酸化物層１１０の凸部の高
さは、トランジスタのチャネル幅方向の幅よりも大きいことが好ましい。また、図１の各
図に示すように、酸化物層１１０の凸部の上端部は角部を有さずなだらかな曲面形状を有
し、上端部において側面と上面とが当該曲面を介して連続していることが好ましい。酸化
物層１１０の上端部をこのような形状とすることで、これよりも上部に設けられる層（例
えば半導体層１０２等）の被覆性が向上する。

半導体層１０２は、酸化物層１１０の少なくとも側面の一部と上面の一部を覆って設け
られている。半導体層１０２は、酸化物層１１０表面に接して設けられていることが好ま
しい。また図１の各図に示すように、酸化物層１１０の凸部の表面のうち、少なくともト
ランジスタのチャネル幅方向に垂直な側面の一部を覆って設けられていることが好ましい
。なお、図１の各図では酸化物層１１０の凸部の表面全部を覆って半導体層１０２が設け
られる構成を示したが、図２（Ａ）、（Ｂ）に示すように、半導体層１０２がトランジス
タのチャネル長方向に垂直な側面を覆わない構成としてもよい。

半導体層１０２は、チャネルが形成される領域やその近傍の領域、ソース領域、ドレイ
ン領域などにおいて、シリコン系半導体などの半導体を含んでいてもよい。または、半導
体層１０２は、チャネルやその近傍、ソース領域、ドレイン領域などにおいて、Ｇｅ（ゲ
ルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、などを
有する材料で形成してもよい。特に、半導体層１０２は、シリコンよりもバンドギャップ
の大きな半導体を含むことが好ましい。好適には、半導体層１０２は酸化物半導体を含ん
で構成される。

例えば、上記酸化物半導体として、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ
）を含むことが好ましい。より好ましくは、Ｉｎ−Ｍ−Ｚｎ系酸化物（ＭはＡｌ、Ｔｉ、
Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記される酸化物を含
む。

以下では、特に断りのない限り、半導体層１０２が酸化物半導体を含む場合について説
明する。

一対の電極１０３は、一方がソース電極として機能し、他方がドレイン電極として機能
する。

なお、本明細書等において、電極と、電極と電気的に接続する配線とが一体物であって
もよい。すなわち、配線の一部が電極として機能する場合や、電極の一部が配線として機
能する場合もある。

絶縁層１０４は、トランジスタのゲート絶縁層として機能する。図１では、絶縁層１０
４の上面形状が、ゲート電極１０５の上面形状と略一致するように、同一のフォトマスク
を用いて加工されている構成を示しているが、図３に示すように、絶縁層１０４を加工せ
ずにゲート電極１０５のみを加工し、絶縁層１０４が一対の電極１０３の表面の少なくと
も一部、及び一対の電極に覆われていない半導体層１０２の表面の少なくとも一部を覆う
構成としてもよい。

なお、本明細書等において「上面形状が概略一致」とは、積層した層と層との間で少な
くとも輪郭の一部が重なることをいう。例えば、上層と下層とが、同一のマスクパターン
、または一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪
郭が重なり合わず、上層が下層の内側に位置することや、上層が下層の外側に位置するこ
ともあり、この場合も「上面形状が概略一致」という。

ここで、酸化物層１１０は、加熱により一部の酸素が脱離する酸化物材料を用いること
が好ましい。

加熱により酸素を脱離する酸化物材料として、化学量論的組成を満たす酸素よりも多く
の酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの
酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。化学量論的組成を満たす酸素
よりも多くの酸素を含む酸化物膜は、昇温脱離ガス分光法（ＴＤＳ：ＴｈｅｒｍａｌＤ
ｅｓｏｒｐｔｉｏｎＳｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素
の脱離量が１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、好ましくは３．０×１０^２０ａｔ
ｏｍｓ／ｃｍ^３以上である酸化物膜である。

例えばこのような材料として、酸化シリコンまたは酸化窒化シリコンを含む材料を用い
ることが好ましい。または、金属酸化物を用いることもできる。なお、本明細書中におい
て、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、
窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。

絶縁層１０７は、酸素を透過しにくい材料を用いることが好ましい。また、絶縁層１０
７は、酸素以外にも水素や水が透過しにくい材料を用いることがより好ましい。

酸素を透過しにくい材料としては、例えば窒化シリコン、窒化酸化シリコン、酸化アル
ミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム
、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウムなどの絶縁材料を用いる
ことができる。また上述の材料は、酸素、水素、水が透過しにくい材料である。

絶縁層１０８は、その上部に配線等を設ける場合に、トランジスタの凹凸形状を被覆す
る機能を有する。絶縁層１０８としては、無機絶縁材料または有機絶縁材料などを用いる
ことができる。なお、絶縁層１０８は不要であれば設けなくてもよい。

絶縁層１０６は、これよりも下層に設けられる層または基板１０１からトランジスタへ
不純物が拡散することを抑制する機能を有することが好ましい。例えば、絶縁層１０７と
同様の材料を用いることができる。

または、絶縁層１０６は、酸化物層１１０と同様、加熱により一部の酸素が脱離する酸
化物絶縁材料を用いてもよい。また絶縁層１０６と酸化物層１１０に同一の材料を用いて
もよい。このとき、絶縁層１０６の上部を凸状に加工することで酸化物層１１０を形成し
てもよい。

また絶縁層１０６を２層以上の積層構造とし、基板１０１側に酸素、水素、水が透過し
にくい材料の層を設け、その上層に加熱により一部の酸素が脱離する材料の層を設けるこ
とが好ましい。

このように、トランジスタは、凸状の酸化物層１１０の上面及び側面を覆うようにチャ
ネルが形成される半導体層１０２が設けられ、半導体層１０２の側面と上面を覆って、絶
縁層１０４を介してゲート電極１０５が設けられている。したがって、半導体層１０２の
上面だけでなく側面にもチャネルが形成されるため、トランジスタの実効的なチャネル幅
を大きくすることができる。その結果、トランジスタを微細に作製したとしてもトランジ
スタのオン状態における電流（オン電流ともいう）を増大させることができる。

ここで、凸状の表面形状を有する酸化物層１１０の幅（チャネル幅方向の幅）が小さい
ほど、トランジスタを微細化できる。また酸化物層１１０の高さが高いほど、トランジス
タの実効的なチャネル幅を大きくできる。ここで、酸化物層１１０の幅は、例えば１００
ｎｍ以下、好ましくは５０ｎｍ以下、より好ましくは３０ｎｍ以下、より好ましくは２０
ｎｍ以下とする。また、酸化物層１１０の高さは、酸化物層１１０の幅よりも高くすれば
よく、例えば酸化物層１１０の幅に対して、１倍より大きく５０倍以下、好ましくは２倍
以上５０倍以下、より好ましくは５倍以上５０倍以下などとすればよい。

ところで、トランジスタのチャネル形成領域を含む酸化物半導体に酸素欠損が多く存在
すると、チャネル形成領域中にキャリアである電子を生じさせてしまい、トランジスタの
しきい値電圧のばらつき、リーク電流の増大、及びストレス印加等によるしきい値電圧の
変動など、電気特性の不良を引き起こす要因となる。

したがって、半導体層１０２中の酸素欠損を低減することにより、トランジスタに良好
な電気特性を付与し、さらには電気特性の変動を低減することができ、信頼性の高いトラ
ンジスタを実現できる。

トランジスタの作製工程において、半導体層１０２を形成した後の工程、あるいは半導
体層１０２となる半導体膜を成膜した後の工程で、加熱処理を行うことにより、酸化物層
１１０から脱離する酸素を半導体層１０２に供給することができる。

ここで例えば、酸化物層１１０が凸部を有さない場合、すなわち、加熱により酸素が脱
離する酸化物層として上面が平坦な層を用い、その上層の半導体層を上記トランジスタの
半導体層１０２の上面の高さと一致する程度に厚く成膜した後に凸形状に加工した場合、
半導体層の下部に設けられる当該酸化物層から供給される酸素が半導体層の上部に到達せ
ずに酸素欠損が十分に低減できない場合がある。しかしながら、本実施の形態で例示する
トランジスタは、半導体層１０２が酸化物層１１０の表面を覆って設けられているため、
酸化物層１１０から脱離する酸素の殆どが半導体層１０２に供給される。さらに、酸化物
層１１０の表面に沿って半導体層１０２がほぼ均一な厚さで比較的薄く設けることが可能
であり、こうすることで半導体層１０２により均一に酸素を供給することができる。

さらに、半導体層１０２として、複数の結晶部を有し、当該結晶部はｃ軸が半導体層１
０２の被形成面（すなわち酸化物層１１０の表面）、または半導体層１０２の上面に対し
垂直に配向する酸化物半導体膜を用いることが好ましい。また特に、半導体層１０２とし
て隣接する結晶部間には粒界を有さない酸化物半導体膜を用いることが好ましい。

図４は、図１（Ｃ）中の破線で囲った領域を拡大した概略図である。例えば、半導体層
１０２のうち、酸化物層１１０の上面に沿って設けられた領域Ｒ１に対して透過電子顕微
鏡観察（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ
）を用いて観察したとき、図４に示すように、酸化物層１１０の上面または半導体層１０
２の表面に対して平行な金属原子の原子配列を有する結晶部１０２ａを観察することがで
きる。同様に、酸化物層１１０の側面に沿って設けられた半導体層１０２の領域Ｒ２、ま
たは酸化物層１１０の上端部における上面と側面をつなぐ曲面に沿って設けられた半導体
層１０２の領域Ｒ３に対してもＴＥＭを用いて観察すると、図４に示すように、それぞれ
酸化物層１１０の上面または半導体層１０２の表面に対して平行な金属原子の原子配列を
有する結晶部１０２ａを観察することができる。このように、半導体層１０２内の複数の
結晶部１０２ａの殆どは、酸化物層１１０の表面または半導体層１０２の表面に沿って配
向するように含まれる。

ここで例えば、単結晶半導体を柱状に加工して用いた場合では、その上面近傍、側面近
傍、及び上面と側面が接する角部では結晶の配向が異なるために、ゲート電界が与えられ
た際にその位置によってその電気特性に差が生じ、良好なトランジスタの電気特性を得ら
れにくいといった恐れがある。例えば位置によってしきい値電圧が異なる場合には、トラ
ンジスタのしきい値電圧として所望の値が得られない、またはトランジスタのサブスレッ
ショルド値（Ｓ値）が悪化する、などの問題が生じうる。

しかしながら本実施の形態で例示するトランジスタに図４に示すような半導体層１０２
を用いることで、半導体層１０２中の結晶部１０２ａのｃ軸が、酸化物層１１０の表面の
法線方向に常に配向するため、酸化物層１１０の上面を覆う部分、側面を覆う部分、ある
いは上端部を覆う部分の間で、ゲート電界が与えられた際の半導体層１０２の電気的特性
に差が生じなくなる。したがって、半導体層１０２のチャネル形成領域全域に渡って均一
な電気特性が得られるため、上述のような問題は生じず、トランジスタの電気特性をより
良好なものにすることができる。

また、図１等に示すトランジスタにおいて、ゲート電極１０５と電極１０３はそれぞれ
平行な向きに延在するように配置されている。このような配置方法を用いることで、電極
や配線を高密度に配置できるため好ましい。このとき、トランジスタの半導体層１０２は
、一対の電極１０３に挟まれた領域において、ゲート電極１０５と重畳しない領域、すな
わちオフセット領域を有する。このように、ゲート電極１０５と一対の電極１０３とを平
行に配置する場合、ゲート電極１０５と電極１０３を重畳しないように設けることで、こ
れらの電極間の容量が形成されることを抑制し、より高速動作が可能な半導体装置を実現
できる。

また、トランジスタのオン電流の低下を防ぐため、半導体層１０２のオフセット領域は
低抵抗化されていることが好ましい。例えば、オフセット領域がチャネル形成領域（すな
わち、ゲート電極１０５と重畳する領域）よりも、水素、ホウ素、窒素、フッ素、アルミ
ニウム、リン、ヒ素、インジウム、スズ、アンチモン及び希ガス元素から選ばれた一種以
上の元素がより多く含まれている領域を有していてもよい。または、半導体層１０２のオ
フセット領域において、チャネル形成領域よりも多く酸素欠損が形成されていてもよい。

［各構成要素について］
以下では、トランジスタの各構成要素について説明する。

〔半導体層〕
トランジスタのチャネルが形成される半導体層に適用可能な半導体として、例えばシリ
コンやゲルマニウムなどの半導体材料、化合物半導体材料、有機半導体材料、または酸化
物半導体材料などが挙げられる。

また、トランジスタに用いる半導体の結晶性としては、非晶質半導体、結晶性を有する
半導体（微結晶半導体、多結晶半導体、単結晶半導体、または一部に結晶領域を有する半
導体）のいずれを用いてもよい。結晶性を有する半導体を用いると、トランジスタの特性
の劣化が抑制されるため好ましい。

例えば、上記半導体としてシリコンを用いる場合、アモルファスシリコン、微結晶シリ
コン、多結晶シリコン、または単結晶シリコンなどを用いることができる。

特に、半導体層に含まれる半導体として、酸化物半導体を用いることが好ましい。シリ
コンよりもバンドギャップが広く、且つキャリア密度の小さい半導体材料を用いると、ト
ランジスタのオフ状態における電流を低減できるため好ましい。

特に、半導体層として、複数の結晶部を有し、当該結晶部はｃ軸が半導体層の被形成面
、または半導体層の上面に対し垂直に配向し、且つ隣接する結晶部間には粒界を有さない
酸化物半導体膜を用いることが好ましい。

半導体層としてこのような材料を用いることで、電気特性の変動が抑制され、信頼性の
高いトランジスタを実現できる。

なお、半導体層に適用可能な酸化物半導体の好ましい形態とその形成方法については、
後の実施の形態で詳細に説明する。

〔基板〕
基板１０１の材質などに大きな制限はないが、少なくとも工程中の熱処理に耐えうる程
度の耐熱性を有する材料を用いる。例えば、ガラス基板、セラミック基板、石英基板、サ
ファイヤ基板、イットリア安定化ジルコニア（ＹＳＺ）基板などを、基板１０１として用
いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板または多結晶半導体
基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することも
できる。

また、各種半導体基板やＳＯＩ基板上に半導体素子が設けられたものを、基板１０１と
して用いてもよい。その場合、基板１０１上に層間絶縁層を介してトランジスタを形成す
る。このとき、当該層間絶縁層に埋め込まれた接続電極により、トランジスタのゲート電
極１０５、一対の電極１０３の少なくとも一つが、上記半導体素子と電気的に接続する構
成とすればよい。半導体素子の上部に層間絶縁層を介してトランジスタを積層して設ける
ことにより、これらを同一平面上に形成した場合に比べて占有面積を縮小することができ
る。

〔ゲート電極〕
ゲート電極１０５は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タ
ングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を
組み合わせた合金等を用いて形成することができる。また、上述の金属または合金の窒化
物を用いてもよい。また、上記金属としてマンガンまたはジルコニウムを用いてもよい。
また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケ
ルシリサイド等のシリサイドを用いてもよい。また、ゲート電極１０５は、単層構造でも
、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造
、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層す
る二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜また
は窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン
膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。
また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジ
ム、スカンジウムから選ばれた一または複数の金属を組み合わせた合金膜、もしくはこれ
らの窒化膜を用いてもよい。

〔ゲート絶縁層〕
絶縁層１０４は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ア
ルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ系金属酸化物、窒化シリコ
ンなどを用いればよく、積層または単層で設ける。また、絶縁層１０４として、ハフニウ
ムシリケート（ＨｆＳｉＯ_ｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉ_ｘＯ
_ｙＮ_ｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙＮ_ｚ）、酸化イッ
トリウムなどのｈｉｇｈ−ｋ材料を用いてもよい。ｈｉｇｈ−ｋ材料を用いることで絶縁
層の物理的な厚さを厚くできるため、トランジスタのゲート耐圧を向上させることができ
る。

なお、特定の材料をゲート絶縁層に用いると、特定の条件でゲート絶縁層に電子を捕獲
せしめて、しきい値電圧を増大させることもできる。例えば、酸化シリコンと酸化ハフニ
ウムの積層膜のように、ゲート絶縁層の一部に酸化ハフニウム、酸化アルミニウム、酸化
タンタルのような電子捕獲準位の多い材料を用い、より高い温度（半導体装置の使用温度
あるいは保管温度よりも高い温度、あるいは、１２５℃以上４５０℃以下、代表的には１
５０℃以上３００℃以下）の下で、ゲート電極の電位をソース電極やドレイン電極の電位
より高い状態を、１秒以上、代表的には１分以上維持することで、半導体層からゲート電
極に向かって電子が移動し、そのうちいくらかは電子捕獲準位に捕獲される。

このように電子捕獲準位に必要な量の電子を捕獲されたトランジスタは、しきい値電圧
がプラス方向にシフトする。ゲート電極の電圧の制御によって電子の捕獲する量を制御す
ることができ、それに伴ってしきい値電圧を制御することができる。

また、電子を捕獲せしめる処理は、トランジスタの作製過程に行えばよい。例えば、ト
ランジスタのソース電極あるいはドレイン電極に接続する配線メタルの形成後、あるいは
、前工程（ウェハー処理）の終了後、あるいは、ウェハーダイシング工程後、パッケージ
後等、工場出荷前のいずれかの段階でおこなうとよい。いずれの場合にも、その後に１２
５℃以上の温度に１時間以上さらされないことが好ましい。

〔ソース電極、ドレイン電極〕
一対の電極１０３は、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、
ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、また
はこれを主成分とする合金を単層構造または積層構造として用いる。または、上述の金属
の窒化物を用いてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、チタン膜
上にアルミニウム膜を積層する二層構造、タングステン膜上にアルミニウム膜を積層する
二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン
膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造、チタン膜
または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜また
は銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリ
ブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ね
てアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデ
ン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む
透明導電材料を用いてもよい。

以上が、各構成要素についての説明である。

［変形例１］
以下では、上記構成例１で示したトランジスタとは構成の一部の異なるトランジスタの
構成例について説明する。なお、上記と重複する部分については説明を省略し、相違点に
ついて詳細に説明する。また、構成要素の位置や形状が異なる場合であっても、その機能
が同等である場合には同一の符号を付し、説明を省略する場合がある。

図５に、以下で例示するトランジスタの断面概略図を示す。なお、上面概略図について
は、図１（Ａ）を援用できる。図５（Ａ）はトランジスタのチャネル長方向の断面概略図
であり、図５（Ｂ）はゲート電極１０５の延伸方向に沿ったトランジスタのチャネル幅方
向の断面概略図であり、図５（Ｃ）は電極１０３の延伸方向に沿ったトランジスタのチャ
ネル幅方向の断面概略図である。

図５に示すトランジスタは、導電層１２１及び導電層１２２を有している点で、構成例
１で例示したトランジスタと主に相違している。

導電層１２１は酸化物層１１０の内部に埋め込まれるように設けられている。より具体
的には、導電層１２１は凸状の表面形状を有しており、その上面及び側面を酸化物層１１
０が覆うように設けられている。したがって、酸化物層１１０の凸部の表面形状は、構成
例１と概略一致している。

また、導電層１２１よりも下方に、導電層１２１と電気的に接続する導電層１２２が設
けられている。

ここで、導電層１２２の上面は、導電層１２１と電気的に接続する部分を除いて酸化物
層１１０に被覆されている。すなわち、導電層１２２と一対の電極１０３の間には酸化物
層１１０が設けられているため、これらが電気的に絶縁されている。

導電層１２１及び導電層１２２としては、上記ゲート電極１０５または電極１０３と同
様の材料を用いることができる。

導電層１２２は導電層１２１に電位を供給するための配線としての機能を有する。また
導電層１２１は、トランジスタの第２のゲート電極として機能する。

ゲート電極１０５または導電層１２１のうち、少なくとも一方に、トランジスタのオン
状態を制御する電位を与えることにより、トランジスタのスイッチング動作を実現できる
。また、これらの他方には、トランジスタのしきい値電圧を制御する電位を与えることが
できる。例えば、ソース電極に与える電位よりも低い電位を与えることで、トランジスタ
のしきい値電圧をプラスシフトさせることができる。ゲート電極１０５または導電層１２
１の一方に適切な電位を与えることにより、ノーマリーオフのトランジスタ特性を得るこ
とができる。

なお、ゲート電極１０５及び導電層１２１に与える電位はこれに限られず、両方に対し
てトランジスタのオン状態を制御する電位を与えてもよい。こうすることで、トランジス
タのオン電流を増大させることが可能となる。このとき、図６に示すように、酸化物層１
１０及び絶縁層１０４に設けられた開口部を介して、ゲート電極１０５と導電層１２２と
が電気的に接続されることにより、ゲート電極１０５と導電層１２１とを電気的に接続す
る構成としてもよい。

なお、図５では導電層１２２と一対の電極１０３の間に酸化物層１１０を備える構成と
したが、図７に示すように、導電層１２２の上面を覆う絶縁層１２３を設ける構成として
もよい。絶縁層１２３に設けられた開口部を介して、導電層１２２と導電層１２１とが電
気的に接続している。絶縁層１２３は上記絶縁層１０６または絶縁層１０７と同様の材料
を用いることができる。

以上が変形例１についての説明である。

［構成例２］
以下では、上記で例示したトランジスタとは構成の一部の異なるトランジスタの構成例
について説明する。なお、上記と重複する部分については説明を省略し、相違点について
詳細に説明する。また、構成要素の位置や形状が異なる場合であっても、その機能が同等
である場合には同一の符号を付し、説明を省略する場合がある。

本発明の一態様の半導体装置は、酸化物半導体層と、該酸化物半導体層と重なる絶縁層
との間に、酸化物半導体層を構成する金属元素のうち、少なくとも一の金属元素を構成元
素として含む酸化物層を有することが好ましい。これにより、酸化物半導体層と、該酸化
物半導体層と重なる絶縁層との界面にトラップ準位が形成されることを抑制することがで
きる。

すなわち、本発明の一態様は、酸化物半導体層の少なくともチャネル形成領域における
上面および底面のうち少なくとも一方が、酸化物半導体層の界面準位形成防止のためのバ
リア膜として機能する酸化物層に接する構成とすることが好ましい。このような構成とす
ることにより、酸化物半導体層中および界面においてキャリアの生成要因となる酸素欠損
の生成および不純物の混入を抑制することが可能となるため、酸化物半導体層を高純度真
性化することができる。高純度真性化とは、酸化物半導体層を真性または実質的に真性に
することをいう。よって、当該酸化物半導体層を含むトランジスタの電気特性の変動を抑
制し、信頼性の高い半導体装置を提供することが可能となる。

なお、本明細書等において実質的に真性という場合、酸化物半導体層のキャリア密度は
、１×１０^１７／ｃｍ^３未満、１×１０^１５／ｃｍ^３未満、または１×１０^１３／ｃｍ^３
未満である。酸化物半導体層を高純度真性化することで、トランジスタに安定した電気特
性を付与することができる。

より具体的には、例えば以下の構成とすることができる。

図８に、以下で例示するトランジスタの断面概略図を示す。図８（Ａ）はトランジスタ
のチャネル長方向の断面概略図であり、図８（Ｂ）はトランジスタのチャネル幅方向の断
面概略図である。図８に示すトランジスタは、図１で例示したトランジスタと比較して、
第１の酸化物層１３１及び第２の酸化物層１３２を有している点で、主に相違している。

第１の酸化物層１３１は、酸化物層１１０と半導体層１０２の間に設けられている。ま
た第２の酸化物層１３２は、半導体層１０２と絶縁層１０４の間に設けられている。図８
に示す構成では、第１の酸化物層１３１、半導体層１０２及び第２の酸化物層１３２が基
板１０１側から順に積層され、この積層構造が島状に加工されている。

なお、図８では第１の酸化物層１３１と第２の酸化物層１３２の両方を備える構成につ
いて示したが、必ずしも両方を備える必要はなく、例えば図９（Ａ）に示すように第１の
酸化物層１３１のみを備える構成としてもよいし、図９（Ｂ）に示すように第２の酸化物
層１３２のみを有する構成としてもよい。少なくとも第１の酸化物層１３１または第２の
酸化物層１３２のいずれか一方を、半導体層１０２に接して設けることにより、界面準位
の形成が抑制され、信頼性の高いトランジスタを実現できる。

第１の酸化物層１３１及び第２の酸化物層１３２は、それぞれ半導体層１０２と同一の
金属元素を一種以上含む酸化物を含む。

なお、半導体層１０２と第１の酸化物層１３１の境界、または半導体層１０２と第２の
酸化物層１３２の境界は不明瞭である場合がある。

例えば、第１の酸化物層１３１及び第２の酸化物層１３２は、Ｉｎ若しくはＧａを含み
、代表的には、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｚｎ系酸化物、Ｉｎ−Ｍ−Ｚｎ系酸化物（Ｍ
はＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であり、且つ半導体層１
０２よりも伝導帯の下端のエネルギーが真空準位に近い材料を用いる。代表的には、第１
の酸化物層１３１または第２の酸化物層１３２の伝導帯の下端のエネルギーと、半導体層
１０２の伝導帯の下端のエネルギーとの差が、０．０５ｅＶ以上、０．０７ｅＶ以上、０
．１ｅＶ以上、または０．１５ｅＶ以上、且つ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下
、または０．４ｅＶ以下とすることが好ましい。

半導体層１０２を挟むように設けられる第１の酸化物層１３１及び第２の酸化物層１３
２に、半導体層１０２に比べてスタビライザとして機能するＧａの含有量が多い酸化物を
用いることにより、半導体層１０２からの酸素の放出を抑制することができる。

半導体層１０２として、例えばＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２の原子
数比のＩｎ−Ｇａ−Ｚｎ系酸化物を用いた場合、第１の酸化物層１３１または第２の酸化
物層１３２として、例えばＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１
：６：４、１：６：８、１：６：１０、または１：９：６などの原子数比のＩｎ−Ｇａ−
Ｚｎ系酸化物を用いることができる。なお、半導体層１０２、第１の酸化物層１３１およ
び第２の酸化物層１３２の原子数比はそれぞれ、誤差として上記の原子数比のプラスマイ
ナス２０％の変動を含む。また、第１の酸化物層１３１と第２の酸化物層１３２は、組成
の同じ材料を用いてもよいし、異なる組成の材料を用いてもよい。

また、半導体層１０２としてＩｎ−Ｍ−Ｚｎ系酸化物を用いた場合、半導体層１０２と
なる半導体膜を成膜するために用いるターゲットは、該ターゲットが含有する金属元素の
原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１としたときに、ｘ_１／ｙ_１の値が１／３以
上６以下、好ましくは１以上６以下であり、ｚ_１／ｙ_１が１／３以上６以下、好ましくは
１以上６以下の原子数比の酸化物を用いることが好ましい。なお、ｚ_１／ｙ_１を６以下と
することで、後述するＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の
原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、３：１：２などがある。

また、第１の酸化物層１３１、第２の酸化物層１３２としてＩｎ−Ｍ−Ｚｎ系酸化物を
用いた場合、第１の酸化物層１３１、第２の酸化物層１３２となる酸化物膜を成膜するた
めに用いるターゲットは、該ターゲットが含有する金属元素の原子数比をＩｎ：Ｍ：Ｚｎ
＝ｘ_２：ｙ_２：ｚ_２としたときに、ｘ_２／ｙ_２＜ｘ_１／ｙ_１であり、ｚ_２／ｙ_２の値が１
／３以上６以下、好ましくは１以上６以下の原子数比の酸化物を用いることが好ましい。
なお、ｚ_２／ｙ_２を６以下とすることで、後述するＣＡＡＣ−ＯＳ膜が形成されやすくな
る。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、
１：３：６、１：３：８などがある。

また、第１の酸化物層１３１および第２の酸化物層１３２に、半導体層１０２に比べて
伝導帯の下端のエネルギーが真空準位に近い材料を用いることにより、半導体層１０２に
主としてチャネルが形成され、半導体層１０２が主な電流経路となる。このように、チャ
ネルが形成される半導体層１０２を、同じ金属元素を含む第１の酸化物層１３１および第
２の酸化物層１３２で挟持することにより、これらの界面準位の生成が抑制され、トラン
ジスタの電気特性における信頼性が向上する。

なお、これに限られず、必要とするトランジスタの半導体特性及び電気特性（電界効果
移動度、しきい値電圧、ばらつき等）に応じて適切な組成のものを用いればよい。また、
必要とするトランジスタの半導体特性や電気特性を得るために、半導体層１０２、第１の
酸化物層１３１、第２の酸化物層１３２のキャリア密度や不純物濃度、欠陥密度、金属元
素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。

ここで、半導体層１０２の厚さは、少なくとも第１の酸化物層１３１よりも厚く形成す
ることが好ましい。半導体層１０２が厚いほど、トランジスタのオン電流を高めることが
できる。また、第１の酸化物層１３１は、半導体層１０２の界面準位の生成を抑制する効
果が失われない程度の厚さであればよい。例えば、半導体層１０２の厚さは、第１の酸化
物層１３１の厚さに対して１倍よりも大きく、好ましくは２倍以上、より好ましくは４倍
以上、より好ましくは６倍以上とすればよい。なお、トランジスタのオン電流を高める必
要のない場合にはその限りではなく、第１の酸化物層１３１の厚さを半導体層１０２の厚
さ以上としてもよい。

また、第２の酸化物層１３２も第１の酸化物層１３１と同様に、半導体層１０２の界面
準位の生成を抑制する効果が失われない程度の厚さであればよい。例えば、第１の酸化物
層１３１と同等またはそれ以下の厚さとすればよい。第２の酸化物層１３２が厚いと、ゲ
ート電極１０５による電界が半導体層１０２に届きにくくなる恐れがあるため、第２の酸
化物層１３２は薄く形成することが好ましい。例えば、半導体層１０２の厚さよりも薄く
すればよい。なおこれに限られず、第２の酸化物層１３２の厚さは絶縁層１０４の耐圧を
考慮して、トランジスタを駆動させる電圧に応じて適宜設定すればよい。

ここで、例えば半導体層１０２が、構成元素の異なる絶縁層（例えば酸化シリコン膜を
含む絶縁層など）と接する場合、これらの界面に界面準位が形成され、該界面準位はチャ
ネルを形成することがある。このような場合、しきい値電圧の異なる第２のトランジスタ
が出現し、トランジスタの見かけ上のしきい値電圧が変動することがある。しかしながら
、本構成のトランジスタにおいては、半導体層１０２を構成する金属元素を一種以上含ん
で第１の酸化物層１３１を有しているため、第１の酸化物層１３１と半導体層１０２との
界面に界面準位を形成しにくくなる。よって第１の酸化物層１３１を設けることにより、
トランジスタのしきい値電圧などの電気特性のばらつきや変動を低減することができる。

また、絶縁層１０４と半導体層１０２との界面にチャネルが形成される場合、該界面で
界面散乱がおこり、トランジスタの電界効果移動度が低下する場合がある。しかしながら
、本構成のトランジスタにおいては、半導体層１０２を構成する金属元素を一種以上含ん
で第２の酸化物層１３２を有しているため、半導体層１０２と第２の酸化物層１３２との
界面ではキャリアの散乱が起こりにくく、トランジスタの電界効果移動度を高くすること
ができる。

なお、ここで例示したトランジスタに、上記変形例１で例示した、第２のゲート電極と
して機能する導電層１２１や導電層１２２を設ける構成としてもよい。また、図２で示し
たように、酸化物層１１０の一部が露出する構成としてもよい。一例として、図９（Ｃ）
では、導電層１２１、導電層１２２を備え、且つ酸化物層１１０の一部が露出する構成の
チャネル長方向の断面概略図を示している。

以上が構成例２についての説明である。

［変形例２］
以下では、上記構成例２等で示したトランジスタとは構成の一部の異なるトランジスタ
の構成例について説明する。

図１０に以下で例示するトランジスタの断面概略図を示す。図１０（Ａ）はトランジス
タのチャネル長方向の断面概略図であり、図１０（Ｂ）はトランジスタのチャネル幅方向
の断面概略図である。図１０に示すトランジスタは、図８で例示したトランジスタと比較
して、酸化物層１１０及び第１の酸化物層１３１に換えて、凸状の形状を有する第１の酸
化物層１３１を有している点で主に相違している。

第１の酸化物層１３１は、酸化物層１１０と同様の形状を有している。また半導体層１
０２は第１の酸化物層１３１の上面及び側面の少なくとも一部に沿って設けられている。
また第２の酸化物層１３２は半導体層１０２に積層して設けられている。

ここで、第１の酸化物層１３１として、加熱により一部の酸素が脱離する酸化物材料を
用いることが好ましい。好適には、化学量論的組成を満たす酸素よりも多くの酸素を含む
酸化物を用いることが好ましい。このような酸化物を第１の酸化物層１３１に適用するこ
とで、作製工程中の熱処理によって第１の酸化物層１３１から半導体層１０２に酸素が供
給され、半導体層１０２中の酸素欠損を低減することができる。さらに第１の酸化物層１
３１は化学量論的組成よりも多くの酸素を含むため、その一部が脱離したとしても化学量
論的組成が保たれるため、第１の酸化物層１３１中に酸素欠損が生じることが抑制される
。したがって、信頼性の高いトランジスタを実現できる。

また、構成例２で例示したトランジスタと比較して、酸化物層１１０を有していない構
成であるため、酸化物層１１０のチャネル幅方向の厚さ分だけトランジスタの占有面積を
小さくすることができる。

また、図１０に示すように、第１の酸化物層１３１を島状に加工し、第１の酸化物層１
３１の全体を覆うように半導体層１０２を形成することが好ましい。こうすることで、第
１の酸化物層１３１から上部に脱離する酸素が外部に放出されることなく、第１の酸化物
層１３１かが放出される酸素のほぼ全てを半導体層１０２に供給することができる。また
第１の酸化物層１３１を半導体層１０２で覆うことで、第１の酸化物層１３１中の酸素が
外部に放出され続けることがなく、必要以上に酸素が脱離して第１の酸化物層１３１中に
酸素欠損が形成されてしまうことを抑制できる。

以上が変形例２についての説明である。

［構成例３］
以下では、上記で例示したトランジスタとは構成の一部の異なるトランジスタの構成例
について説明する。なお、上記と重複する部分については説明を省略し、相違点について
詳細に説明する。また、構成要素の位置や形状が異なる場合であっても、その機能が同等
である場合には同一の符号を付し、説明を省略する場合がある。

図１１（Ａ）は、以下で例示するトランジスタの斜視概略図である。なお、図１１（Ａ
）には明瞭化のため、一部の構成要素を明示していない。また、図１１（Ｂ）、（Ｃ）、
（Ｄ）はそれぞれ、図１１（Ａ）中に示す切断線Ｄ１−Ｄ２、Ｅ１−Ｅ２、Ｆ１−Ｆ２に
おける断面概略図である。図１１（Ｂ）はトランジスタのチャネル長方向の断面概略図で
あり、図１１（Ｃ）はゲート電極１０５の延伸方向に沿ったトランジスタのチャネル幅方
向の断面概略図であり、図１１（Ｃ）は電極１０３を含む領域を切断したトランジスタの
チャネル幅方向の断面概略図である。

図１１に示すトランジスタは、図１で例示したトランジスタと比較して、ゲート電極１
０５と一対の電極１０３の形状およびこれらの相対的な位置が異なる点で主に相違してい
る。

酸化物層１１０の上面に垂直な方向から見たときに、ゲート電極１０５の端部のうち、
少なくとも半導体層１０２と重畳する部分において、一対の電極１０３と重畳するように
設けられている。すなわち、図１で例示したトランジスタはオフセット領域を有していた
のに対して、図１１に示すトランジスタは、ゲート電極１０５と電極１０３のオーバーラ
ップ領域を有する。このように一対の電極１０３とゲート電極１０５とを重ねて配置する
ことで、トランジスタのチャネル長を一対の電極１０３の最小加工寸法と同等にまで縮小
できる。さらに半導体層１０２にオフセット領域が設けられないことにより、トランジス
タの寄生抵抗が低減され、オン電流を高めることができる。

また、図１で例示したトランジスタでは一対の電極１０３の延伸方向がゲート電極１０
５と同じ方向であったのに対し、図１１に示すトランジスタではゲート電極１０５の延伸
方向と垂直な方向に延伸するように設けられている。言い換えると、一対の電極１０３は
トランジスタのチャネル長方向に延伸するように設けられている。こうすることで、ゲー
ト電極１０５と一対の電極１０３とが重畳する面積を可能な限り小さくし、これら電極間
の容量を低減することができ、トランジスタを高速動作させることが可能となる。

なお、一対の電極１０３の延伸方向はこれにかぎられず、図１２（Ａ）に示すように、
ゲート電極１０５と並行して延伸させてもよい。このように一対の電極１０３とゲート電
極１０５とを重ね、これらを並行に配置することで、トランジスタや電極（配線を含む）
の占有面積を縮小することができる。

またこのとき、図１２（Ｂ）に示すように、酸化物層１１０の一部が露出する構成とし
てもよい。このような構成とすることで、よりトランジスタの占有面積を縮小することが
できる。

本構成例で例示したトランジスタは一対の電極１０３とゲート電極１０５とのオーバー
ラップ領域を有するため、よりオン電流を増大させることが可能である。

なお、一対の電極１０３及びゲート電極１０５以外の構成要素については、上記各構成
例及び各変形例で例示した構成要素を適宜組み合わせてもよい。例えば、絶縁層１０４を
図３で例示した絶縁層１０４の構成に置換してもよいし、変形例１で例示した導電層１２
１及び導電層１２２等を有する構成としてもよいし、構成例２または変形例２で例示した
第１の酸化物層１３１及び第２の酸化物層１３２のいずれか一方または両方を備える構成
としてもよい。

図１３及び図１４に、第１の酸化物層１３１及び第２の酸化物層１３２を備える構成の
例を示す。図１３（Ａ）、図１４（Ａ）はトランジスタのチャネル長方向の断面概略図で
あり、図１３（Ｂ）、図１４（Ｂ）はトランジスタのチャネル幅方向の断面概略図である
。図１３に示すトランジスタは、酸化物層１１０の側面及び上面を覆うように第１の酸化
物層１３１、半導体層１０２及び第２の酸化物層１３２の積層構造が設けられている。ま
た、図１４に示すトランジスタは、酸化物層１１０の側面及び上面を覆うように第１の酸
化物層１３２と半導体層１０２が設けられ、第２の酸化物層１３２は、一対の電極１０３
の上面の一部を覆って設けられている。このとき、主にチャネルが形成される半導体層１
０２と一対の電極１０３とが接する構成とすることができるため、トランジスタのオン電
流をより高めることができる。なお、図１４では第２の酸化物層１３２及び絶縁層１０４
の上面形状がゲート電極１０５の上面形状と概略一致するように同一のフォトマスクを用
いて加工されている構成を示しているが、これに限られず第２の酸化物層１３２、絶縁層
１０４、及びゲート電極１０５をそれぞれ別のフォトマスクを用いて加工してもよいし、
これらのうち２つを同一のフォトマスクを用いて加工してもよい。

また、変形例２で例示した凸状の形状を有する第１の酸化物層１３１を、酸化物層１１
０に換えて用いてもよい。一例として、図１５に図１４で例示したトランジスタの酸化物
層１１０に換えて、凸状の形状を有する第１の酸化物層１３１を適用する例を示している
。このような構成とすることで、トランジスタの占有面積を小さくすることができる。な
お、図示しないが、図１３に示す構成においても酸化物層１１０に換えて凸状の形状を有
する第１の酸化物層１３１を設ける構成としてもよい。

以上が本構成例についての説明である。

［作製方法例］
以下では、本発明の一態様の半導体装置の作製方法例について説明する。ここでは構成
例１及び図１で示したトランジスタの作製方法例について、図１６を用いて説明する。

〔絶縁層の形成〕
まず、基板１０１上に絶縁層１０６を形成する。

絶縁層１０６は、スパッタリング法、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐ
ｏｓｉｔｉｏｎ）法（熱ＣＶＤ法、ＭＯＣＶＤ（ＭｅｔａｌＯｒｇａｎｉｃＣＶＤ）
法、ＰＥＣＶＤ（ＰｌａｓｍａＥｎｈａｎｃｅｄＣＶＤ）法等を含む）、ＭＢＥ（Ｍ
ｏｌｅｃｕｌａｒＢｅａｍＥｐｉｔａｘｙ）法、ＡＬＤ（ＡｔｏｍｉｃＬａｙｅｒ
Ｄｅｐｏｓｉｔｉｏｎ）法、またはＰＬＤ（ＰｕｌｓｅｄＬａｓｅｒＤｅｐｏｓｉ
ｔｉｏｎ）法等で成膜することにより形成することができる。

絶縁層１０６に酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁層１０
６の成膜を行えばよい。または、成膜後の絶縁層１０６に酸素を導入して酸素を過剰に含
有する領域を形成してもよく、双方の手段を組み合わせてもよい。

例えば、成膜後の絶縁層１０６に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオ
ンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法
としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プ
ラズマ処理などを用いることができる。

酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、
酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。
また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。

なお、絶縁層１０６を形成した後、その上面の平坦性を高めるためにＣＭＰ（Ｃｈｅｍ
ｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法等を用いた平坦化処理を行っ
てもよい。

〔酸化物層の形成〕
続いて、絶縁層１０６上に、後の酸化物層１１０となる酸化物膜を成膜する。酸化物膜
は、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）
、ＭＢＥ法、ＡＬＤ法、またはＰＬＤ法等で成膜することにより形成することができる。

ここで、半導体層１０２として酸化物半導体を用い、酸化物層１１０として半導体層１
０２を構成する金属元素を一以上含む酸化物を含む材料を用いる場合には、酸化物膜の形
成方法として、後述する半導体膜の形成方法と同様の方法を用いればよい。

酸化物膜を形成後、当該酸化物膜上にフォトリソグラフィ法等を用いてレジストマスク
を形成し、当該酸化物膜の不要な部分を除去する。その後、レジストマスクを除去するこ
とにより、酸化物層１１０を形成することができる（図１６（Ａ））。

ここで、酸化物層１１０等の被加工膜の加工方法について説明する。被加工膜を微細に
加工する場合には、様々な微細加工技術を用いることができる。例えば、フォトリソグラ
フィ法等で形成したレジストマスクに対してスリミング処理を施す方法を用いてもよい。
また、フォトリソグラフィ法等でダミーパターンを形成し、当該ダミーパターンにサイド
ウォールを形成した後にダミーパターンを除去し、残存したサイドウォールをレジストマ
スクとして用いて、被加工膜をエッチングしてもよい。また被加工膜のエッチングとして
、高いアスペクト比を実現するために、異方性のドライエッチングを用いることが好まし
い。また、無機膜または金属膜からなるハードマスクを用いてもよい。

レジストマスクの形成に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３
６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる
。そのほか、紫外線やＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。
また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外
光（ＥＵＶ：ＥｘｔｒｅｍｅＵｌｔｒａ−ｖｉｏｌｅｔ）やＸ線を用いてもよい。また
、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または
電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビーム
などのビームを走査することにより露光を行う場合には、フォトマスクは不要である。

また、レジストマスクとなるレジスト膜を形成する前に、被加工膜とレジスト膜との密
着性を改善する機能を有する有機樹脂膜を形成してもよい。当該有機樹脂膜は、例えばス
ピンコート法などにより、その下層の段差を被覆して表面を平坦化するように形成するこ
とができ、当該有機樹脂膜の上層に設けられるレジストマスクの厚さのばらつきを低減で
きる。また特に微細な加工を行う場合には、当該有機樹脂膜として、露光に用いる光に対
する反射防止膜として機能する材料を用いることが好ましい。このような機能を有する有
機樹脂膜としては、例えばＢＡＲＣ（ＢｏｔｔｏｍＡｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ
Ｃｏａｔｉｎｇ）膜などがある。当該有機樹脂膜は、レジストマスクの除去と同時に除去
するか、レジストマスクを除去した後に除去すればよい。

ここで、酸化物層１１０の加工の際、下層に設けられる絶縁層１０６の上面がエッチン
グされることで図１７（Ａ）に示すような断面形状となる場合がある。また図１７（Ｂ）
では、絶縁層１０６の上部を凸状に加工して酸化物層１１０とした場合について示す。ま
た、図１６等では酸化物層１１０の側面が被形成面に対して略垂直になるように加工され
た場合を示すが、酸化物層１１０の形状は加工方法によっては異なる形状となる場合があ
る。例えば、図１７（Ｃ）に示すように酸化物層１１０の側面が裾を引くように、被形成
面（ここでは絶縁層１０６の上面）に近いほど幅が大きくなるような形状であってもよい
し、図１７（Ｄ）に示すように、酸化物層１１０の側面の一部が窪んだ形状となっていて
もよい。

酸化物層１１０となる酸化物膜の成膜後、またはこれを加工して酸化物層１１０を形成
した後に、上述した酸素導入処理を行って酸化物層１１０に対して酸素を導入することが
好ましい。酸素導入処理によって、酸化物層１１０中に酸素を導入し、化学量論的組成よ
りも多くの酸素を含有し、加熱により一部の酸素が脱離する酸化物層１１０とすることが
できる。

〔半導体層の形成〕
続いて、絶縁層１０６および酸化物層１１０を覆って半導体膜を成膜する。その後、上
記と同様の方法により半導体膜上にレジストマスクを形成し、半導体膜の不要な部分をエ
ッチングにより除去する。その後レジストマスクを除去することにより、酸化物層１１０
の上面及び側面の少なくとも一部を覆う、島状の半導体層１０２を形成することができる
（図１６（Ｂ））。

半導体膜の成膜は、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣ
ＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法、またはＰＬＤ法等を用いることができる。また
は、ゾルゲル法やスプレー法、ミスト法など、液状の材料を用いた薄膜形成技術を用いる
こともできる。半導体膜の成膜は、スパッタリング法を用いることが好ましい。スパッタ
リング法としては、ＲＦスパッタリング法、ＤＣスパッタリング法、ＡＣスパッタリング
法等を用いることができる。特に、成膜時に発生するゴミを低減でき、且つ膜厚分布も均
一とすることから、ＤＣスパッタリング法を用いることが好ましい。またプラズマによる
ダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。

半導体膜の成膜後、加熱処理を行ってもよい。加熱処理は、２５０℃以上６５０℃以下
、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０
ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、加熱処理の雰囲気は、不活
性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以
上含む雰囲気で行ってもよい。加熱処理は、半導体膜を成膜した直後に行ってもよいし、
半導体膜を加工して島状の半導体層１０２を形成した後に行ってもよい。加熱処理により
、絶縁層１０６及び酸化物層１１０から半導体膜（または半導体層１０２）に酸素が供給
され、半導体層１０２に含まれる酸化物半導体中の酸素欠損を低減できる。

なお、図１６では酸化物層１１０の上面及び側面を全て覆うように半導体層１０２を設
ける場合について示しているが、半導体層１０２を加工する際に用いるマスクパターンを
変更することで、図２等で示したように、酸化物層１１０の側面の一部を露出させるよう
に半導体層１０２を形成することができる。

〔一対の電極の形成〕
続いて、絶縁層１０６及び半導体層１０２を覆って導電膜を成膜する。その後上記と同
様の方法により導電膜上にレジストマスクを形成し、導電膜上の不要な部分をエッチング
により除去する。その後レジストマスクを除去することにより、一対の電極１０３を形成
することができる（図１６（Ｃ））。

導電膜は、例えばスパッタリング法、蒸着法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、
ＰＥＣＶＤ法等を含む）などにより成膜することができる。またプラズマによるダメージ
を減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。

ここで、導電膜のエッチングの際に、半導体層１０２や絶縁層１０６の上部の一部がエ
ッチングされ、一対の電極１０３と重ならない部分が薄膜化することがある。したがって
、半導体層１０２となる半導体膜等の厚さを、エッチングされる深さを考慮して予め厚く
形成しておくことが好ましい。

なお、一対の電極１０３を加工する際に用いるマスクパターンを変更することで、図１
１、図１２等に示したような様々な形状に加工することができる。

〔ゲート絶縁層、ゲート電極の形成〕
続いて、絶縁層１０６、半導体層１０２及び一対の電極１０３上に絶縁膜を成膜する。
さらに、絶縁膜上に導電膜を成膜する。

該絶縁膜は後に絶縁層１０４となる絶縁膜である。該絶縁膜は、スパッタリング法、Ｃ
ＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法また
はＰＬＤ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましく
はプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい
。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ
法が好ましい。

該導電膜は、後にゲート電極１０５となる導電膜である。該導電膜は、例えばスパッタ
リング法、蒸着法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）など
により成膜することができる。プラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯ
ＣＶＤ法あるいはＡＬＤ法が好ましい。

続いて、上記と同様の方法により導電膜上にレジストマスクを形成し、導電膜と絶縁膜
の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより
、ゲート電極１０５と絶縁層１０４を同時に形成することができる（図１６（Ｄ））。

なお、導電膜をエッチングした後にレジストマスクを除去し、ゲート電極１０５をハー
ドマスクとして用いて絶縁層１０４を加工してもよい。または、ゲート電極１０５と絶縁
層１０４とをそれぞれ異なるフォトマスクにより個別に加工してもよい。または、ゲート
電極１０５の加工のみを行い、加工されていない絶縁膜を絶縁層１０４として用いてもよ
い。

なお、ゲート電極１０５及び絶縁層１０４の加工に用いるマスクパターンを変更するこ
とで、図１１や図１２等で示したようにゲート電極１０５が一対の電極１０３と重畳する
ような形状に加工することができる。

また、ゲート電極１０５と一対の電極１０３とがオーバーラップしない構成、すなわち
オフセット領域を有する構成の場合、オフセット領域における半導体層１０２に対して、
導電性を付与する不純物を添加してもよい。例えば、水素、ホウ素、窒素、フッ素、アル
ミニウム、リン、ヒ素、インジウム、スズ、アンチモン及び希ガス元素から選ばれた一種
以上の元素を、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法
、プラズマ処理等により、オフセット領域における半導体層１０２に導入してもよい。例
えば、ゲート電極１０５を形成した後にゲート電極１０５をマスクとして上記の方法によ
り不純物を導入することで、オフセット領域に選択的に不純物を添加することができる。
オフセット領域に当該不純物を添加することで、ソースードレイン間の寄生抵抗を低減し
、トランジスタのオン電流を高めることができる。

以上の工程により、トランジスタを作製することができる。

〔絶縁層の形成〕
続いて、絶縁層１０７及び絶縁層１０８を形成する（図示せず）。

絶縁層１０７及び絶縁層１０８は、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣ
ＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成
することができる。特に、絶縁層１０７をＣＶＤ法、好ましくはプラズマＣＶＤ法によっ
て成膜すると、被覆性を良好なものとすることができるため好ましい。またプラズマによ
るダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。また
絶縁層１０８として有機樹脂などの有機絶縁材料を用いる場合には、スピンコート法など
の塗布法を用いて形成してもよい。また、絶縁層１０８を形成した後にその上面に対して
平坦化処理を行ってもよい。

〔加熱処理〕
絶縁層１０７の形成後、加熱処理を行うことが好ましい。加熱処理により、酸化物層１
１０等から半導体層１０２に対して酸素を供給し、半導体層１０２中の酸素欠損を低減す
ることができる。またこのとき、酸素を透過しにくい絶縁層１０７によって、絶縁層１０
７よりも内側に酸化物層１１０や半導体層１０２等から放出される酸素が効果的に閉じ込
められ、当該酸素の外部への放出が抑制される。そのため、酸化物層１１０等から放出さ
れ、半導体層１０２に供給しうる酸素の量を増大させることができ、半導体層１０２中の
酸素欠損を効果的に低減することができる。

以上がトランジスタの作製方法例についての説明である。

なお、上記では一対の電極１０３の形成よりも後にゲート電極１０５及び絶縁層１０４
の形成を行ったが、一対の電極１０３とゲート電極１０５とがオーバーラップしない構成
の場合には、一対の電極１０３の形成をゲート電極１０５の形成よりも後に行ってもよい
。

なお、図８等で例示したように第１の酸化物層１３１や第２の酸化物層１３２を設ける
場合には、これらを構成する薄膜を半導体膜の成膜と同様の方法により成膜することがで
きる。第１の酸化物層１３１または第２の酸化物層１３２の少なくとも一方を半導体層１
０２と積層する場合には、成膜の際に大気に触れさせることなく連続して成膜することが
好ましい。

また、図５等で例示したように、酸化物層１１０の内部に導電層１２１を設ける場合に
は、絶縁層１０６上に導電膜を成膜し、上記と同様の加工方法を用いて凸状の導電層１２
１を形成し、当該導電層を覆うように酸化物層１１０を形成すればよい。

本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組
み合わせて実施することができる。

（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置の半導体層に好適に用いることのでき
る酸化物半導体について説明する。

酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、酸化物半導体を適切
な条件で加工し、そのキャリア密度を十分に低減して得られた酸化物半導体膜が適用され
たトランジスタにおいては、オフ状態でのソースとドレイン間のリーク電流（オフ電流）
を、従来のシリコンを用いたトランジスタと比較して極めて低いものとすることができる
。

適用可能な酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ
）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体
を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザとして、それら
に加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）
、チタン（Ｔｉ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタノイド（例えば
、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ガドリニウム（Ｇｄ））から選ばれた一種、ま
たは複数種が含まれていることが好ましい。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸
化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸
化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯ
とも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−
Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚ
ｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ
系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸
化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化
物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物
、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、
Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉ
ｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−
Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉ
ｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

ここで、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化
物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外
の金属元素が入っていてもよい。

また、酸化物半導体として、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つ、ｍは整数でない
）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれ
た一の金属元素または複数の金属元素、若しくは上記のスタビライザとしての元素を示す
。また、酸化物半導体として、Ｉｎ_２ＳｎＯ_５（ＺｎＯ）_ｎ（ｎ＞０、且つ、ｎは整数）
で表記される材料を用いてもよい。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ
：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：３：６、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２あ
るいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成
の近傍の酸化物を用いるとよい。

酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水
素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジス
タのしきい値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成
後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を
除去して不純物が極力含まれないように高純度化することが好ましい。

なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から
酸素も同時に減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水
素化処理）によって同時に減少してしまった酸素を酸化物半導体に加える、または酸素を
供給し酸化物半導体膜の酸素欠損を補填することが好ましい。本明細書等において、酸化
物半導体膜に酸素を供給する場合を、加酸素化処理、または過酸素化処理と記す場合があ
る。

このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素または水分
が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化また
はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。
なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく
（ゼロに近く）、キャリア密度が１×１０^１７／ｃｍ^３以下、１×１０^１６／ｃｍ^３以下
、１×１０^１５／ｃｍ^３以下、１×１０^１４／ｃｍ^３以下、１×１０^１３／ｃｍ^３以下で
あることをいう。

またこのように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは
、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジス
タがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０^−１８Ａ以下、
好ましくは１×１０^−２１Ａ以下、さらに好ましくは１×１０^−２４Ａ以下、または８５
℃にて１×１０^−１５Ａ以下、好ましくは１×１０^−１８Ａ以下、さらに好ましくは１×
１０^−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル
型のトランジスタの場合、ゲート電圧がしきい値電圧よりも十分小さい状態をいう。具体
的には、ゲート電圧がしきい値電圧よりも１Ｖ以上、２Ｖ以上または３Ｖ以上小さければ
、トランジスタはオフ状態となる。

以下では、酸化物半導体膜の構造について説明する。

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。
非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙ
ｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体
膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。

まずは、ＣＡＡＣ−ＯＳ膜について説明する。

なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度
で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「
垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。
従って、８５°以上９５°以下の場合も含まれる。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表
す。

ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである
。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃ
ｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち
結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、Ｃ
ＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観
察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原
子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹
凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面Ｔ
ＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列している
ことを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られ
ない。

図２６（ａ）は、ＣＡＡＣ−ＯＳ膜の断面ＴＥＭ像である。また、図２６（ｂ）は、図
２６（ａ）をさらに拡大した断面ＴＥＭ像であり、理解を容易にするために原子配列を強
調表示している。

図２６（ｃ）は、図２６（ａ）のＡ−Ｏ−Ａ’間において、丸で囲んだ領域（直径約４
ｎｍ）の局所的なフーリエ変換像である。図２６（ｃ）より、各領域においてｃ軸配向性
が確認できる。また、Ａ−Ｏ間とＯ−Ａ’間とでは、ｃ軸の向きが異なるため、異なるグ
レインであることが示唆される。また、Ａ−Ｏ間では、ｃ軸の角度が１４．３°、１６．
６°、２６．４°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ−Ａ
’間では、ｃ軸の角度が−１８．３°、−１７．６°、−１５．９°と少しずつ連続的に
変化していることがわかる。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有し
ていることがわかる。また、ＣＡＡＣ−ＯＳ膜に対し、電子線回折を行うと、配向性を示
すスポット（輝点）が観測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎ
ｍ以上３０ｎｍ以下の電子線を用いる電子線回折（ナノビーム電子回折ともいう）を行う
と、スポットが観測される（図２７（Ａ））。

なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方
体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０
ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。た
だし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領
域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ^２以上、５μｍ
^２以上または１０００μｍ^２以上となる結晶領域が観察される場合がある。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−ＲａｙＤｉｆｆｒａｃｔｉｏｎ）
装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ
膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピーク
が現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属され
ることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に
概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐ
ｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピーク
は、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸
化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）
として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面
に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを
５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は
不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平
行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に
配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を
行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面ま
たは上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の
形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成
面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい
。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長に
よって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶
部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物
が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成され
ることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ
法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現
れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向
性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍
にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素
、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリ
コンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸
化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させ
る要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半
径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜
の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不
純物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化
物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによっ
てキャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性また
は実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体
膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当
該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノ
ーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度
真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体
膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる
。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する
時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高
く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定とな
る場合がある。

また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特
性の変動が小さい。

次に、微結晶酸化物半導体膜について説明する。

微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することがで
きない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以
下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎ
ｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓ
ｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅＯ
ｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、Ｔ
ＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以
上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異な
る結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。
従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない
場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいビーム径のＸ線を用いる
ＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結
晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプロ
ーブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともい
う。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ
膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０
ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、
スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、円を
描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜
に対しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される
場合がある（図２７（Ｂ））。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そ
のため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし
、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−
ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、Ｃ
ＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

ＣＡＡＣ−ＯＳ膜は、例えば以下の方法により形成することができる。

ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲット
を用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオン
が衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、
ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離す
ることがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま
基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。

平板状のスパッタリング粒子は、例えば、ａ−ｂ面に平行な面の円相当径が３ｎｍ以上
１０ｎｍ以下、厚さ（ａ−ｂ面に垂直な方向の長さ）が０．７ｎｍ以上１ｎｍ未満である
。なお、平板状のスパッタリング粒子は、ａ−ｂ面に平行な面が正三角形または正六角形
であってもよい。ここで、面の円相当径とは、面の面積と等しい正円の直径をいう。

また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。

成膜時の基板温度を高めることで、基板到達後にスパッタリング粒子のマイグレーショ
ンが起こる。具体的には、基板温度を１００℃以上７４０℃以下、好ましくは２００℃以
上５００℃以下として成膜する。成膜時の基板温度を高めることで、平板状のスパッタリ
ング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒
子の平らな面が基板に付着する。このとき、スパッタリング粒子が正に帯電することで、
スパッタリング粒子同士が反発しながら基板に付着するため、スパッタリング粒子が偏っ
て不均一に重なることがなく、厚さの均一なＣＡＡＣ−ＯＳ膜を成膜することができる。

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制で
きる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素及び窒素など）を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメー
ジを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００
体積％とする。

または、ＣＡＡＣ−ＯＳ膜は、以下の方法により形成する。

まず、第１の酸化物半導体膜を１ｎｍ以上１０ｎｍ未満の厚さで成膜する。第１の酸化
物半導体膜はスパッタリング法を用いて成膜する。具体的には、基板温度を１００℃以上
５００℃以下、好ましくは１５０℃以上４５０℃以下とし、成膜ガス中の酸素割合を３０
体積％以上、好ましくは１００体積％として成膜する。

次に、加熱処理を行い、第１の酸化物半導体膜を結晶性の高い第１のＣＡＡＣ−ＯＳ膜
とする。加熱処理の温度は、３５０℃以上７４０℃以下、好ましくは４５０℃以上６５０
℃以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時
間以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好ま
しくは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰
囲気での加熱処理により、第１の酸化物半導体膜の不純物濃度を短時間で低減することが
できる。一方、不活性雰囲気での加熱処理により第１の酸化物半導体膜に酸素欠損が生成
されることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減する
ことができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下また
は１Ｐａ以下の減圧下で行ってもよい。減圧下では、第１の酸化物半導体膜の不純物濃度
をさらに短時間で低減することができる。

第１の酸化物半導体膜は、厚さが１ｎｍ以上１０ｎｍ未満であることにより、厚さが１
０ｎｍ以上である場合と比べ、加熱処理によって容易に結晶化させることができる。

次に、第１の酸化物半導体膜と同じ組成である第２の酸化物半導体膜を１０ｎｍ以上５
０ｎｍ以下の厚さで成膜する。第２の酸化物半導体膜はスパッタリング法を用いて成膜す
る。具体的には、基板温度を１００℃以上５００℃以下、好ましくは１５０℃以上４５０
℃以下とし、成膜ガス中の酸素割合を３０体積％以上、好ましくは１００体積％として成
膜する。

次に、加熱処理を行い、第２の酸化物半導体膜を第１のＣＡＡＣ−ＯＳ膜から固相成長
させることで、結晶性の高い第２のＣＡＡＣ−ＯＳ膜とする。加熱処理の温度は、３５０
℃以上７４０℃以下、好ましくは４５０℃以上６５０℃以下とする。また、加熱処理の時
間は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、
不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を
行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第２の酸
化物半導体膜の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加
熱処理により第２の酸化物半導体膜に酸素欠損が生成されることがある。その場合、酸化
性雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は１
０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよ
い。減圧下では、第２の酸化物半導体膜の不純物濃度をさらに短時間で低減することがで
きる。

以上のようにして、合計の厚さが１０ｎｍ以上であるＣＡＡＣ−ＯＳ膜を形成すること
ができる。

（実施の形態３）
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について図面
を参照して説明する。

［断面構造例］
図１８（Ａ）に、本発明の一態様の半導体装置の断面概略図を示す。図１８（Ａ）に示
す半導体装置は、下部に第１の半導体材料を用いたトランジスタ２２００を有し、上部に
第２の半導体材料を用いたトランジスタ２１００を有している。図１８（Ａ）では、第２
の半導体材料を用いたトランジスタ２１００として、図１１で例示したトランジスタを適
用した例を示している。図１８（Ａ）における一点鎖線よりも左側は、トランジスタ２１
００のチャネル長方向の断面に相当し、右側はトランジスタ２１００のチャネル幅方向の
断面に相当する。なお、トランジスタ２１００としては、上記実施の形態で例示した様々
なトランジスタを適用できる。

第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが好まし
い。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン、ゲルマニウ
ム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素など）とし、第２の半導
体材料を酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコ
ンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いた
トランジスタは、オフ電流が低い。

トランジスタ２２００は、ｎチャネル型のトランジスタまたはｐチャネル型のトランジ
スタのいずれであってもよく、回路によって適切なトランジスタを用いればよい。また、
酸化物半導体を用いた本発明の一態様のトランジスタを用いるほかは、用いる材料や構造
など、半導体装置の具体的な構成をここで示すものに限定する必要はない。

図１８（Ａ）に示す構成では、トランジスタ２２００の上部に、絶縁層２２０１、絶縁
層２２０７を介してトランジスタ２１００が設けられている。また、トランジスタ２２０
０とトランジスタ２１００の間には、複数の配線２２０２が設けられている。また各種絶
縁層に埋め込まれた複数のプラグ２２０３により、上層と下層にそれぞれ設けられた配線
や電極が電気的に接続されている。また、トランジスタ２１００を覆う絶縁層２２０４と
、絶縁層２２０４上に配線２２０５と、トランジスタ２１００の一対の電極と同一の導電
膜を加工して得られた配線２２０６と、が設けられている。

このように、２種類のトランジスタを積層することにより、回路の占有面積が低減され
、より高密度に複数の回路を配置することができる。

ここで、下層に設けられるトランジスタ２２００にシリコン系半導体材料を用いた場合
、トランジスタ２２００の半導体層の近傍に設けられる絶縁層中の水素はシリコンのダン
グリングボンドを終端し、トランジスタ２２００の信頼性を向上させる効果がある。一方
、上層に設けられるトランジスタ２１００に酸化物半導体を用いた場合、トランジスタ２
１００の半導体層の近傍に設けられる絶縁層中の水素は、酸化物半導体中にキャリアを生
成する要因の一つとなるため、トランジスタ２１００の信頼性を低下させる要因となる場
合がある。したがって、シリコン系半導体材料を用いたトランジスタ２２００の上層に酸
化物半導体を用いたトランジスタ２１００を積層して設ける場合、これらの間に水素の拡
散を防止する機能を有する絶縁層２２０７を設けることは特に効果的である。絶縁層２２
０７により、下層に水素を閉じ込めることでトランジスタ２２００の信頼性が向上するこ
とに加え、下層から上層に水素が拡散することが抑制されることでトランジスタ２１００
の信頼性も同時に向上させることができる。

絶縁層２２０７としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリ
ウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、
酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。

また、酸化物半導体層を含んで構成されるトランジスタ２１００を覆うように、トラン
ジスタ２１００上に水素の拡散を防止する機能を有する絶縁層２２０８を形成することが
好ましい。絶縁層２２０８は上記実施の形態における絶縁層１０７に相当する。絶縁層２
２０８としては、絶縁層２２０７と同様の材料を用いることができ、特に酸化アルミニウ
ムを適用することが好ましい。酸化アルミニウム膜は、水素、水分などの不純物及び酸素
の双方に対して膜を透過させない遮断（ブロッキング）効果が高い。したがって、トラン
ジスタ２１００を覆う絶縁層２２０８として酸化アルミニウム膜を用いることで、トラン
ジスタ２１００に含まれる酸化物半導体層からの酸素の脱離を防止するとともに、酸化物
半導体層への水及び水素の混入を防止することができる。

図１８（Ｂ）は、図１８（Ａ）に対して異なる構成のトランジスタ２２００を適用した
場合について示している。図１８（Ｂ）に示すトランジスタ２２００はチャネルが形成さ
れる半導体層（半導体基板の一部）が凸形状を有し、その側面及び上面に沿ってゲート絶
縁層及びゲート電極が設けられている。このようなトランジスタ２２００は半導体基板の
凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接
して、凸部を形成するためのマスクとして機能する絶縁層を有していてもよい。また、こ
こでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工し
て凸形状を有する半導体層を形成してもよい。

［回路構成例］
上記構成において、トランジスタ２１００やトランジスタ２２００の電極の接続構成を
異ならせることにより、様々な回路を構成することができる。以下では、本発明の一態様
の半導体装置を用いることにより実現できる回路構成の例を説明する。

〔ＣＭＯＳ回路〕
図１８（Ｃ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型の
トランジスタ２１００を直列に接続し、且つそれぞれのゲートを接続した、いわゆるＣＭ
ＯＳ回路の構成を示している。なお図中、第２の半導体材料が適用されたトランジスタに
は「ＯＳ」の記号を付して示している。

〔アナログスイッチ〕
また図１８（Ｄ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそ
れぞれのソースとドレインを接続した構成を示している。このような構成とすることで、
いわゆるアナログスイッチとして機能させることができる。

〔記憶装置の例〕
本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の
保持が可能で、且つ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図１
９に示す。

図１９（Ａ）に示す半導体装置は、第１の半導体材料を用いたトランジスタ３２００と
第２の半導体材料を用いたトランジスタ３３００、及び容量素子３４００を有している。
なお、トランジスタ３３００としては、上記実施の形態で例示したトランジスタを用いる
ことができる。

トランジスタ３３００は、酸化物半導体を有する半導体層にチャネルが形成されるトラ
ンジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることに
より長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必
要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすること
が可能となるため、消費電力を十分に低減することができる。

図１９（Ａ）において、第１の配線３００１はトランジスタ３２００のソース電極と電
気的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に
接続されている。また、第３の配線３００３はトランジスタ３３００のソース電極または
ドレイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００の
ゲート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極、お
よびトランジスタ３３００のソース電極またはドレイン電極の他方は、容量素子３４００
の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方
と電気的に接続されている。

図１９（Ａ）に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持
可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能で
ある。

情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、ト
ランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とす
る。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、お
よび容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極には
、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電
荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものと
する。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電
位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００の
ゲート電極に与えられた電荷が保持される（保持）。

トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲート
電極の電荷は長時間にわたって保持される。

次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を
与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジ
スタ３２００のゲート電極に保持された電荷量に応じて、第２の配線３００２は異なる電
位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２０
０のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿
_Ｈは、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見
かけのしきい値Ｖ_ｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは
、トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位を
いうものとする。したがって、第５の配線３００５の電位をＶ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの中
間の電位Ｖ_０とすることにより、トランジスタ３２００のゲート電極に与えられた電荷を
判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には
、第５の配線３００５の電位がＶ_０（＞Ｖ_ｔｈ＿Ｈ）となれば、トランジスタ３２００は
「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５
の電位がＶ_０（＜Ｖ_ｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のまま
である。このため、第２の配線３００２の電位を判別することで、保持されている情報を
読み出すことができる。

なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読
み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態
にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖ_ｔｈ＿
_Ｈより小さい電位を第５の配線３００５に与えればよい。または、ゲート電極の状態にか
かわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｌよ
り大きい電位を第５の配線３００５に与えればよい。

図１９（Ｂ）に示す半導体装置は、トランジスタ３２００を設けていない点で主に図１
９（Ａ）と相違している。この場合も上記と同様の動作により情報の書き込み及び保持動
作が可能である。

次に、情報の読み出しについて説明する。トランジスタ３３００がオン状態となると、
浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３
と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が
変化する。第３の配線３００３の電位の変化量は、容量素子３４００の第１の端子の電位
（あるいは容量素子３４００に蓄積された電荷）によって、異なる値をとる。

例えば、容量素子３４００の第１の端子の電位をＶ、容量素子３４００の容量をＣ、第
３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３
の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ
×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量
素子３４００の第３の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、
電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１
）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（
ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。

そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すこ
とができる。

この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体材料が適用され
たトランジスタを用い、トランジスタ３３００として第２の半導体材料が適用されたトラ
ンジスタを駆動回路上に積層して設ける構成とすればよい。

本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電
流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持す
ることが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ
動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することがで
きる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）で
あっても、長期にわたって記憶内容を保持することが可能である。

また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、
素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲー
トへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため
、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導
体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、
信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報
の書き込みが行われるため、高速な動作も容易に実現しうる。

（実施の形態４）
本実施の形態では、上記実施の形態で例示したトランジスタ、または記憶装置を含むＲ
ＦＩＤタグについて、図２０を用いて説明する。

本実施の形態におけるＲＦＩＤタグは、内部に記憶回路を有し、記憶回路に必要な情報
を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。こ
のような特徴から、ＲＦＩＤタグは、物品などの個体情報を読み取ることにより物品の識
別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いる
ためには極めて高い信頼性が要求される。

ＲＦＩＤタグの構成について図２０を用いて説明する。図２０は、ＲＦＩＤタグの構成
例を示すブロック図である。

図２０に示すようにＲＦＩＤタグ８００は、通信器８０１（質問器、リーダ／ライタな
どともいう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアン
テナ８０４を有する。またＲＦＩＤタグ８００は、整流回路８０５、定電圧回路８０６、
復調回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有
している。なお、復調回路８０７に含まれる整流作用を示すトランジスタに逆方向電流を
十分に抑制することが可能な材料、例えば、酸化物半導体、が用いられた構成としてもよ
い。これにより、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和
することを防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけ
ることができる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によ
って交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用し
て交信する電波方式の３つに大別される。本実施の形態に示すＲＦＩＤタグ８００は、そ
のいずれの方式に用いることも可能である。

次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたア
ンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路
８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整
流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平
滑化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側ま
たは出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅
が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しない
ように制御するための回路である。

定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するため
の回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していても
よい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８
０９のリセット信号を生成するための回路である。

復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成
するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに
応じて変調をおこなうための回路である。

論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は
、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域など
を有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を
行うための回路である。

なお、上述の各回路は、必要に応じて、適宜、取捨することができる。

ここで、先の実施の形態で説明した記憶回路を、記憶回路８１０に用いることができる
。本発明の一態様の記憶回路は、電源が遮断された状態であっても情報を保持できるため
、ＲＦＩＤタグに好適に用いることができる。さらに本発明の一態様の記憶回路は、デー
タの書き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて著しく小さいため、
データの読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さ
らに、データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制す
ることができる。

また、本発明の一態様の記憶回路は、不揮発性のメモリとして用いることが可能である
ため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデ
ータを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにし
ておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷すること
で、作製したＲＦＩＤタグすべてについて固有番号を付与するのではなく、出荷する良品
にのみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になる
ことがなく出荷後の製品に対応した顧客管理が容易となる。

（実施の形態５）
本実施の形態では、少なくとも実施の形態で説明したトランジスタを用いることができ
、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。

図２１は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの
一例の構成を示すブロック図である。

図２１に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅ
ｔｉｃｌｏｇｉｃｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラ
クションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントロー
ラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース
１１９８（ＢｕｓＩ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフ
ェース１１８９（ＲＯＭＩ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ
基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９
は、別チップに設けてもよい。もちろん、図２１に示すＣＰＵは、その構成を簡略化して
示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例
えば、図２１に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数
含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演
算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６
４ビットなどとすることができる。

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクショ
ンデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、イン
タラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントロー
ラ１１９５に入力される。

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロ
ーラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種
制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御す
るための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログ
ラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマス
ク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のア
ドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう
。

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１
９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およ
びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えば
タイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信
号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上
記各種回路に供給する。

図２１に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジス
タ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることがで
きる。

図２１に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１から
の指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１
１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容
量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持
が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われ
る。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換
えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができ
る。

図２２は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である
。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記
憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理
素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回
路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と
、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダ
クタなどのその他の素子をさらに有していても良い。

ここで、回路１２０２には、先の実施の形態で説明した記憶装置を用いることができる
。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２
０９のゲートには接地電位（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力
され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して
接地される構成とする。

スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用
いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）
のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の
端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第
２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３
はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２
の端子の間の導通または非導通（つまり、トランジスタ１２１３のオン状態またはオフ状
態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとド
レインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソース
とドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力さ
れる制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、
トランジスタ１２１４のオン状態またはオフ状態）が選択される。

トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極の
うちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続
部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電位電
源を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッ
チ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に
接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレイン
の他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの
一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４の
ソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続
される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他
方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一
方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と
、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一
対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低
電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができ
る。容量素子１２０７の一対の電極のうちの他方は、低電位電源を供給することのできる
配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの
他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ
等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２
０８の一対の電極のうちの他方は、低電位電源を供給することのできる配線（例えばＧＮ
Ｄ線）と電気的に接続される。

なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等
を積極的に利用することによって省略することも可能である。

トランジスタ１２０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力さ
れる。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号Ｒ
Ｄによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方の
スイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と
第２の端子の間は非導通状態となる。

トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデー
タに対応する信号が入力される。図２２では、回路１２０１から出力された信号が、トラ
ンジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３
の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は
、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介
して回路１２０１に入力される。

なお、図２２では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースと
ドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して
回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端
子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を
反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に
、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場
合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方
）から出力される信号を当該ノードに入力することができる。

また、図２２において、記憶素子１２００に用いられるトランジスタのうち、トランジ
スタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１
９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層また
はシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素
子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるト
ランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以
外にも、チャネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残り
のトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形
成されるトランジスタとすることもできる。

図２２における回路１２０１には、例えばフリップフロップ回路を用いることができる
。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用い
ることができる。

本発明の一態様のける半導体装置では、記憶素子１２００に電源電圧が供給されない間
は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０
８によって保持することができる。

また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい
。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を
有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そ
のため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子
１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわ
たり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（
データ）を保持することが可能である。

また、スイッチ１２０３およびスイッチ１２０４を設けることによって、上述したプリ
チャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路
１２０１が元のデータを保持しなおすまでの時間を短くすることができる。

また、回路１２０２において、容量素子１２０８によって保持された信号はトランジス
タ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再
開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態
（オン状態、またはオフ状態）に変換して、回路１２０２から読み出すことができる。そ
れ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信
号を正確に読み出すことが可能である。

このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなど
の記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐ
ことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復
帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、ま
たは複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力
を抑えることができる。

本実施の形態では、記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子
１２００は、ＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）、カスタム
ＬＳＩ、ＰＬＤ（ＰｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃＤｅｖｉｃｅ）等のＬＳＩ、
ＲＦ−ＩＤ（ＲａｄｉｏＦｒｅｑｕｅｎｃｙＩｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応
用可能である。

（実施の形態６）
本実施の形態では、本発明の一態様の表示パネルの構成例について説明する。

［構成例］
図２３（Ａ）は、本発明の一態様の表示パネルの上面図であり、図２３（Ｂ）は、本発
明の一態様の表示パネルの画素に液晶素子を適用する場合に用いることができる画素回路
を説明するための回路図である。また、図２３（Ｃ）は、本発明の一態様の表示パネルの
画素に有機ＥＬ素子を適用する場合に用いることができる画素回路を説明するための回路
図である。

画素部に配置するトランジスタは、上記実施の形態に従って形成することができる。ま
た、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャ
ネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同
一基板上に形成する。このように、画素部や駆動回路に上記実施の形態に示すトランジス
タを用いることにより、信頼性の高い表示装置を提供することができる。

アクティブマトリクス型表示装置のブロック図の一例を図２３（Ａ）に示す。表示装置
の基板７００上には、画素部７０１、第１の走査線駆動回路７０２、第２の走査線駆動回
路７０３、信号線駆動回路７０４を有する。画素部７０１には、複数の信号線が信号線駆
動回路７０４から延伸して配置され、複数の走査線が第１の走査線駆動回路７０２、及び
第２の走査線駆動回路７０３から延伸して配置されている。なお走査線と信号線との交差
領域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装
置の基板７００はＦＰＣ（ＦｌｅｘｉｂｌｅＰｒｉｎｔｅｄＣｉｒｃｕｉｔ）等の接
続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されてい
る。

図２３（Ａ）では、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号
線駆動回路７０４は、画素部７０１と同じ基板７００上に形成される。そのため、外部に
設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板
７００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増
える。同じ基板７００上に駆動回路を設けた場合、その配線間の接続数を減らすことがで
き、信頼性の向上、又は歩留まりの向上を図ることができる。

〔液晶パネル〕
また、画素の回路構成の一例を図２３（Ｂ）に示す。ここでは、ＶＡ型液晶表示パネル
の画素に適用することができる画素回路を示す。

この画素回路は、一つの画素に複数の画素電極層を有する構成に適用できる。それぞれ
の画素電極層は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆
動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画
素電極層に印加する信号を、独立して制御できる。

トランジスタ７１６のゲート配線７１２と、トランジスタ７１７のゲート配線７１３に
は、異なるゲート信号を与えることができるように分離されている。一方、データ線とし
て機能するソース電極層又はドレイン電極層７１４は、トランジスタ７１６とトランジス
タ７１７で共通に用いられている。トランジスタ７１６とトランジスタ７１７は上記実施
の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い液
晶表示パネルを提供することができる。

トランジスタ７１６と電気的に接続する第１の画素電極層と、トランジスタ７１７と電
気的に接続する第２の画素電極層の形状について説明する。第１の画素電極層と第２の画
素電極層の形状は、スリットによって分離されている。第１の画素電極層はＶ字型に広が
る形状を有し、第２の画素電極層は第１の画素電極層の外側を囲むように形成される。

トランジスタ７１６のゲート電極はゲート配線７１２と接続され、トランジスタ７１７
のゲート電極はゲート配線７１３と接続されている。ゲート配線７１２とゲート配線７１
３に異なるゲート信号を与えてトランジスタ７１６とトランジスタ７１７の動作タイミン
グを異ならせ、液晶の配向を制御できる。

また、容量配線７１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極層ま
たは第２の画素電極層と電気的に接続する容量電極とで保持容量を形成してもよい。

マルチドメイン構造は、一画素に第１の液晶素子７１８と第２の液晶素子７１９を備え
る。第１の液晶素子７１８は第１の画素電極層と対向電極層とその間の液晶層とで構成さ
れ、第２の液晶素子７１９は第２の画素電極層と対向電極層とその間の液晶層とで構成さ
れる。

なお、図２３（Ｂ）に示す画素回路は、これに限定されない。例えば、図２３（Ｂ）に
示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路
などを追加してもよい。

〔有機ＥＬパネル〕
画素の回路構成の他の一例を図２３（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表
示パネルの画素構造を示す。

有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が
、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そし
て、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、
その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発
光素子は、電流励起型の発光素子と呼ばれる。

図２３（Ｃ）は、適用可能な画素回路の一例を示す図である。ここではｎチャネル型の
トランジスタを１つの画素に２つ用いる例を示す。なお、本発明の一態様の金属酸化物膜
は、ｎチャネル型のトランジスタのチャネル形成領域に用いることができる。また、当該
画素回路は、デジタル時間階調駆動を適用することができる。

適用可能な画素回路の構成及びデジタル時間階調駆動を適用した場合の画素の動作につ
いて説明する。

画素７２０は、スイッチング用トランジスタ７２１、駆動用トランジスタ７２２、発光
素子７２４及び容量素子７２３を有している。スイッチング用トランジスタ７２１は、ゲ
ート電極層が走査線７２６に接続され、第１電極（ソース電極層及びドレイン電極層の一
方）が信号線７２５に接続され、第２電極（ソース電極層及びドレイン電極層の他方）が
駆動用トランジスタ７２２のゲート電極層に接続されている。駆動用トランジスタ７２２
は、ゲート電極層が容量素子７２３を介して電源線７２７に接続され、第１電極が電源線
７２７に接続され、第２電極が発光素子７２４の第１電極（画素電極）に接続されている
。発光素子７２４の第２電極は共通電極７２８に相当する。共通電極７２８は、同一基板
上に形成される共通電位線と電気的に接続される。

スイッチング用トランジスタ７２１および駆動用トランジスタ７２２は上記実施の形態
で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い有機ＥＬ
表示パネルを提供することができる。

発光素子７２４の第２電極（共通電極７２８）の電位は低電源電位に設定する。なお、
低電源電位とは、電源線７２７に設定される高電源電位より低い電位であり、例えばＧＮ
Ｄ、０Ｖなどを低電源電位として設定することができる。発光素子７２４の順方向のしき
い値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子７２
４に印加することにより、発光素子７２４に電流を流して発光させる。なお、発光素子７
２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向し
きい値電圧を含む。

なお、容量素子７２３は駆動用トランジスタ７２２のゲート容量を代用することにより
省略できる。駆動用トランジスタ７２２のゲート容量については、チャネル形成領域とゲ
ート電極層との間で容量が形成されていてもよい。

次に、駆動用トランジスタ７２２に入力する信号について説明する。電圧入力電圧駆動
方式の場合、駆動用トランジスタ７２２が十分にオンするか、オフするかの二つの状態と
なるようなビデオ信号を、駆動用トランジスタ７２２に入力する。なお、駆動用トランジ
スタ７２２を線形領域で動作させるために、電源線７２７の電圧よりも高い電圧を駆動用
トランジスタ７２２のゲート電極層にかける。また、信号線７２５には、電源線電圧に駆
動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。

アナログ階調駆動を行う場合、駆動用トランジスタ７２２のゲート電極層に発光素子７
２４の順方向電圧に駆動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧を
かける。なお、駆動用トランジスタ７２２が飽和領域で動作するようにビデオ信号を入力
し、発光素子７２４に電流を流す。また、駆動用トランジスタ７２２を飽和領域で動作さ
せるために、電源線７２７の電位を、駆動用トランジスタ７２２のゲート電位より高くす
る。ビデオ信号をアナログとすることで、発光素子７２４にビデオ信号に応じた電流を流
し、アナログ階調駆動を行うことができる。

なお、画素回路の構成は、図２３（Ｃ）に示す画素構成に限定されない。例えば、図２
３（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタ又は論
理回路などを追加してもよい。

図２３で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電
位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電
気的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を制御
し、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位
など、上記で例示した電位を入力可能な構成とすればよい。

（実施の形態７）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を
備えた画像再生装置（代表的にはＤＶＤ：ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓ
ｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いるこ
とができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器
として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍、ビデオカメラ、
デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレ
イ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプ
レイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払
い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２４に示す
。

図２４（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示
部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０
８等を有する。なお、図２４（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表
示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されな
い。

図２４（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部
９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１
３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられて
いる。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されてお
り、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能であ
る。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体
９１２との間の角度に従って、切り替える構成としても良い。また、第１表示部９１３お
よび第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示
装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチ
パネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フ
ォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加するこ
とができる。

図２４（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、
キーボード９２３、ポインティングデバイス９２４等を有する。

図２４（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９
３３等を有する。

図２４（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３
、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレン
ズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられ
ている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されて
おり、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能で
ある。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９
４２との間の角度に従って切り替える構成としても良い。

図２４（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、
ライト９５４等を有する。

（実施の形態８）
本実施の形態では、本発明の一態様に係るＲＦＩＤの使用例について図２５を用いなが
ら説明する。ＲＦＩＤの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記
名債券類、証書類（運転免許証や住民票等、図２５（Ａ）参照）、包装用容器類（包装紙
やボトル等、図２５（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図２５（
Ｂ）参照）、乗り物類（自転車等、図２５（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食
品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子
機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若
しくは各物品に取り付ける荷札（図２５（Ｅ）、図２５（Ｆ）参照）等に設けて使用する
ことができる。

本発明の一態様に係るＲＦＩＤ４０００は、プリント基板に実装、表面に貼る、または
埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂か
らなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明
の一態様に係るＲＦＩＤ４０００は、小型、薄型、軽量を実現するため、物品に固定した
後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無
記名債券類、または証書類等に本発明の一態様に係るＲＦＩＤ４０００を設けることによ
り、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することがで
きる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または
電子機器等に本発明の一態様に係るＲＦＩＤを取り付けることにより、検品システム等の
システムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係
るＲＦＩＤを取り付けることにより、盗難などに対するセキュリティ性を高めることがで
きる。

以上のように、本発明の一態様に係わるＲＦＩＤを本実施の形態に挙げた各用途に用い
ることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離
を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い
期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることが
できる。

１０１基板
１０２半導体層
１０２ａ結晶部
１０３電極
１０４絶縁層
１０５ゲート電極
１０６絶縁層
１０７絶縁層
１０８絶縁層
１１０酸化物層
１２１導電層
１２２導電層
１２３絶縁層
１３１酸化物層
１３２酸化物層
７００基板
７０１画素部
７０２走査線駆動回路
７０３走査線駆動回路
７０４信号線駆動回路
７１０容量配線
７１２ゲート配線
７１３ゲート配線
７１４ドレイン電極層
７１６トランジスタ
７１７トランジスタ
７１８液晶素子
７１９液晶素子
７２０画素
７２１スイッチング用トランジスタ
７２２駆動用トランジスタ
７２３容量素子
７２４発光素子
７２５信号線
７２６走査線
７２７電源線
７２８共通電極
８００ＲＦＩＤタグ
８０１通信器
８０２アンテナ
８０３無線信号
８０４アンテナ
８０５整流回路
８０６定電圧回路
８０７復調回路
８０８変調回路
８０９論理回路
８１０記憶回路
８１１ＲＯＭ
９０１筐体
９０２筐体
９０３表示部
９０４表示部
９０５マイクロフォン
９０６スピーカー
９０７操作キー
９０８スタイラス
９１１筐体
９１２筐体
９１３表示部
９１４表示部
９１５接続部
９１６操作キー
９２１筐体
９２２表示部
９２３キーボード
９２４ポインティングデバイス
９３１筐体
９３２冷蔵室用扉
９３３冷凍室用扉
９４１筐体
９４２筐体
９４３表示部
９４４操作キー
９４５レンズ
９４６接続部
９５１車体
９５２車輪
９５３ダッシュボード
９５４ライト
１１８９ＲＯＭインターフェース
１１９０基板
１１９１ＡＬＵ
１１９２ＡＬＵコントローラ
１１９３インストラクションデコーダ
１１９４インタラプトコントローラ
１１９５タイミングコントローラ
１１９６レジスタ
１１９７レジスタコントローラ
１１９８バスインターフェース
１１９９ＲＯＭ
１２００記憶素子
１２０１回路
１２０２回路
１２０３スイッチ
１２０４スイッチ
１２０６論理素子
１２０７容量素子
１２０８容量素子
１２０９トランジスタ
１２１０トランジスタ
１２１３トランジスタ
１２１４トランジスタ
１２２０回路
２１００トランジスタ
２２００トランジスタ
２２０１絶縁層
２２０２配線
２２０３プラグ
２２０４絶縁層
２２０５配線
２２０６配線
２２０７絶縁層
２２０８絶縁層
３００１配線
３００２配線
３００３配線
３００４配線
３００５配線
３２００トランジスタ
３３００トランジスタ
３４００容量素子
４０００ＲＦＩＤ

Claims

表面が凸形状となる凸部を有する、第１の酸化物層と、
前記第１の酸化物層上に設けられた第２の酸化物層と、
Ｉｎと、Ｇａと、Ｚｎと、を有し、前記第２の酸化物層上に設けられた酸化物半導体層と、
前記酸化物半導体層上に設けられた第３の酸化物層と、
前記酸化物半導体層と重なる領域を有する、ゲート電極と、を有し、
前記酸化物半導体層は、前記凸部の上面側にある第１の領域と、前記凸部の側面側にある第２の領域と、前記第１の領域と前記第２の領域との間の第３の領域とを有し、
前記第１の領域は、第１の結晶部を有し、
前記第２の領域は、第２の結晶部を有し、
前記第３の領域は、第３の結晶部を有し、
前記第１の結晶部乃至前記第３の結晶部が有するｃ軸の向きは、互いに異なることを特徴とする半導体装置。
表面が凸形状となる凸部を有する、第１の酸化物層と、
前記第１の酸化物層上に設けられた第２の酸化物層と、
Ｉｎと、Ｇａと、Ｚｎと、を有し、前記第２の酸化物層上に設けられた酸化物半導体層と、
前記酸化物半導体層上に設けられた第３の酸化物層と、
前記酸化物半導体層と重なる領域を有する、ゲート電極と、を有し、
前記酸化物半導体層は、前記凸部の上面側にある第１の領域と、前記凸部の側面側にある第２の領域と、前記第１の領域と前記第２の領域との間の第３の領域とを有し、
前記第１の領域は、第１の結晶部を有し、
前記第２の領域は、第２の結晶部を有し、
前記第３の領域は、第３の結晶部を有し、
前記第１の結晶部乃至前記第３の結晶部が有するｃ軸の向きは、互いに異なり、
前記ゲート電極は、前記酸化物半導体膜の上面及び側面と重なることを特徴とする半導体装置。