KR20150057370A - 내장 스트레서를 갖는 반도체 소자 형성 방법 및 관련된 설비 - Google Patents

내장 스트레서를 갖는 반도체 소자 형성 방법 및 관련된 설비 Download PDF

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Abstract

기판 상에 핀(fin) 활성 영역을 한정한다. 상기 핀 활성 영역을 가로지르고 상기 핀 활성 영역의 측면을 덮는 게이트 구조를 형성한다. 상기 핀 활성 영역을 이방성 식각하여 상기 게이트 구조 양측에 인접한 상기 핀 활성 영역 내에 예비 트렌치들을 형성한다. 상기 예비 트렌치들에 노출된 상기 핀 활성 영역 내에 식각 선택 영역을 형성한다. 상기 식각 선택 영역은 상기 핀 활성 영역 보다 높은 농도의 불순물들을 갖는다. 상기 식각 선택 영역을 제거하여 트렌치들을 형성한다. 상기 트렌치들 내에 스트레서(stressor)를 형성한다.

Description

내장 스트레서를 갖는 반도체 소자 형성 방법 및 관련된 설비{Method of forming semiconductor device having embedded stressor and related apparatus}
본 발명은 내장 스트레서를 갖는 반도체 소자 형성 방법, 관련된 반도체 소자, 및 관련된 설비에 관한 것이다.
반도체 소자의 전기적 특성 개선을 위하여 스트레인 기술(strain technology)이 다양하게 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 내장 스트레서를 갖는 멀티-게이트(multi-gate) 반도체 소자의 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는, 내장 스트레서를 갖는 멀티-게이트(multi-gate) 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는, 내장 스트레서를 갖는 멀티-게이트(multi-gate) 반도체 소자의 제조 설비를 제공하는데 있다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 반도체 소자 형성 방법을 제공한다. 이 방법은 기판 상에 핀(fin) 활성 영역을 한정하는 것을 포함한다. 상기 핀 활성 영역을 가로지르고 상기 핀 활성 영역의 측면을 덮는 게이트 구조를 형성한다. 상기 게이트 구조 양측에 인접한 상기 핀 활성 영역 내에 트렌치들을 형성한다. 상기 트렌치들 내에 스트레서(stressor)를 형성한다. 상기 트렌치들을 형성하는 것은 상기 핀 활성 영역을 이방성 식각하여 예비 트렌치들을 형성하는 것을 포함한다. 상기 예비 트렌치들에 노출된 상기 핀 활성 영역 내에 식각 선택 영역을 형성한다. 상기 식각 선택 영역을 제거하여 상기 트렌치들을 형성한다. 상기 식각 선택 영역은 상기 핀 활성 영역 보다 높은 농도의 불순물들을 갖는다.
상기 예비 트렌치들의 측벽들은 상기 기판의 표면에 대하여 실질적으로 수직한 프로파일을 가질 수 있다.
상기 트렌치들의 측벽들은 상기 예비 트렌치들의 측벽들과 평행할 수 있다.
상기 트렌치들의 측벽들 중 일 측벽을 선택하고, 상기 선택된 측벽 상에 제1 내지 제4 사분 점들을 정의할 때, 상기 제4 사분 점은 상기 핀 활성 영역의 상부 모서리에 위치하고, 상기 제2 사분 점은 상기 트렌치의 바닥과 상단 사이의 수직 2등분 점을 지나는 수평선 상에 위치할 수 있다. 상기 제2 사분 점 및 상기 제3 사분 점을 지나는 직선은 상기 기판의 표면에 대하여 실질적으로 수직할 수 있다.
상기 제4 사분 점은 상기 제2 사분 점 및 상기 제3 사분 점을 지나는 직선 상에 위치할 수 있다.
상기 제4 사분 점은 상기 제2 사분 점 및 상기 제3 사분 점을 지나는 직선과 떨어지고, 상기 제4 사분 점은 상기 제2 사분 점 및 상기 제3 사분 점보다 수평 돌출될 수 있다.
상기 예비 트렌치들의 상단 영역에 형성된 상기 식각 선택 영역의 수평 폭은 상기 예비 트렌치들의 중간 영역에 형성된 상기 식각 선택 영역과 동일할 수 있다.
상기 예비 트렌치들의 측벽들에 형성된 상기 식각 선택 영역의 수평 폭은 상기 예비 트렌치들의 바닥에 형성된 상기 식각 선택 영역의 수직 두께보다 클 수 있다.
상기 식각 선택 영역은 상기 예비 트렌치들의 측벽들 및 바닥에 있어서 동일한 두께를 가질 수 있다.
상기 식각 선택 영역을 형성하는 것은 플라즈마 챔버 내에 상기 예비 트렌치들을 갖는 상기 기판을 로딩하는 것을 포함할 수 있다. 상기 기판의 측면 및 후면에 필드(field)를 인가할 수 있다. 상기 예비 트렌치들 내에 노출된 상기 활성 영역 내에 불순물들을 주입할 수 있다.
상기 플라즈마 챔버는 상기 기판의 측면에 인접한 수평 필드 인가 장치 및 상기 기판의 후면에 인접한 수직 필드 인가 장치를 포함할 수 있다.
상기 필드(field)는 전기 필드(electric field) 또는 자기 필드(magnetic field) 일 수 있다.
상기 게이트 구조의 하단은 상기 핀 활성 영역의 상단보다 낮은 레벨에 형성될 수 있다. 상기 트렌치들의 바닥은 상기 게이트 구조의 하단보다 낮은 레벨에 형성될 수 있다.
또한, 본 발명 기술적 사상의 실시 예들은, 상기 식각 선택 영역 형성에 이용되는 제조 설비를 제공한다. 상기 제조 설비는 챔버 및 상기 챔버 내의 플라즈마 발생 장치를 포함한다. 상기 챔버 내에 배치되고 상기 플라즈마 발생 장치와 마주보는 위치에 기판을 안착하기 위한 거치대가 제공된다. 상기 거치대에 장착되고 상기 기판의 측면에 인접한 수평 필드 인가 장치가 배치된다. 상기 거치대에 장착되고 상기 기판의 후면에 인접한 수직 필드 인가 장치가 배치된다.
이에 더하여, 본 발명 기술적 사상의 실시 예들은, 반도체 소자 형성 방법을 제공한다. 이 방법은 기판 상에 활성 영역을 한정하는 것을 포함한다. 상기 활성 영역을 가로지르는 게이트 구조를 형성한다. 상기 게이트 구조 양측에 인접한 상기 활성 영역 내에 트렌치들을 형성한다. 상기 트렌치들 내에 노출된 상기 활성 영역 내에 엘디디들(lightly doped drain; LDD)을 형성한다. 상기 트렌치들 내에 스트레서(stressor)를 형성한다. 상기 트렌치들을 형성하는 것은 상기 활성 영역을 이방성 식각하여 예비 트렌치들을 형성하는 것을 포함한다. 상기 예비 트렌치들에 노출된 상기 활성 영역 내에 식각 선택 영역을 형성한다. 상기 식각 선택 영역을 제거하여 상기 트렌치들을 형성한다. 상기 식각 선택 영역은 상기 활성 영역 보다 높은 농도의 불순물들을 갖는다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 핀 활성 영역에 이방성 식각 공정을 이용하여 예비 트렌치가 형성될 수 있다. 상기 예비 트렌치의 내벽에 플라즈마 이온 주입 장치를 이용하여 식각 선택 영역이 형성될 수 있다. 상기 식각 선택 영역을 제거하여 트렌치가 형성될 수 있다. 상기 트렌치 내에 스트레서(stressor)가 형성될 수 있다. 상기 트렌치의 측벽은 수직한 프로파일을 보일 수 있다. 게이트 전극 및 상기 스트레서 사이의 간격을 매우 균일하게 제어할 수 있다. 종래에 비하여 우수한 전기적 특성을 갖는 반도체 소자를 구현할 수 있다.
도 1은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위한 플로 차트(flow chart)이다.
도 2는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위한 레이아웃이다.
도 3 내지 도 11 및 도 13내지 도 19는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위하여 도 2의 절단선 I-I' 및 II-II'에 따라 취해진 단면도들 이다.
도 12는 도 11의 일부분을 상세히 보여주는 확대도 이다.
도 20 및 도 21은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 사시도들 이다.
도 22는 도 20의 수평 단면도 이다.
도 23 및 도 24는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위하여 도 2의 절단선 I-I' 및 II-II'에 따라 취해진 단면도들 이다.
도 25, 도 26, 및 도 28은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위하여 도 2의 절단선 I-I' 및 II-II'에 따라 취해진 단면도들 이다.
도 27은 도 26의 일부분을 상세히 보여주는 확대도 이다.
도 29는 도 28의 수평 단면도 이다.
도 30a 내지 도 31은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위하여 도 2의 절단선 I-I' 및 II-II'에 따라 취해진 단면도들 이다.
도 32는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성에 적용될 수 있는 제조 설비를 설명하기 위한 개략적인 구성도이다.
도 33 및 도 34는 도 32의 일부 구성 요소들의 배치 관계를 보여주는 평면도(top view)이다.
도 35 내지 도 37은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치들의 사시도 이다.
도 38은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치들의 시스템 블록도 이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 명세서에서 '전면(front side)'과 '후면(back side)'는 본 발명의 기술적 사상을 이해하기 쉽도록 설명하기 위하여 상대적인 개념으로 사용된 것이다. 따라서, '전면'과 '후면'은 특정한 방향, 위치 또는 구성 요소를 지칭하는 것이 아니고 서로 호환될 수 있다. 예를 들어, '전면'이 '후면'이라고 해석될 수도 있고 '후면'이 '전면'으로 해석될 수도 있다. 따라서, '전면'을 '제1'이라고 표현하고 '후면'을 '제2'라고 표현할 수도 있고, '후면'을 '제1'로 표현하고 '전면'을 '제2'라고 표현할 수도 있다. 그러나, 하나의 실시 예 내에서는 '전면'과 '후면'이 혼용되지 않는다.
본 명세서에서 '가깝다(near)'라는 표현은 대칭적 개념을 갖는 둘 이상의 구성 요소들 중 어느 하나가 다른 특정한 구성 요소에 대해 상대적으로 가깝게 위치하는 것을 의미한다. 예를 들어, 제1 단부(first end)가 제1 면(first side)에 가깝다는 표현은 제1 단부가 제2 단부보다 제1 면에 더 가깝다는 의미이거나, 제1 단부가 제2 면보다 제1 면에 더 가깝다는 의미로 이해될 수 있다.
도 1은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위한 플로 차트(flow chart)이고, 도 2는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위한 레이아웃이며, 도 3 내지 도 11 및 도 13내지 도 19는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위하여 도 2의 절단선 I-I' 및 II-II'에 따라 취해진 단면도들 이다. 도 12는 도 11의 일부분을 상세히 보여주는 확대도 이다. 도 20 및 도 21은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 사시도들이고, 도 22는 도 20의 수평 단면도 이다.
도 1을 참조하면, 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성 방법은 핀(fin)을 형성하고(S500), 예비 트렌치를 형성하고(S510), 식각 선택 영역을 형성하고(S520), 트렌치를 형성하고(S530), 스트레서(stressor)를 형성하는 것(S540)을 포함할 수 있다. 이하 공정 별 도면들을 참조하여 상세히 설명하기로 한다.
도 1, 도 2 및 도 3을 참조하면, 기판(21) 상에 활성 영역(23)을 한정하는 소자 분리 막(29)이 형성될 수 있다. 상기 활성 영역(23)의 상부표면은 버퍼 막(25)으로 덮일 수 있다.
상기 기판(21)은 실리콘 웨이퍼 또는 에스오아이(silicon on insulator; SOI) 웨이퍼와 같은 반도체 기판일 수 있다. 예를 들면, 상기 기판(21)은 p-형 불순물들을 갖는 단결정 실리콘을 포함할 수 있다. 상기 활성 영역(23)은 핀(fin)-모양 또는 와이어-모양과 같이 다양한 형태를 보일 수 있다. 예를 들면, 상기 활성 영역(23)은 장축의 길이가 상대적으로 길게 형성된 핀(fin)-모양의 단결정 실리콘을 포함할 수 있다. 상기 소자 분리 막(29)은 에스티아이(shallow trench isolation; STI)기술을 이용하여 형성될 수 있다. 상기 소자 분리 막(29)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 절연 막을 포함할 수 있다. 상기 버퍼 막(25)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 절연 막을 포함할 수 있다.
도 1, 도 2 및 도 4를 참조하면, 상기 기판(21)의 소정영역에 n-웰(n-well; 22)이 형성될 수 있다. 상기 활성 영역(23)은 상기 n-웰(22) 상에 한정될 수 있다. 상기 활성 영역(23) 내에 채널이온들이 주입될 수 있다. 상기 활성 영역(23)은 상기 n-웰(22)과 같은 타입의 불순물들을 포함할 수 있다. 상기 n-웰(22)은 상기 기판(21)과 다른 도전형의 불순물들을 주입하여 형성될 수 있다. 예를 들면, 상기 n-웰(22)은 상기 기판(21)의 표면에서 소정 깊이에 N형 불순물들을 주입하여 형성될 수 있다. 상기 기판(21)은 보론(B)을 포함할 수 있으며, 상기 웰(well; 22)은 비소(As), 인(P), 또는 이들의 조합을 포함할 수 있다.
다른 실시 예에서, 상기 n-웰(22)은 상기 소자 분리 막(29)을 형성하기 전에 형성될 수도 있다. 상기 n-웰(22)은 생략될 수도 있다.
도 1, 도 2 및 도 5를 참조하면, 상기 소자 분리 막(29)을 리세스하여 상기 활성 영역(23)의 측면들이 노출될 수 있다. 상기 소자 분리 막(29)은 상기 활성 영역(23)의 상단보다 낮은 레벨에 보존될 수 있다. 상기 소자 분리 막(29)을 리세스하는 동안 상기 버퍼 막(25) 또한 제거될 수 있다. 상기 활성 영역(23)의 상부 표면이 노출될 수 있다. 상기 소자 분리 막(29)의 리세스에는 에치-백(etch-back) 공정이 적용될 수 있다.
도 1, 도 2 및 도 6을 참조하면, 상기 활성 영역(23) 상에 가설 게이트유전 막(31), 가설 게이트 전극(33), 버퍼 패턴(35) 및 마스크 패턴(37)이 형성될 수 있다. 상기 버퍼 패턴(35) 및 상기 마스크 패턴(37)은 하드마스크 패턴을 구성할 수 있다. 상기 가설 게이트 전극(33)은 박막 형성 공정, 화학 기계적 연마(chemical mechanical polishing; CMP) 공정, 및 패터닝 공정을 이용하여 형성될 수 있다. 상기 가설 게이트유전 막(31), 상기 가설 게이트 전극(33), 상기 버퍼 패턴(35) 및 상기 마스크 패턴(37)은 가설 게이트 구조체로 지칭될 수 있다.
상기 가설 게이트 전극(33)은 상기 활성 영역(23)을 가로지를 수 있다. 상기 가설 게이트 전극(33)은 상기 활성 영역(23)의 측면들 및 상부 표면을 덮을 수 있다. 상기 가설 게이트 전극(33)의 하단은 상기 활성 영역(23)의 상단보다 낮은 레벨에 형성될 수 있다. 상기 가설 게이트유전 막(31)은 상기 활성 영역(23) 및 상기 가설 게이트 전극(33) 사이에 형성될 수 있다. 상기 가설 게이트유전 막(31)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 절연 막을 포함할 수 있다. 상기 가설 게이트 전극(33)은 폴리실리콘을 포함할 수 있다. 상기 버퍼 패턴(35)은 실리콘 산화물을 포함할 수 있다. 상기 마스크 패턴(37)은 실리콘 질화물을 포함할 수 있다.
도 1, 도 2 및 도 7을 참조하면, 상기 가설 게이트 구조체(31, 33, 35, 37)의 측면들 상에 내측 스페이서(42) 및 중간 스페이서(43)가 차례로 형성될 수 있다.
도 1, 도 2 및 도 8을 참조하면, 상기 중간 스페이서(43) 상에 외측 스페이서(44)가 형성될 수 있다. 상기 내측 스페이서(42), 상기 중간 스페이서(43), 및 상기 외측 스페이서(44)는 스페이서(45)를 구성할 수 있다. 상기 스페이서(45)의 형성에는 다수의 박막 형성 공정 및 이방성 식각공정이 적용될 수 있다. 상기 스페이서(45)는 상기 가설 게이트 구조체(31, 33, 35, 37)의 측면들을 덮을 수 있다. 상기 스페이서(45)의 외측에 상기 활성 영역(23)의 상부표면이 노출될 수 있다.
상기 스페이서(45)는 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 절연 막을 포함할 수 있다. 예를 들면, 상기 내측 스페이서(42)는 실리콘 산화물을 포함할 수 있으며, 상기 중간 스페이서(43)는 실리콘 질화물을 포함할 수 있고, 상기 외측 스페이서(44)는 실리콘 산화물을 포함할 수 있다.
도 1, 도 2 및 도 9를 참조하면, 상기 활성 영역(23)을 식각하여 예비 트렌치들(53)이 형성될 수 있다(S510).
상기 예비 트렌치들(53)의 형성에는 이방성 식각 공정이 적용될 수 있다. 예를 들면, 상기 예비 트렌치들(53)의 형성에는 상기 마스크 패턴(37) 및 상기 스페이서(45)를 식각 마스크로 이용하고 HBr, CF4, O2, Cl2, NF3, 또는 이들의 조합을 사용하는 이방성 식각 공정이 적용될 수 있다. 상기 예비 트렌치들(53)은 상기 스페이서들(45)의 외측에 정렬될 수 있다. 상기 예비 트렌치들(53)의 각각은 U-모양(U-shape)일 수 있다. 상기 예비 트렌치들(53)의 측벽들 및 바닥에 상기 활성 영역(23)이 노출될 수 있다. 상기 예비 트렌치들(53)의 측벽들은 상기 기판(21)의 표면에 대하여 실질적으로 수직한 프로파일을 보일 수 있다. 상기 예비 트렌치들(53)의 측벽들은 상기 스페이서들(45)의 외측 면에 수직 정렬될 수 있다. 상기 예비 트렌치들(53)의 측벽들은 상기 스페이서들(45)의 외측 면과 실질적으로 동일 평면 상에 노출될 수 있다.
도 1, 도 2 및 도 10을 참조하면, 상기 예비 트렌치들(53)의 측벽들 및 바닥에 노출된 상기 활성 영역(23) 내에 식각 선택 영역들(57)이 형성될 수 있다(S520).
도 32는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성에 적용될 수 있는 제조 설비를 설명하기 위한 개략적인 구성도이고, 도 33 및 도 34는 도 32의 일부 구성 요소들의 배치 관계를 보여주는 평면도(top view)이다. 본 발명 기술적 사상의 실시 예들에 따른 제조 설비는 플라즈마 이온 주입 장치로 해석될 수 있다.
도 32를 참조하면, 본 발명 기술적 사상의 실시 예들에 따른 제조 설비는 플라즈마 챔버(211), 플라즈마 발생 장치(213), 거치대(215), 가스 주입구(217), 수직 필드 인가 장치(223), 및 수평 필드 인가 장치(225)를 포함할 수 있다.
상기 플라즈마 챔버(211)는 저압 챔버일 수 있다. 상기 가스 주입구(217)는 상기 플라즈마 발생 장치(213)에 연통될 수 있다. 상기 플라즈마 발생 장치(213)는 상기 플라즈마 챔버(211)의 내부에 플라즈마 가스를 공급하는 역할을 할 수 있다. 상기 거치대(215)는 상기 플라즈마 챔버(211) 내에 상기 플라즈마 발생 장치(213)와 마주보도록 배치될 수 있다. 상기 거치대(215) 상에 상기 예비 트렌치들(53)을 갖는 상기 기판(21)이 안착될 수 있다. 상기 기판(21)은 상기 플라즈마 발생 장치(213) 및 상기 거치대(215) 사이에 위치할 수 있다. 상기 거치대(215)는 상기 기판(21)을 좌우상하 및 회전 이동시키는 역할을 할 수 있다.
상기 수직 필드 인가 장치(223)는 상기 기판(21)의 후면에 인접하게 배치될 수 있다. 예를 들면, 상기 수직 필드 인가 장치(223)는 상기 거치대(215) 내에 배치될 수 있다. 상기 기판(21)은 상기 플라즈마 발생 장치(213) 및 상기 수직 필드 인가 장치(223) 사이에 위치할 수 있다. 상기 수직 필드 인가 장치(223)는 펄스 공급 장치에 접속될 수 있다. 상기 수평 필드 인가 장치(225)는 상기 기판(21)의 측면에 인접하게 배치될 수 있다. 예를 들면, 상기 수평 필드 인가 장치(225)는 상기 거치대(215)의 가장자리 상에 배치될 수 있다. 상기 수평 필드 인가 장치(225)는 펄스 공급 장치에 접속될 수 있다. 상기 수직 필드 인가 장치(223) 및 상기 수평 필드 인가 장치(225)는 상기 기판(21) 및 상기 기판(21)의 주변에 필드(field)를 인가하는 역할을 할 수 있다. 상기 필드(field)는 전기 필드(electric field) 또는 자기 필드(magnetic field)일 수 있다.
도 33을 참조하면, 상기 수평 필드 인가 장치(225)는 상기 기판(21)의 주변을 둘러싸는 링 타입(ring type) 일 수 있다.
도 34를 참조하면, 수평 필드 인가 장치들(225A)은 상기 기판(21)의 주변에 분산 배치될 수 있다.
도 1, 도 2, 도 10 및 도 32를 다시 참조하면, 상기 거치대(215) 상에 상기 기판(21)이 안착될 수 있다. 상기 예비 트렌치들(53) 내에 노출된 상기 활성 영역(23)은 상기 플라즈마 발생 장치(213)와 마주볼 수 있다. 플라즈마 이온 주입 공정을 이용하여 상기 식각 선택 영역들(57)이 형성될 수 있다. 예를 들면, 상기 플라즈마 이온 주입 공정은 상기 기판(21)의 후면 및 측면에 상기 수직 필드 인가 장치(223) 및 상기 수평 필드 인가 장치(225)를 이용하여 필드(field)를 인가하고, 상기 예비 트렌치들(53) 내에 노출된 상기 활성 영역(23) 내에 불순물들을 주입하는 것을 포함할 수 있다.
상기 식각 선택 영역들(57)은 붕소(B), 인(P), 비소(As), 또는 이들의 조합을 포함할 수 있다. 상기 식각 선택 영역들(57)은 상기 활성 영역(23)보다 높은 농도의 불순물들을 포함할 수 있다. 상기 식각 선택 영역들(57)은 상기 활성 영역(23)과 다른 타입의 불순물들을 포함할 수 있다. 예를 들면, 상기 활성 영역(23)은 비소(As) 또는 인(P)을 포함하는 단결정 실리콘일 수 있으며, 상기 식각 선택 영역들(57)은 상기 활성 영역(23)에 붕소(B)를 주입하여 형성될 수 있다. 상기 식각 선택 영역들(57)은 5E10 atom/㎤ 내지 5E20 atom/㎤ 의 보론(B)을 함유할 수 있다. 상기 식각 선택 영역들(57)은 플라즈마 이온 주입 공정에 의하여 아몰퍼스(amorphous) 상태로 변환될 수 있다.
상기 수직 필드 인가 장치(223) 및 상기 수평 필드 인가 장치(225)는 상기 식각 선택 영역들(57)의 두께와 모양을 제어하는 역할을 할 수 있다. 상기 예비 트렌치들(53)의 상단 영역에 형성된 상기 식각 선택 영역들(57)의 수평 폭은 상기 예비 트렌치들(53)의 중간 영역에 형성된 상기 식각 선택 영역들(57)과 동일할 수 있다. 상기 예비 트렌치들(53)의 측벽들에 형성된 상기 식각 선택 영역들(57)의 수평 폭은 상기 예비 트렌치들(53)의 바닥에 형성된 상기 식각 선택 영역들(57)의 수직 두께와 동일할 수 있다.
다른 실시 예에서, 상기 예비 트렌치들(53)의 측벽들에 형성된 상기 식각 선택 영역들(57)의 수평 폭은 상기 예비 트렌치들(53)의 바닥에 형성된 상기 식각 선택 영역들(57)의 수직 두께보다 클 수 있다.
도 1, 도 2, 및 도 11을 참조하면, 상기 식각 선택 영역들(57)을 제거하여 트렌치들(59)이 형성될 수 있다(S530). 상기 식각 선택 영역들(57)을 제거하는 것은 습식 식각 공정, 건식 식각 공정, 또는 이들의 조합과 같은 등방성 식각 공정이 적용될 수 있다. 상기 트렌치들(59)의 측벽들은 상기 예비 트렌치들(53)의 측벽들과 평행할 수 있다. 상기 트렌치들(59)의 측벽들은 상기 기판(21)의 표면에 대하여 실질적으로 수직한 프로파일을 보일 수 있다. 상기 트렌치들(59)의 하단들은 상기 가설 게이트 전극(33)의 하단보다 낮은 레벨에 형성될 수 있다.
본 발명의 실시 예들에 따르면, 상기 활성 영역(23)보다 높은 농도의 불순물들을 포함하는 상기 식각 선택 영역들(57)은 상기 활성 영역(23)에 대하여 높은 식각 선택비를 보일 수 있다. 상기 식각 선택 영역들(57)은 상기 활성 영역(23)에 대하여 100:1이상의 높은 식각 속도를 보일 수 있다.
도 12를 참조하면, 상기 트렌치들(59)의 측벽들 중 일 측벽을 선택하고, 상기 선택된 측벽 상에 제1 내지 제4 사분 점들(P1, P2, P3, P4)을 정의할 때, 상기 제4 사분 점(P4)은 상기 활성 영역(23)의 상부 모서리에 위치하고, 상기 제2 사분 점(P2)은 상기 트렌치(59)의 바닥과 상단 사이의 수직 2등분 점을 지나는 수평선 상에 위치하며, 상기 제3 사분 점(P3)은 상기 제2 사분 점(P2) 및 상기 제4 사분 점(P4) 사이에 위치하고, 상기 제1 사분 점(P1)은 상기 트렌치(59)의 바닥 및 상기 제2 사분 점(P2) 사이에 위치할 수 있다. 상기 제2 사분 점(P2) 및 상기 제3 사분 점(P3)을 지나는 직선은 상기 기판(21)의 표면에 대하여 실질적으로 수직할 수 있다. 상기 제4 사분 점(P4)은 상기 제2 사분 점(P2) 및 상기 제3 사분 점(P3)을 지나는 직선 상에 위치할 수 있다. 상기 제1 내지 제4 사분 점들(P1, P2, P3, P4)은 일직선 상에 위치할 수 있다.
도 1, 도 2, 및 도 13을 참조하면, 상기 트렌치들(59) 내에 노출된 상기 활성 영역(23)에 이온 주입 공정을 이용하여 엘디디들(lightly doped drain; LDD; 61)이 형성될 수 있다. 예를 들면, 상기 활성 영역(23)은 비소(As) 또는 인(P)을 포함할 수 있으며, 상기 엘디디들(LDD; 61)은 상기 활성 영역(23)에 붕소(B)를 주입하여 형성될 수 있다. 상기 엘디디들(LDD; 61)은 상기 트렌치들(59)의 내벽들에 대하여 균일한 두께를 보일 수 있다.
도 1, 도 2, 및 도 14를 참조하면, 상기 트렌치들(59) 내에 제1 반도체 막(63)이 형성될 수 있다. 상기 제1 반도체 막(63) 상에 제2 반도체 막(64)이 형성될 수 있다.
상기 제1 반도체 막(63)은 선택적 에피 성장(selective epitaxial growth; SEG) 방법에 의한 보론(B) 도프드(doped) SiGe를 포함할 수 있다. 상기 제1 반도체 막(63) 내에서 Ge의 함량은 10-25% 일 수 있다. 상기 제1 반도체 막(63) 내에서 보론(B)의 함량은 상기 엘디디들(LDD; 61)보다 높을 수 있다. 상기 제1 반도체 막(63)은 상기 트렌치들(59)의 내벽을 컨포말하게 덮을 수 있다.
상기 제2 반도체 막(64)은 선택적 에피 성장(selective epitaxial growth; SEG) 방법에 의한 보론(B) 도프드(doped) SiGe를 포함할 수 있다. 상기 제2 반도체 막(64) 내에서 Ge의 함량은 상기 제1 반도체 막(63)보다 높을 수 있다. 상기 제2 반도체 막(64) 내에서 Ge의 함량은 25 - 50% 일 수 있다. 상기 제2 반도체 막(64) 내에서 보론(B)의 함량은 상기 제1 반도체 막(63)보다 높을 수 있다. 상기 제2 반도체 막(64)은 1E20 - 3E20 atom/㎤ 의 보론(B)을 함유할 수 있다. 상기 제2 반도체 막(64)은 상기 트렌치들(59)을 완전히 채울 수 있다. 상기 제2 반도체 막(64)의 상단은 상기 활성 영역(23)보다 높은 레벨에 돌출될 수 있다.
도 1, 도 2, 및 도 15를 참조하면, 상기 제2 반도체 막(64) 상에 제3 반도체 막(65)이 형성될 수 있다. 상기 제1 반도체 막(63), 상기 제2 반도체 막(64) 및 상기 제3 반도체 막(65)은 스트레서들(stressor; 66)을 구성할 수 있다(S540).
상기 제3 반도체 막(65)은 선택적 에피 성장(selective epitaxial growth; SEG) 방법에 의한 보론(B) 도프드(doped) Si을 포함할 수 있다. 상기 제3 반도체 막(65)은 1E20 - 3E20 atom/㎤ 의 보론(B)을 함유할 수 있다.
다른 실시 예에서, 상기 제1 반도체 막(63) 또는 상기 제3 반도체 막(65)은 생략될 수 있다.
상기 스트레서들(stressor; 66)은 내장 스트레서(embedded stressor) 또는 스트레인-유도 패턴(strain-inducing pattern)으로 지칭될 수 있다.
도 1, 도 2, 및 도 16을 참조하면, 상기 기판(21) 상에 층간 절연 막(69)이 형성될 수 있다. 상기 층간 절연 막(69)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 절연 막을 포함할 수 있다.
도 1, 도 2, 및 도 17을 참조하면, 상기 층간 절연 막(69)을 부분적으로 제거하고, 상기 마스크 패턴(37) 및 상기 버퍼 패턴(35)을 제거하여 상기 가설 게이트 전극(33)이 노출될 수 있다. 상기 층간 절연 막(69), 상기 마스크 패턴(37) 및 상기 버퍼 패턴(35)의 제거에는 화학 기계적 연마(chemical mechanical polishing; CMP) 공정, 에치-백(etch-back) 공정, 또는 이들의 조합이 적용될 수 있다.
도 1, 도 2, 및 도 18을 참조하면, 상기 가설 게이트 전극(33) 및 상기 가설 게이트유전 막(31)을 제거하여 상기 활성 영역(23)을 노출하는 게이트 트렌치(33T)가 형성될 수 있다. 상기 게이트 트렌치(33T) 내에 상기 활성 영역(23)의 상부 표면 및 측면들이 노출될 수 있다.
도 1, 도 2, 및 도 19를 참조하면, 상기 게이트 트렌치(33T) 내에 제1 게이트 유전 막(73), 제2 게이트 유전 막(74), 및 게이트 전극(77)이 형성될 수 있다.
상기 제1 게이트 유전 막(73)은 상기 활성 영역(23) 상에 형성될 수 있다. 상기 제1 게이트 유전 막(73)은 계면 산화 막(interfacial oxide layer)으로 지칭될 수 있다. 상기 제1 게이트 유전 막(73)은 세정 공정을 이용하여 형성될 수 있다. 상기 제1 게이트 유전 막(73)은 실리콘 산화물을 포함할 수 있다. 상기 제1 게이트 유전 막(73)은 상기 활성 영역(23)의 상부 표면 및 측면들에 접촉될 수 있다. 상기 제2 게이트 유전 막(74)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, High-K 유전막, 또는 이들의 조합을 포함할 수 있다. 상기 제2 게이트 유전 막(74)은 상기 게이트 전극(77)의 측면 및 바닥을 감쌀 수 있다. 상기 제1 게이트 유전 막(73)은 상기 활성 영역(23) 및 상기 제2 게이트 유전 막(74) 사이에 개재될 수 있다. 상기 게이트 전극(77)의 형성에는 박막 형성공정 및 평탄화 공정이 적용될 수 있다. 상기 게이트 전극(77)은 상기 활성 영역(23)의 상부 표면 및 측면들을 덮을 수 있다. 상기 게이트 전극(77)은 Ti, TiN, TiAl, TiAlC, Ta, TaN, W, WN, 또는 이들의 조합과 같은 도전막을 포함할 수 있다.
도 1, 도 2, 및 도 20을 참조하면, 상기 활성 영역(23)은 상기 스트레서들(stressor; 66) 사이에 보존될 수 있다. 상기 게이트 전극(77)은 상기 활성 영역(23)의 상부 표면 및 측면들을 덮을 수 있다. 상기 게이트 전극(77)의 하단은 상기 활성 영역(23)의 상단보다 낮은 레벨에 형성될 수 있다.
도 1, 도 2, 및 도 21을 참조하면, 상기 트렌치들(59)은 상기 활성 영역(23)을 부분적으로 제거하여 형성될 수 있다. 상기 트렌치들(59)의 각각은 U-모양(U-shape)을 보일 수 있다.
도 1, 도 2, 및 도 22를 참조하면, 상기 활성 영역(23)은 상기 스트레서들(stressor; 66) 사이에 보존될 수 있다. 상기 제1 반도체 막(63) 및 상기 활성 영역(23) 사이에 상기 엘디디들(LDD; 61)이 형성될 수 있다. 상기 게이트 전극(77)은 상기 활성 영역(23)의 측면들을 덮을 수 있다. 상기 활성 영역(23) 및 상기 게이트 전극(77) 사이에 상기 제1 게이트 유전 막(73) 및 상기 제2 게이트 유전 막(74)이 개재될 수 있다.
도 23 및 도 24는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위하여 도 2의 절단선 I-I' 및 II-II'에 따라 취해진 단면도들 이다.
도 23 및 도 32를 참조하면, 상기 수직 필드 인가 장치(223) 및 상기 수평 필드 인가 장치(225)를 이용하여 상기 식각 선택 영역들(57A)의 두께와 모양을 제어할 수 있다. 상기 예비 트렌치들(53)의 측벽들에 형성된 상기 식각 선택 영역들(57A)의 수평 폭(d1)은 상기 예비 트렌치들(53)의 바닥에 형성된 상기 식각 선택 영역들(57A)의 수직 두께(d2)보다 클 수 있다.
도 24를 참조하면, 상기 식각 선택 영역들(57A)을 제거하여 트렌치들(59)이 형성될 수 있다. 상기 식각 선택 영역들(57A)의 두께와 모양에 의하여 상기 트렌치들(59)의 크기와 모양이 결정될 수 있다.
도 25, 도 26, 및 도 28은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위하여 도 2의 절단선 I-I' 및 II-II'에 따라 취해진 단면도들 이다. 도 27은 도 26의 일부분을 상세히 보여주는 확대도 이고, 도 29는 도 28의 수평 단면도 이다.
도 25를 참조하면, 식각 선택 영역들(57B)은 다양한 모양을 보일 수 있다. 예를 들면, 상기 식각 선택 영역들(57B)의 상단 영역은 상기 식각 선택 영역들(57B)의 중간 영역에 비하여 좁은 폭을 보일 수 있다.
도 26을 참조하면, 상기 식각 선택 영역들(57B)을 제거하여 트렌치들(59)이 형성될 수 있다. 활성 영역(23)의 상단들은 상기 트렌치들(59) 내에 돌출될 수 있다.
도 27을 참조하면, 제2 사분 점(P2) 및 제3 사분 점(P3)을 지나는 직선은 상기 기판(21)의 표면에 대하여 실질적으로 수직할 수 있다. 제4 사분 점(P4)은 상기 제2 사분 점(P2) 및 상기 제3 사분 점(P3)을 지나는 직선과 다른 위치에 형성될 수 있다. 상기 제4 사분 점(P4)은 상기 트렌치들(59) 내에 수평 돌출될 수 있다.
도 28을 참조하면, 엘디디들(LDD; 61)은 상기 트렌치들(59)의 내벽들에 대하여 균일한 두께를 보일 수 있다. 상기 엘디디들(LDD; 61)은 상기 트렌치들(59)의 내벽들과 평행할 수 있다.
도 29를 참조하면, 상기 활성 영역(23)의 측면 가장자리들은 상기 트렌치들(59) 내에 돌출될 수 있다.
도 30a 내지 도 31은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위하여 도 2의 절단선 I-I' 및 II-II'에 따라 취해진 단면도들 이다.
도 30a를 참조하면, 활성 영역(23) 내에 헤일로들(halo; 81)이 형성될 수 있다.
상기 헤일로들(81)은 엘디디들(LDD; 61)의 바닥을 덮고 상기 엘디디들(LDD; 55)의 측면을 덮을 수 있다. 상기 헤일로들(81)은 상기 엘디디들(61)과 다른 도전형의 불순물들을 포함할 수 있으며, 상기 헤일로들(81)은 상기 n-웰(22)과 동일한 도전형의 불순물들을 포함할 수 있다. 예를 들면, 상기 헤일로들(81)은 N-형 불순물들을 포함할 수 있다. 상기 헤일로들(81)의 N-형 불순물 농도는 상기 n-웰(22) 보다 높을 수 있다.
도 30b를 참조하면, 활성 영역(23A)의 상부 모서리들은 둥글게 형성될 수 있다. 예를 들면, 상기 활성 영역(23A)의 상부 모서리들은 액티브 라운딩(active rounding) 공정을 이용하여 둥글게 형성될 수 있다. 상기 활성 영역(23A) 상에 제1 게이트 유전 막(73), 제2 게이트 유전 막(74), 및 게이트 전극(77)이 차례로 형성될 수 있다.
도 31을 참조하면, 활성 영역(23) 상에 게이트유전 막(131), 게이트 전극(133), 버퍼 패턴(135) 및 마스크 패턴(137)이 형성될 수 있다. 상기 게이트유전 막(131), 상기 게이트 전극(133), 상기 버퍼 패턴(135) 및 상기 마스크 패턴(137)은 게이트 구조체로 지칭될 수 있다.
도 35 내지 도 37은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치들의 사시도 이고, 도 38은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치들의 시스템 블록도 이다.
도 35내지 도 37을 참조하면, 도 1 내지 도 34를 참조하여 설명된 반도체 소자는 eMMC(embedded multi-media chip; 1200), micro SD(1300), 스마트 폰(1900), 넷북, 노트북, 또는 태블릿 PC와 같은 전자시스템들에 유용하게 적용될 수 있다. 예를 들면, 도 1 내지 도 34를 참조하여 설명한 것과 유사한 반도체 소자는 상기 스마트 폰(1900) 내의 메인보드에 탑재될 수 있다. 도 1 내지 도 34를 참조하여 설명한 것과 유사한 반도체 소자는 상기 micro SD(1300)와 같은 확장장치로 제공되어 상기 스마트 폰(1900)에 결합되어 사용될 수도 있다.
도 38을 참조하면, 도 1 내지 도 34를 참조하여 설명한 것과 유사한 반도체 소자는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로 프로세서 유닛(Micro Processor Unit; 2120), 파워 유닛(Power Unit; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러 유닛(Display Controller Unit; 2150)을 포함할 수 있다. 상기 바디(2110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2120), 상기 파워 유닛(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러 유닛(2150)은 상기 바디(2110)에 장착될 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이 유닛(2160)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2160)은 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(2130)은 외부 배터리(도시하지 않음) 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러 유닛(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(2120)은 상기 파워 유닛(2130)으로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이 유닛(2160)을 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 스마트 폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이 유닛(2160)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 상기 기능 유닛(2140)은 대용량 저장 장치를 포함할 수 있다.
도 1 내지 도 34를 참조하여 설명한 것과 유사한 반도체 소자는 상기 기능 유닛(2140) 또는 상기 마이크로 프로세서 유닛(2120)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
21: 기판 22: n-웰(n-well)
23, 23A: 활성 영역 25: 버퍼 막
29: 소자 분리 막 31: 가설 게이트유전 막
33: 가설 게이트 전극 35: 버퍼 패턴
37: 마스크 패턴 42: 내측 스페이서
43: 중간 스페이서 44: 외측 스페이서
45: 스페이서
53: 예비 트렌치 57, 57A, 57B: 식각 선택 영역
59: 트렌치
61: 엘디디(lightly doped drain; LDD)
63: 제1 반도체 막 64: 제2 반도체 막
65: 제3 반도체 막 66: 스트레서(stressor)
69: 층간 절연 막
73: 제1 게이트 유전 막 74: 제2 게이트 유전 막
77: 게이트 전극 81: 헤일로(halo)
131: 게이트유전 막 133: 게이트 전극
135: 버퍼 패턴 137: 마스크 패턴
211: 플라즈마 챔버 213: 플라즈마 발생 장치
215: 거치대 217: 가스 주입구
223: 수직 필드 인가 장치 225, 225A: 수평 필드 인가 장치
1200: eMMC(embedded multi-media chip)
1300: micro SD 1900: 스마트 폰
2100: 전자시스템
2110: 바디 2120: 마이크로 프로세서 유닛
2130: 파워 유닛 2140: 기능 유닛
2150: 디스플레이 컨트롤러 유닛
2160: 디스플레이 유닛
2170: 외부 장치 2180: 통신 유닛

Claims (10)

  1. 기판 상에 핀(fin) 활성 영역을 한정하고,
    상기 핀 활성 영역을 가로지르고 상기 핀 활성 영역의 측면을 덮는 게이트 구조를 형성하고,
    상기 게이트 구조 양측에 인접한 상기 핀 활성 영역 내에 트렌치들을 형성하고,
    상기 트렌치들 내에 스트레서(stressor)를 형성하는 것을 포함하되,
    상기 트렌치들을 형성하는 것은
    상기 핀 활성 영역을 이방성 식각하여 예비 트렌치들을 형성하고,
    상기 예비 트렌치들에 노출된 상기 핀 활성 영역 내에 식각 선택 영역을 형성하고,
    상기 식각 선택 영역을 제거하는 것을 포함하고,
    상기 식각 선택 영역은 상기 핀 활성 영역 보다 높은 농도의 불순물들을 갖는 반도체 소자 형성 방법.
  2. 제1 항에 있어서,
    상기 예비 트렌치들의 측벽들은 상기 기판의 표면에 대하여 실질적으로 수직한 프로파일을 갖는 반도체 소자 형성 방법.
  3. 제1 항에 있어서,
    상기 트렌치들의 측벽들은 상기 예비 트렌치들의 측벽들과 평행한 반도체 소자 형성 방법.
  4. 제1 항에 있어서,
    상기 트렌치들의 측벽들 중 일 측벽을 선택하고, 상기 선택된 측벽 상에 제1 내지 제4 사분 점들을 정의할 때, 상기 제4 사분 점은 상기 핀 활성 영역의 상부 모서리에 위치하고, 상기 제2 사분 점은 상기 트렌치의 바닥과 상단 사이의 수직 2등분 점을 지나는 수평선 상에 위치하며,
    상기 제2 사분 점 및 상기 제3 사분 점을 지나는 직선은 상기 기판의 표면에 대하여 실질적으로 수직한 반도체 소자 형성 방법.
  5. 제4 항에 있어서,
    상기 제4 사분 점은 상기 제2 사분 점 및 상기 제3 사분 점을 지나는 직선 상에 위치한 반도체 소자 형성 방법.
  6. 제4 항에 있어서,
    상기 제4 사분 점은 상기 제2 사분 점 및 상기 제3 사분 점을 지나는 직선과 떨어지고, 상기 제4 사분 점은 상기 제2 사분 점 및 상기 제3 사분 점보다 수평 돌출된 반도체 소자 형성 방법.
  7. 제1 항에 있어서,
    상기 예비 트렌치들의 상단 영역에 형성된 상기 식각 선택 영역의 수평 폭은 상기 예비 트렌치들의 중간 영역에 형성된 상기 식각 선택 영역과 동일한 반도체 소자 형성 방법.
  8. 제1 항에 있어서,
    상기 예비 트렌치들의 측벽들에 형성된 상기 식각 선택 영역의 수평 폭은 상기 예비 트렌치들의 바닥에 형성된 상기 식각 선택 영역의 수직 두께보다 큰 반도체 소자 형성 방법.
  9. 챔버;
    상기 챔버 내의 플라즈마 발생 장치;
    상기 챔버 내에 배치되고 상기 플라즈마 발생 장치와 마주보는 위치에 기판을 안착하기 위한 거치대;
    상기 거치대에 장착되고 상기 기판의 측면에 인접한 수평 필드 인가 장치; 및
    상기 거치대에 장착되고 상기 기판의 후면에 인접한 수직 필드 인가 장치를 포함하고 제1 항의 상기 식각 선택 영역 형성에 이용되는 제조 설비.
  10. 기판 상에 활성 영역을 한정하고,
    상기 활성 영역을 가로지르는 게이트 구조를 형성하고,
    상기 게이트 구조 양측에 인접한 상기 활성 영역 내에 트렌치들을 형성하고,
    상기 트렌치들 내에 노출된 상기 활성 영역 내에 엘디디들(lightly doped drain; LDD)을 형성하고,
    상기 트렌치들 내에 스트레서(stressor)를 형성하는 것을 포함하되,
    상기 트렌치들을 형성하는 것은
    상기 활성 영역을 이방성 식각하여 예비 트렌치들을 형성하고,
    상기 예비 트렌치들에 노출된 상기 활성 영역 내에 식각 선택 영역을 형성하고,
    상기 식각 선택 영역을 제거하는 것을 포함하고,
    상기 식각 선택 영역은 상기 활성 영역 보다 높은 농도의 불순물들을 갖는 반도체 소자 형성 방법.
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