KR20160035453A - 콘택 플러그를 갖는 반도체 소자 및 그 형성 방법 - Google Patents

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KR20160035453A
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저-저항 콘택 플러그를 갖는 반도체 소자에 관한 것이다. 기판상에한정된N-형핀 및 P-형핀이 배치된다. 상기 N-형핀 상을 가로지르고 상기 N-형핀의 측면을 덮는 제1 게이트 전극 및 상기 P-형핀 상을 가로지르고 상기 P-형핀의 측면을 덮는 제2 게이트 전극이 형성된다. 상기 제1 게이트 전극에 인접한 상기 N-형핀 상에 형성된 제1 소스/드레인 및 상기 제2 게이트 전극에 인접한 상기 P-형핀 상에 형성된 제2 소스/드레인이 배치된다. 상기 제2 소스/드레인의 표면 상에 한정되고 상기 제2 소스/드레인과 다른 물질을 갖는 버퍼 막이 형성된다. 상기 버퍼 막 및 상기 제1 소스/드레인 상에 층간 절연 막이 형성된다. 상기 층간 절연 막을 관통하여 상기 제1 소스/드레인에 접속된 제1 플러그가 형성된다. 상기 층간 절연 막 및 상기 버퍼 막을 관통하여 상기 제2 소스/드레인에 접속된 제2 플러그가 형성된다.

Description

콘택 플러그를 갖는 반도체 소자 및 그 형성 방법{Semiconductor device having contact plug and method of forming the same}
저-저항 콘택 플러그를 갖는 반도체 소자에 관한 것이다.
엔모스(NMOS)영역 및 피모스(PMOS)영역을 갖는 반도체 소자에 있어서 콘택 저항을 감소하기 위한 다양한 방법들이 연구되고 있다. 콘택 저항의 감소를 위하여 플러그 이온 주입 방법을 이용하는 기술이 시도된바 있다. 엔모스(NMOS)영역 및 피모스(PMOS)영역 상에 다수의 콘택 홀들을 형성하고, 상기 다수의 콘택 홀들을 통하여 B 또는 P를 주입할 수 있다. B 도핑(doping)의 경우 피모스(PMOS)영역의 콘택 저항 감소에 효과적일 수 있으나 엔모스(NMOS)영역의 콘택 저항은 증가할 수 있으며, P 도핑(doping)의 경우 엔모스(NMOS)영역의 콘택 저항 감소에 효과적일 수 있으나 피모스(PMOS)영역의 콘택 저항은 증가할 수 있다.
본 발명이 해결하고자 하는 과제는, 저-저항 콘택 플러그를 갖는 반도체 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는, 공정을 단순화 하면서 저-저항 콘택 플러그를 갖는 반도체 소자의 형성 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 반도체 소자를 제공한다. 이 소자는 기판상에한정된N-형핀 및 P-형핀을 포함한다. 상기 N-형핀 상을 가로지르고 상기 N-형핀의 측면을 덮는 제1 게이트 전극 및 상기 P-형핀 상을 가로지르고 상기 P-형핀의 측면을 덮는 제2 게이트 전극이 형성된다. 상기 제1 게이트 전극에 인접한 상기 N-형핀 상에 형성된 제1 소스/드레인 및 상기 제2 게이트 전극에 인접한 상기 P-형핀 상에 형성된 제2 소스/드레인이 배치된다. 상기 제2 소스/드레인의 표면 상에 한정되고 상기 제2 소스/드레인과 다른 물질을 갖는 버퍼 막이 형성된다. 상기 버퍼 막 및 상기 제1 소스/드레인 상에 층간 절연 막이 형성된다. 상기 층간 절연 막을 관통하여 상기 제1 소스/드레인에 접속된 제1 플러그가 형성된다. 상기 층간 절연 막 및 상기 버퍼 막을 관통하여 상기 제2 소스/드레인에 접속된 제2 플러그가 형성된다.
상기 제2 소스/드레인은 중심 영역의 수평 폭이 하부 영역의 수평 폭보다 클 수 있다. 상기 버퍼 막은 상기 제2 소스/드레인의 상기 하부 영역에 직접적으로 접촉될 수 있다.
상기 버퍼 막은 결정 성장된 물질을 포함할 수 있다.
상기 버퍼 막은 Ge를 포함할 수 있다.
상기 제1 소스/드레인 및 상기 제1 플러그 사이에 형성된 플러그 이온 주입 영역을 포함할 수 있다. 상기 플러그 이온 주입 영역의 P-형 불순물 농도는 상기 제1 소스/드레인 보다 클 수 있다.
상기 버퍼 막은 상기 플러그 이온 주입 영역 보다 두꺼울 수 있다.
상기 버퍼 막의 두께는 3 nm 이상이되, 상기 층간 절연 막보다 얇을 수 있다.
상기 제1 소스/드레인은 SiGe, Si, B, BF, 또는 이들의 조합을 포함할 수 있다. 상기 제2 소스/드레인은 SiC, Si, P, As, 또는 이들의 조합을 포함할 수 있다.
상기 제2 플러그는 하단의 수평 폭이 중심의 수평 폭보다 클 수 있다.
상기 층간 절연 막의 하부에 형성된 언더-컷(under-cut) 영역을 포함할 수 있다. 상기 제2 플러그는 상기 언더-컷(under-cut) 영역 내에 신장될 수 있다. 상기 제2 플러그는 상기 버퍼 막에 접촉될 수 있다.
상기 제1 플러그 및 상기 제1 소스/드레인 사이와 상기 제2 플러그 및 상기 제2 소스/드레인 사이에 형성된 금속 실리사이드 막들을 포함할 수 있다.
또한, 본 발명 기술적 사상의 실시 예들은, 다른 반도체 소자를 제공한다. 이 소자는 기판상에한정된제1 도전형핀을 포함한다. 상기 제1 도전형핀 상을 가로지르고 상기 제1 도전형핀의 측면을 덮는 제1 게이트 전극이 형성된다. 상기 제1 게이트 전극에 인접한 상기 제1 도전형핀 상에 형성된 제2 도전형 소스/드레인이 배치된다. 상기 제2 도전형 소스/드레인의 표면 상에 한정되고 상기 제2 도전형 소스/드레인과 다른 물질을 갖는 버퍼 막이 형성된다. 상기 버퍼 막 상에 층간 절연 막이 형성된다. 상기 층간 절연 막 및 상기 버퍼 막을 관통하여 상기 제2 도전형 소스/드레인에 접속된 제1 플러그가 형성된다. 상기 제2 도전형은 상기 제1 도전형과 다른 도전형이다.
상기 기판상에한정되고상기 제1 도전형핀과 떨어진 제2 도전형핀이 형성될 수 있다. 상기 제2 도전형핀 상을 가로지르고 상기 제2 도전형핀의 측면을 덮는 제2 게이트 전극이 형성될 수 있다. 상기 제2 게이트 전극에 인접한 상기 제2 도전형핀 상에 제1도전형 소스/드레인이 형성될 수 있다. 상기 층간 절연 막을 관통하여 상기 제1도전형 소스/드레인에 접속된 제2 플러그가 형성될 수 있다. 상기 층간 절연 막은 상기 제1도전형 소스/드레인 상에 형성될 수 있다.
상기 제1도전형 소스/드레인 및 상기 제2 플러그 사이에 플러그 이온 주입 영역이 형성될 수 있다.
상기 버퍼 막은 상기 플러그 이온 주입 영역 보다 두꺼울 수 있다.
이에 더하여, 본 발명 기술적 사상의 실시 예들은, 다른 반도체 소자를 제공한다. 이 소자는 기판상에한정되고 서로 평행한다수의 제1 도전형핀들을 포함한다. 상기 제1 도전형핀들 상을 가로지르고 상기 제1 도전형핀들의 측면들을 덮는 제1 게이트 전극이 형성된다. 상기 제1 게이트 전극에 인접한 상기 제1 도전형핀들 상에 제2도전형 소스/드레인들이 형성된다. 상기 제2도전형 소스/드레인들의 표면 상에 한정되고 상기 제2도전형 소스/드레인들과 다른 물질을 갖는 버퍼 막이 형성된다. 상기 버퍼 막 상에 층간 절연 막이 형성된다. 상기 층간 절연 막 및 상기 버퍼 막을 관통하여 상기 제2도전형 소스/드레인들에 접속된 제1 플러그가 형성된다. 상기 제2도전형은 상기 제1 도전형과 다른 도전형 이다.
상기 기판상에한정되고상기 제1 도전형핀들과 떨어지며 서로 평행한다수의 제2 도전형핀들이 형성될 수 있다. 상기 제2 도전형핀들 상을 가로지르고 상기 제2 도전형핀들의 측면들을 덮는 제2 게이트 전극이 형성될 수 있다. 상기 제2 게이트 전극에 인접한 상기 제2 도전형핀들 상에 제1도전형 소스/드레인들이 형성될 수 있다. 상기 층간 절연 막을 관통하여 상기 제1도전형 소스/드레인들에 접속된 제2 플러그가 형성될 수 있다. 상기 층간 절연 막은 상기 제1도전형 소스/드레인들 상에 형성될 수 있다.
상기 제1도전형 소스/드레인들 및 상기 제2 플러그 사이에 플러그 이온 주입 영역이 형성될 수 있다.
나아가서, 본 발명 기술적 사상의 실시 예들은, 반도체 소자의 형성 방법을 제공한다. 이 방법은 기판상에제1 도전형핀 및 제2 도전형핀을 형성하는 것을 포함한다. 상기 제1 도전형핀 상을 가로지르고 상기 제1 도전형핀의 측면을 덮는 제1 게이트 전극 및 상기 제2 도전형핀 상을 가로지르고 상기 제2 도전형핀의 측면을 덮는 제2 게이트 전극을 형성한다. 상기 제1 게이트 전극에 인접한 상기 제1 도전형핀 상에 제2 도전형 소스/드레인 및 상기 제2 게이트 전극에 인접한 상기 제2 도전형핀 상에 제1 도전형 소스/드레인을 형성한다. 상기 제1 도전형 소스/드레인의 표면 상에 한정되고 상기 제1 도전형 소스/드레인과 다른 물질을 갖는 버퍼 막을 형성한다. 상기 버퍼 막 및 상기 제2 도전형 소스/드레인 상에 층간 절연 막을 형성한다. 상기 층간 절연 막을 관통하여 상기 제2 도전형 소스/드레인에 접속된 제1 플러그 및 상기 층간 절연 막 및 상기 버퍼 막을 관통하여 상기 제1 도전형 소스/드레인에 접속된 제2 플러그를 형성한다.
상기 제1 플러그 및 상기 제2 플러그를 형성하는 것은 상기 층간 절연 막을 관통하여 상기 제2 도전형 소스/드레인을 노출하는 제1 콘택 홀 및 상기 층간 절연 막을 관통하여 상기 버퍼 막을 노출하는 제2 콘택 홀을 형성하는 것을 포함할 수 있다. 상기 제2 도전형 소스/드레인 내에 제2 도전형 불순물들을 주입하여 플러그 이온 주입 영역을 형성할 수 있다. 상기 제2 콘택 홀에 노출된 상기 버퍼 막을 제거하여 상기 제1 도전형 소스/드레인을 노출할 수 있다.
상기 버퍼 막은 상기 플러그 이온 주입 영역 보다 두꺼울 수 있다.
상기 플러그 이온 주입 영역을 형성하는 동안 상기 버퍼 막은 상기 제1 도전형 소스/드레인 내부로 상기 제2 도전형 불순물들이 주입되는 것을 방지하는 역할을 수행할 수 있다.
상기 제1 도전형 소스/드레인은 중심 영역의 수평 폭이 하부 영역의 수평 폭보다 클수있다. 상기 버퍼 막은 상기 제1 도전형 소스/드레인의 상기 하부 영역에 직접적으로 접촉될 수 있다.
상기 버퍼 막은 결정 성장된 물질을 포함할 수 있다.
상기 버퍼 막은 Ge를 포함할 수 있다.
상기 층간 절연 막의 하부에 형성된 언더-컷(under-cut) 영역을 포함할 수 있다. 상기 제2 플러그는 상기 언더-컷(under-cut) 영역 내에 신장될 수 있다. 상기 제2 플러그는 상기 버퍼 막에 접촉될 수 있다.
상기 제2 플러그는 하단의 수평 폭이 중심의 수평 폭보다 클 수 있다.
상기 제1 플러그 및 상기 제2 도전형 소스/드레인 사이와 상기 제2 플러그 및 상기 제1 도전형 소스/드레인 사이에 금속 실리사이드 막들이 형성될 수 있다.
상기 제2 도전형 소스/드레인은 SiGe, Si, B, BF, 또는 이들의 조합을 포함할 수 있다. 상기 제1 도전형 소스/드레인은 SiC, Si, P, As, 또는 이들의 조합을 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명 기술적 사상의 실시 예들에 따르면, P-형 불순물들을 갖는 제1 소스/드레인 상에 제1 플러그 이온 주입 영역, 제1 금속 실리사이드 막, 및 제1 플러그가 형성된다. N-형 불순물들을 갖는 제2 소스/드레인 상에 버퍼 막이 형성된다. 상기 제2 소스/드레인 상에 제2 금속 실리사이드 막 및 제2 플러그가 형성된다. 상기 제2 플러그는 상기 버퍼 막을 관통하여 상기 제2 금속 실리사이드 막에 접촉된다. 상기 버퍼 막은 상기 제1 플러그 이온 주입 영역을 형성하는 동안 P-형 불순물들이 상기 제2 소스/드레인 내부로 주입되는 것을 방지하는 역할을 수행할 수 있다. 상기 제1 플러그 및 상기 제2 플러그를 형성하는 공정이 동시에 수행된다 할지라도 우수한 전기적 특성을 갖는 반도체 소자를 형성할 수 있다. 공정을 단순화 하면서 저-저항 콘택 플러그를 갖는 반도체 소자를 구현할 수 있다.
도 1은 본 발명의 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도 이다.
도 2는 본 발명의 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 레이아웃 이다.
도 3 내지 도 22는 본 발명의 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도들 이다.
도 23 내지 도 49는 본 발명의 기술적 사상의 실시 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들 이다.
도 50 및 도 51은 본 발명의 기술적 사상의 실시 예에 따른 전자 장치의 시스템 블록도들 이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 명세서에서 '전면(front side)'과 '후면(back side)'는 본 발명의 기술적 사상을 이해하기 쉽도록 설명하기 위하여 상대적인 개념으로 사용된 것이다. 따라서, '전면'과 '후면'은 특정한 방향, 위치 또는 구성 요소를 지칭하는 것이 아니고 서로 호환될 수 있다. 예를 들어, '전면'이 '후면'이라고 해석될 수도 있고 '후면'이 '전면'으로 해석될 수도 있다. 따라서, '전면'을 '제1'이라고 표현하고 '후면'을 '제2'라고 표현할 수도 있고, '후면'을 '제1'로 표현하고 '전면'을 '제2'라고 표현할 수도 있다. 그러나, 하나의 실시 예 내에서는 '전면'과 '후면'이 혼용되지 않는다.
본 명세서에서 '가깝다(near)'라는 표현은 대칭적 개념을 갖는 둘 이상의 구성 요소들 중 어느 하나가 다른 특정한 구성 요소에 대해 상대적으로 가깝게 위치하는 것을 의미한다. 예를 들어, 제1 단부(first end)가 제1 면(first side)에 가깝다는 표현은 제1 단부가 제2 단부보다 제1 면에 더 가깝다는 의미이거나, 제1 단부가 제2 면보다 제1 면에 더 가깝다는 의미로 이해될 수 있다.
도 1은 본 발명의 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도 이고, 도 2는 레이아웃 이다. 도 1은 도 2의 절단선 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ', Ⅴ-Ⅴ', 및 Ⅵ-Ⅵ' 에 따라 취해진 단면도이다.
도1을 참조하면, 본 발명의 기술적 사상의 실시 예에 따른 반도체 소자는 엔모스(NMOS)영역 및 피모스(PMOS)영역을 갖는 반도체 기판(13) 상에 형성된 N-웰(21), P-웰(22), 소자 분리 막(25), N-형 핀(27), P-형 핀(28), 제1 내측 스페이서(37), 제2 내측 스페이서(38), 제1 하부 스페이서(37A), 제2 하부 스페이서(38A), 제1 소스/드레인(43), 제2 소스/드레인(44), 버퍼 막(45), 제1 외측 스페이서(47), 제2 외측 스페이서(48), 제1 하부 절연 막(51), 제2 하부 절연 막(52), 제1 하부 게이트 유전막(61), 제2 하부 게이트 유전막(62), 제1 상부 게이트 유전막(63), 제2 상부 게이트 유전막(64), 제1 하부 게이트 전극(65), 제2 하부 게이트 전극(66), 제1 상부 게이트 전극(67), 제2 상부 게이트 전극(68), 제1 게이트 전극(69), 제2 게이트 전극(70), 제1 게이트 캐핑 막(71), 제2 게이트 캐핑 막(72), 제1 상부 절연 막(73), 제2 상부 절연 막(74), 제1 플러그 이온 주입 영역(75), 제1 금속 실리사이드 막(81), 제2 금속 실리사이드 막(82), 제1 하부 도전 막(83), 제2 하부 도전 막(84), 제1 상부 도전 막(85), 제2 상부 도전 막(86), 제1 플러그(87), 및 제2 플러그(88)를 포함할 수 있다.
상기 제1 소스/드레인(43)은 P-형 불순물들을 포함할 수 있으며, 상기 제2 소스/드레인(44)은 N-형 불순물들을 포함할 수 있다. 상기 제1 플러그(87)는 상기 제1 금속 실리사이드 막(81) 및 상기 제1 플러그 이온 주입 영역(75)을 경유하여 상기 제1 소스/드레인(43)에 전기적으로 접속될 수 있다. 상기 제2 플러그(88)는 상기 버퍼 막(45)을 관통하고 상기 제2 금속 실리사이드 막(82)을 경유하여 상기 제2 소스/드레인(44)에 접속될 수 있다. 상기 제1 플러그 이온 주입 영역(75)을 형성하는 동안 상기 버퍼 막(45)은 상기 P-형 불순물들이 상기 제2 소스/드레인(44) 내부로 주입되는 것을 방지하는 역할을 수행할 수 있다. 상기 제1 플러그(87) 및 상기 제1 소스/드레인(43) 사이의 콘택 저항과 상기 제2 플러그(88) 및 상기 제2 소스/드레인(44) 사이의 콘택 저항은 현저히 감소될 수 있다.
도 2를 참조하면, 상기 반도체 기판(13)의 상기 피모스(PMOS)영역 상에 상기 N-웰(21)이 형성될 수 있다. 상기 N-웰(21) 상에 서로 평행한 다수의 N-형 핀들(27)이 형성될 수 있다. 상기 N-형 핀들(27) 상을 가로지르고 서로 평행한 다수의 제1 게이트 전극들(69)이 형성될 수 있다. 상기 제1 게이트 전극들(69) 사이의 상기 N-형 핀들(27) 상에 다수의 제1 플러그들(87)이 형성될 수 있다.
상기 반도체 기판(13)의 상기 엔모스(NMOS)영역 상에 상기 P-웰(22)이 형성될 수 있다. 상기 P-웰(22) 상에 서로 평행한 다수의 P-형 핀들(28)이 형성될 수 있다. 상기 P-형 핀들(28) 상을 가로지르고 서로 평행한 다수의 제2 게이트 전극들(70)이 형성될 수 있다. 상기 제2 게이트 전극들(70) 사이의 상기 P-형 핀들(28) 상에 다수의 제2 플러그들(88)이 형성될 수 있다.
도 3 내지 도 16은 본 발명의 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도들 이다.
도 3을 참조하면, 제2 소스/드레인(44) 상에 버퍼 막(45)이 형성될 수 있다. 상기 버퍼 막(45) 상에 제2 하부 절연 막(52)이 형성될 수 있다. 상기 제2 하부 절연 막(52) 상에 제2 상부 절연 막(74)이 형성될 수 있다. 상기 제2 상부 절연 막(74) 및 상기 제2 하부 절연 막(52)을 관통하여 상기 제2 소스/드레인(44)에 접속된 제2 플러그(88)가 형성될 수 있다. 상기 제2 플러그(88) 및 상기 제2 소스/드레인(44) 사이에 제2 금속 실리사이드 막(82)이 형성될 수 있다. 상기 제2 하부 절연 막(52) 및 상기 제2 소스/드레인(44) 사이에 언더 컷 영역(52UC)이 형성될 수 있다. 상기 제2 플러그(88)는 상기 언더 컷 영역(52UC) 내에 신장될 수 있다. 상기 제2 플러그(88)는 하단의 수평 폭이 중심의 수평 폭보다 클 수 있다.
상기 제2 소스/드레인(44)은 결정 성장된 물질을 포함할 수 있다. 상기 제2 소스/드레인(44)은 하부의 수평 폭보다 중간 영역의 수평 폭이 클 수 있다. 상기 제2 소스/드레인(44)의 하단과 중간 영역 사이의 측면은 역-경사를 보일 수 있다. 상기 버퍼 막(45)은 결정 성장된 물질을 포함할 수 있다. 상기 버퍼 막(45)은 상기 제2 소스/드레인(44) 상에 한정될 수 있다. 상기 버퍼 막(45)은 상기 제2 소스/드레인(44)에 스트레스를 주지 않는 임계 두께(critical thickness)보다 두꺼울 수 있다. 예를 들면, 상기 버퍼 막(45)의 두께는 3 nm 이상으로 형성될 수 있다. 상기 버퍼 막(45)은 상기 제2 소스/드레인(44)의 역-경사진 측면에 접촉될 수 있다. 상기 버퍼 막(45)의 하단과 중간 영역 사이의 측면은 역-경사를 보일 수 있다.
도 4를 참조하면, 제2 플러그(88)의 수평 폭은 상기 제2 소스/드레인(44)보다 클 수 있다.
도 5를 참조하면, 제2 소스/드레인(44)은 제2 하부 반도체 막(44L) 및 제2 상부 반도체 막(44U)을 포함할 수 있다. 예를 들면, 상기 제2 하부 반도체 막(44L)은 에스이지(selective epitaxial growth; SEG) 방법을 이용하여 형성된 SiC막을 포함할 수 있다. 상기 제2 상부 반도체 막(44U)은 에스이지(selective epitaxial growth; SEG) 방법을 이용하여 형성된 Si막을 포함할 수 있다.
도 6을 참조하면, 제2 소스/드레인(44E)은 제2 하부 반도체 패턴(44D) 및 제2 상부 반도체 막(44C)을 포함할 수 있다. 상기 제2 하부 반도체 패턴(44D)은 P-형 핀(28) 내에 N-형 불순물들을 주입하여 형성될 수 있다. 상기 제2 상부 반도체 막(44C)은 상기 제2 하부 반도체 패턴(44D) 상에 에스이지(selective epitaxial growth; SEG) 방법을 이용하여 형성된 Si 막을 포함할 수 있다.
도 7을 참조하면, 제2 하부 절연 막(52)의 하부에 언더 컷 영역(52UC)이 형성될 수 있다. 제2 외측 스페이서(48) 및 제2 소스/드레인(44) 사이에 버퍼 막(45)이 보존될 수 있다. 제2 플러그(88)는 상기 언더 컷 영역(52UC) 내에 신장될 수 있다. 상기 제2 플러그(88)는 하단의 수평 폭이 중심의 수평 폭보다 클 수 있다. 제2 금속 실리사이드 막(82)은 P-형 핀(28)의 상단보다 높은 레벨에 형성될 수 있다.
도 8을 참조하면, 제2 플러그(88)는 제2 외측 스페이서(48) 및 제2 소스/드레인(44) 사이에 신장될 수 있다. 상기 제2 플러그(88)는 제2 내측 스페이서(38)의 측면에 직접적으로 접촉될 수 있다.
도 9를 참조하면, 제2 소스/드레인(44)은 제2 하부 반도체 막(44L) 및 제2 상부 반도체 막(44U)을 포함할 수 있다. 제2 금속 실리사이드 막(82)은 상기 제2 상부 반도체 막(44U) 상에 형성될 수 있다.
도 10을 참조하면, 제2 소스/드레인(44E)은 제2 하부 반도체 패턴(44D) 및 제2 상부 반도체 막(44C)을 포함할 수 있다. 제2 금속 실리사이드 막(82)은 상기 제2 상부 반도체 막(44C) 상에 형성될 수 있다.
도 11을 참조하면, 제1 소스/드레인(43) 상에 제1 하부 절연 막(51)이 형성될 수 있다. 상기 제1 하부 절연 막(51) 상에 제1 상부 절연 막(73)이 형성될 수 있다. 상기 제1 상부 절연 막(73) 및 상기 제1 하부 절연 막(51)을 관통하여 상기 제1 소스/드레인(43)에 접속된 제1 플러그(87)가 형성될 수 있다. 상기 제1 플러그(87) 및 상기 제1 소스/드레인(43) 사이에 제1 플러그 이온 주입 영역(75)이 형성될 수 있다. 상기 제1 플러그 이온 주입 영역(75) 내에 제1 금속 실리사이드 막(81)이 형성될 수 있다. 상기 제1 금속 실리사이드 막(81)은 상기 제1 플러그(87) 및 상기 제1 플러그 이온 주입 영역(75) 사이에 형성될 수 있다. 상기 제1 플러그 이온 주입 영역(75)의 P-형 불순물 농도는 상기 제1 소스/드레인(43) 보다 높을 수 있다.
도 12를 참조하면, 제1 플러그(87)의 수평 폭은 상기 제1 소스/드레인(43)보다 클 수 있다.
도 13을 참조하면, 제1 소스/드레인(43)은 제1 하부 반도체 막(43A), 제1 중간 반도체 막(43B), 및 제1 상부 반도체 막(43C)을 포함할 수 있다. 상기 제1 상부 반도체 막(43C) 내에 제1 플러그 이온 주입 영역(75)이 형성될 수 있다. 상기 제1 플러그 이온 주입 영역(75) 상에 제1 금속 실리사이드 막(81)이 형성될 수 있다.
상기 제1 하부 반도체 막(43A)은 에스이지(selective epitaxial growth; SEG) 방법에 의한 언도프드(undoped) 단결정 SiGe를 포함할 수 있다. 상기 제1 하부 반도체 막(43A) 상에 상기 제1 중간 반도체 막(43B)이 형성될 수 있다. 상기 제1 중간 반도체 막(43B)은 에스이지(selective epitaxial growth; SEG) 방법에 의한 보론(B) 도프드(doped) 단결정 SiGe를 포함할 수 있다. 상기 제1 중간 반도체 막(43B) 상에 상기 제1 상부 반도체 막(43C)이 형성될 수 있다. 상기 제1 상부 반도체 막(43C)은 에스이지(selective epitaxial growth; SEG) 방법에 의한 보론(B) 도프드(doped) 단결정 Si을 포함할 수 있다.
도 14를 참조하면, 제1 플러그 이온 주입 영역(75) 내에 제1 금속 실리사이드 막(81)이 형성될 수 있다. 상기 제1 금속 실리사이드 막(81)은 제1 플러그(87) 및 상기 제1 플러그 이온 주입 영역(75) 사이에 형성될 수 있다. 상기 제1 플러그 이온 주입 영역(75)의 P-형 불순물 농도는 제1 소스/드레인(43) 보다 높을 수 있다. 상기 제1 금속 실리사이드 막(81)은 N-형 핀(27)의 상단보다 높은 레벨에 형성될 수 있다.
도 15를 참조하면, 제1 금속 실리사이드 막(81)은 제1 외측 스페이서(47)의 하부에 신장될 수 있다. 상기 제1 금속 실리사이드 막(81)은 제1 내측 스페이서(37)의 측면에 직접적으로 접촉될 수 있다.
도 16을 참조하면, 제1 소스/드레인(43)은 제1 하부 반도체 막(43A), 제1 중간 반도체 막(43B), 및 제1 상부 반도체 막(43C)을 포함할 수 있다. 상기 제1 상부 반도체 막(43C) 내에 제1 플러그 이온 주입 영역(75)이 형성될 수 있다. 상기 제1 플러그 이온 주입 영역(75) 상에 제1 금속 실리사이드 막(81)이 형성될 수 있다.
예를 들면, 상기 제1 하부 반도체 막(43A)은 에스이지(selective epitaxial growth; SEG) 방법에 의한 언도프드(undoped) 단결정 SiGe를 포함할 수 있다. 상기 제1 하부 반도체 막(43A) 내에서 Ge의 함량은 10-25% 일 수 있다. 상기 제1 하부 반도체 막(43A) 상에 상기 제1 중간 반도체 막(43B)이 형성될 수 있다. 상기 제1 중간 반도체 막(43B)의 상단은 N-형 핀(27)의 상단보다 높은 레벨에 돌출될 수 있다. 상기 제1 중간 반도체 막(43B)은 에스이지(selective epitaxial growth; SEG) 방법에 의한 보론(B) 도프드(doped) 단결정 SiGe를 포함할 수 있다. 상기 제1 중간 반도체 막(43B) 내에서 Ge의 함량은 25-50% 일 수 있다. 상기 제1 중간 반도체 막(43B) 상에 상기 제1 상부 반도체 막(43C)이 형성될 수 있다. 상기 제1 상부 반도체 막(43C)은 에스이지(selective epitaxial growth; SEG) 방법에 의한 보론(B) 도프드(doped) 단결정 Si을 포함할 수 있다.
도 17 내지 도 22는 본 발명의 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도들 이다.
도 17을 참조하면, 반도체 기판(13)의 엔모스(NMOS)영역 상에 P-웰(22)이 형성될 수 있다. 상기 P-웰(22) 상에 서로 평행한 다수의 P-형 핀들(28)이 형성될 수 있다. 상기 P-형 핀들(28) 상에 제2 소스/드레인들(44)이 형성될 수 있다. 상기 제2 소스/드레인들(44) 상에 버퍼 막들(45)이 형성될 수 있다. 상기 버퍼 막들(45) 상에 제2 하부 절연 막(52)이 형성될 수 있다. 상기 제2 하부 절연 막(52) 상에 제2 상부 절연 막(74)이 형성될 수 있다. 상기 제2 상부 절연 막(74) 및 상기 제2 하부 절연 막(52)을 관통하여 상기 제2 소스/드레인들(44)에 접속된 제2 플러그(88)가 형성될 수 있다. 상기 제2 플러그(88) 및 상기 제2 소스/드레인들(44) 사이에 제2 금속 실리사이드 막들(82)이 형성될 수 있다.
도 18을 참조하면, 반도체 기판(13)의 피모스(PMOS)영역 상에 N-웰(21)이 형성될 수 있다. 상기 N-웰(21) 상에 서로 평행한 다수의 N-형 핀들(27)이 형성될 수 있다. 상기 N-형 핀들(27) 상에 제1 소스/드레인들(43)이 형성될 수 있다. 상기 제1 소스/드레인들(43) 상에 제1 하부 절연 막(51)이 형성될 수 있다. 상기 제1 하부 절연 막(51) 상에 제1 상부 절연 막(73)이 형성될 수 있다. 상기 제1 상부 절연 막(73) 및 상기 제1 하부 절연 막(51)을 관통하여 상기 제1 소스/드레인들(43)에 접속된 제1 플러그(87)가 형성될 수 있다. 상기 제1 플러그(87) 및 상기 제1 소스/드레인들(43) 사이에 제1 플러그 이온 주입 영역들(75)이 형성될 수 있다. 상기 제1 플러그 이온 주입 영역들(75) 내에 제1 금속 실리사이드 막들(81)이 형성될 수 있다.
도 19를 참조하면, 버퍼 막들(45)은 서로 접촉될 수 있다.
도 20을 참조하면, 제1 금속 실리사이드 막들(81)은 서로 접촉될 수 있다.
도 21을 참조하면, 제2 소스/드레인들(44)은 서로 접촉될 수 있다. 제2 금속 실리사이드 막들(82)은 서로 접촉될 수 있다.
도 22를 참조하면, 제1 소스/드레인들(43)은 서로 접촉될 수 있다. 제1 플러그 이온 주입 영역들(75)은 서로 접촉될 수 있다. 제1 금속 실리사이드 막들(81)은 서로 접촉될 수 있다.
도 23 내지 도 49는 본 발명의 기술적 사상의 실시 예에 따른 반도체 소자의 형성 방법을 설명하기 위하여 도 2의 절단선 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ', Ⅴ-Ⅴ', 및 Ⅵ-Ⅵ'에 따라 취해진 단면도들 이다.
도 2 및 도 23을 참조하면, 엔모스(NMOS)영역 및 피모스(PMOS)영역을 갖는 반도체 기판(13) 상에 N-웰(21), P-웰(22), 소자 분리 막(25), N-형 핀(27), 및 P-형 핀(28)이 형성될 수 있다.
상기 반도체 기판(13)은 벌크 웨이퍼 또는 에스오아이(silicon on insulator; SOI)웨이퍼일 수 있다. 예를 들면, 상기 반도체 기판(13)은 P-형 불순물들을 갖는 단결정 실리콘 웨이퍼일 수 있다. 상기 N-웰(21)은 상기 피모스(PMOS)영역 상에 형성될 수 있다. 상기 N-웰(21)은 N-형 불순물들을 포함할 수 있다. 예를 들면, 상기 N-형 불순물들은 P, As, 또는 이들의 조합을 포함할 수 있다. 상기 N-형 핀(27)은 상기 소자 분리 막(25)에 의하여 상기 N-웰(21) 상에 한정될 수 있다. 상기 N-형 핀(27)은 N-형 불순물들을 포함할 수 있다. 예를 들면, 상기 N-형 핀(27)은 상기 N-형 불순물들을 갖는 단결정 실리콘을 포함할 수 있다. 상기 N-형 핀(27)은 폭보다 높이가 클 수 있다. 상기 N-형 핀(27)의 상단은 상기 소자 분리 막(25)보다 높은 레벨에 돌출될 수 있다. 상기 N-형 핀(27)의 측면들은 노출될 수 있다. 상기 N-형 핀(27)의 상부 모서리들은 둥글게 형성될 수 있다.
상기 P-웰(22)은 상기 엔모스(NMOS)영역 상에 형성될 수 있다. 상기 P-웰(22)은 P-형 불순물들을 포함할 수 있다. 예를 들면, 상기 P-형 불순물들은 B, BF, BF2, 또는 이들의 조합을 포함할 수 있다. 상기 P-형 핀(28)은 상기 소자 분리 막(25)에 의하여 상기 P-웰(22) 상에 한정될 수 있다. 상기 P-형 핀(28)은 상기 P-형 불순물들을 포함할 수 있다. 예를 들면, 상기 P-형 핀(28)은 상기 P-형 불순물들을 갖는 단결정 실리콘을 포함할 수 있다. 상기 P-형 핀(28)은 폭보다 높이가 클 수 있다. 상기 P-형 핀(28)의 상단은 상기 소자 분리 막(25)보다 높은 레벨에 돌출될 수 있다. 상기 P-형 핀(28)의 측면들은 노출될 수 있다. 다른 실시 예에서, 상기 P-웰(22)은 생략될 수 있다. 상기 P-형 핀(28)의 상부 모서리들은 둥글게 형성될 수 있다.
상기 소자 분리 막(25)은 에스티아이(shallow trench isolation; STI)기술을 이용하여 형성될 수 있다. 상기 소자 분리 막(25)을 형성하는 것은 박막 형성 공정, 화학 기계적 연마(chemical mechanical polishing; CMP) 공정, 에치-백(etch-back)공정, 또는 이들의 조합을 포함할 수 있다. 상기 소자 분리 막(25)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 절연 막을 포함할 수 있다. 상기 소자 분리 막(25)의 상단은 상기 N-형 핀(27) 및 상기 P-형 핀(28)의 상단들보다 낮은 레벨에 형성될 수 있다. 상기 소자 분리 막(25)은 상기 N-형 핀(27) 및 상기 P-형 핀(28)의 측면들에 접촉될 수 있다.
도 24를 참조하면, 상기 반도체 기판(13) 상에 가설 버퍼 막(31L), 가설 게이트 막(33L), 및 가설 캐핑 막(35L)이 차례로 형성될 수 있다. 상기 가설 버퍼 막(31L)은 실리콘 산화물을 포함할 수 있다. 상기 가설 게이트 막(33L)은 폴리실리콘을 포함할 수 있다. 상기 가설 캐핑 막(35L)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합을 포함할 수 있다.
상기 피모스(PMOS)영역 상의 상기 가설 버퍼 막(31L), 상기 가설 게이트 막(33L), 및 상기 가설 캐핑 막(35L)을 패터닝하여 제1 가설 버퍼 패턴(31), 제1 가설 게이트 패턴(33), 및 제1 가설 캐핑 패턴(35)이 형성될 수 있다. 상기 제1 가설 게이트 패턴(33)은 상기 N-형 핀(27)의 상부 및 측면들을 덮고 상기 소자 분리 막(25) 상에 연장될 수 있다. 상기 제1 가설 버퍼 패턴(31)은 상기 제1 가설 게이트 패턴(33) 및 상기 N-형 핀(27) 사이에 보존될 수 있다.
상기 가설 버퍼 막(31L), 상기 가설 게이트 막(33L), 및 상기 가설 캐핑 막(35L)은 상기 엔모스(NMOS)영역 상에 보존될 수 있다.
도 25를 참조하면, 상기 제1 가설 게이트 패턴(33)의 측면들 상에 제1 내측 스페이서(37)가 형성될 수 있다. 상기 제1 내측 스페이서(37)를 형성하는 동안 상기 N-형 핀(27)의 노출된 측면 상에 제1 하부 스페이서(37A)가 형성될 수 있다.
상기 제1 내측 스페이서(37)를 형성하는 것은 박막 형성 공정 및 이방성 식각 공정을 포함할 수 있다. 상기 제1 내측 스페이서(37)는 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 절연 막을 포함할 수 있다. 예를 들면, 상기 제1 내측 스페이서(37)는 실리콘 질화물을 포함할 수 있다. 상기 제1 가설 게이트 패턴(33) 및 상기 제1 내측 스페이서(37)의 외측에 상기 N-형 핀(27)이 노출될 수 있다.
다른 실시 예에서, 상기 제1 하부 스페이서(37A)는 제거될 수 있다.
도 26을 참조하면, 상기 N-형 핀(27)의 노출된 영역을 제거하여 제1 리세스 영역(27R)이 형성될 수 있다. 상기 제1 리세스 영역(27R)의 형성에는 이방성 식각 공정, 등방성 식각 공정, 방향성 식각 공정, 또는 이들의 조합이 적용될 수 있다. 상기 제1 리세스 영역(27R)은 상기 제1 내측 스페이서(37)의 외측에 정렬될 수 있다. 상기 제1 리세스 영역(27R)은 상기 제1 내측 스페이서(37)의 하부에 확장될 수 있다. 상기 제1 리세스 영역(27R)의 바닥은 상기 제1 하부 스페이서(37A)보다 낮은 레벨에 형성될 수 있다. 상기 제1 리세스 영역(27R)의 측벽들 및 바닥에 상기 N-형 핀(27)이 노출될 수 있다. 상기 제1 내측 스페이서(37)의 바닥은 상기 제1 리세스 영역(27R) 내에 노출될 수 있다.
도 27을 참조하면, 상기 제1 리세스 영역(27R) 내에 제1 소스/드레인(43)이 형성될 수 있다.
상기 제1 소스/드레인(43)은 결정 성장된 물질을 포함할 수 있다. 상기 제1 소스/드레인(43)은 SiGe, Si, 또는 이들의 조합을 포함할 수 있다. 상기 제1 소스/드레인(43)은 상기 제1 리세스 영역(27R)을 채우고 상기 N-형 핀(27)의 상단보다 높은 레벨에 돌출될 수 있다. 상기 제1 소스/드레인(43)은 상승된 소스/드레인(elevated source/drain)으로 지칭될 수 있다. 상기 제1 소스/드레인(43)은 스트레서(stressor)로 해석될 수 있다. 상기 제1 소스/드레인(43)은 P-형 불순물들을 포함할 수 있다. 상기 제1 소스/드레인(43)은B, BF, 또는 이들의 조합을 포함할 수 있다.
예를 들면, 상기 제1 소스/드레인(43)은 에스이지(selective epitaxial growth; SEG) 방법을 이용하여 형성된 SiGe막을 포함할 수 있다. 상기 제1 소스/드레인(43)은 하부의 수평 폭보다 중간 영역의 수평 폭이 클 수 있다. 상기 제1 소스/드레인(43)의 하단과 중간 영역 사이의 측면은 역-경사를 보일 수 있다. 상기 제1 소스/드레인(43)의 상단은 상기 제1 내측 스페이서(37)의 하단보다 높은 레벨에 돌출될 수 있다. 상기 제1 소스/드레인(43)의 상단은 상기 제1 하부 스페이서(37A)의 상단보다 높은 레벨에 돌출될 수 있다.
도 28을 참조하면, 다른 실시 예에서, 제1 소스/드레인(43)은 제1 하부 반도체 막(43A), 제1 중간 반도체 막(43B), 및 제1 상부 반도체 막(43C)을 포함할 수 있다.
예를 들면, 상기 제1 하부 반도체 막(43A)은 에스이지(selective epitaxial growth; SEG) 방법에 의한 언도프드(undoped) 단결정 SiGe를 포함할 수 있다. 상기 제1 하부 반도체 막(43A) 내에서 Ge의 함량은 10-25% 일 수 있다. 상기 제1 하부 반도체 막(43A)은 상기 제1 리세스 영역(27R)의 내벽을 컨포말하게 덮을 수 있다.
상기 제1 하부 반도체 막(43A) 상에 상기 제1 중간 반도체 막(43B)이 형성될 수 있다. 상기 제1 중간 반도체 막(43B)은 상기 제1 리세스 영역(27R)을 완전히 채울 수 있다. 상기 제1 중간 반도체 막(43B)의 상단은 상기 N-형 핀(27)의 상단보다 높은 레벨에 돌출될 수 있다. 상기 제1 중간 반도체 막(43B)은 에스이지(selective epitaxial growth; SEG) 방법에 의한 보론(B) 도프드(doped) 단결정 SiGe를 포함할 수 있다. 상기 제1 중간 반도체 막(43B) 내에서 Ge의 함량은 25-50% 일 수 있다. 상기 제1 중간 반도체 막(43B)은 1E20-3E20 atom/㎤ 의 보론(B)을 함유할 수 있다.
상기 제1 중간 반도체 막(43B) 상에 상기 제1 상부 반도체 막(43C)이 형성될 수 있다. 상기 제1 상부 반도체 막(43C)은 에스이지(selective epitaxial growth; SEG) 방법에 의한 보론(B) 도프드(doped) 단결정 Si을 포함할 수 있다. 상기 제1 상부 반도체 막(43C)은 1E20-3E20 atom/㎤ 의 보론(B)을 함유할 수 있다.
다른 실시 예에서, 상기 제1 하부 반도체 막(43A) 또는 상기 제1 상부 반도체 막(43C)은 생략될 수 있다.
도 29를 참조하면, 상기 제1 내측 스페이서(37)의 측면에 제1 외측 스페이서(47)가 형성될 수 있다. 상기 제1 외측 스페이서(47)는 상기 제1 하부 스페이서(37A)를 덮고 상기 제1 소스/드레인(43)의 측면을 부분적으로 덮을 수 있다. 상기 제1 소스/드레인(43)의 하단과 중간 영역 사이의 측면은 역-경사를 보일 수 있다. 상기 제1 소스/드레인(43)의 역-경사진 측면은 상기 제1 외측 스페이서(47)로 덮일 수 있다. 상기 제1 외측 스페이서(47)의 바닥은 상기 제1 소스/드레인(43)의 상부 표면에 접촉될 수 있다.
상기 제1 외측 스페이서(47)를 형성하는 것은 박막 형성 공정 및 이방성 식각 공정을 포함할 수 있다. 상기 제1 외측 스페이서(47)는 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 절연 막을 포함할 수 있다. 예를 들면, 상기 제1 외측 스페이서(47)는 실리콘 질화물을 포함할 수 있다.
도 30을 참조하면, 상기 제1 소스/드레인(43) 상에 제1 하부 절연 막(51)이 형성될 수 있다. 상기 반도체 기판(13)의 전면을 덮는 식각 정지 막(53)이 형성될 수 있다.
상기 제1 하부 절연 막(51)을 형성하는 것은 박막 형성 공정 및 평탄화 공정을 포함할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(chemical mechanical polishing; CMP) 공정, 에치-백(etch-back)공정, 또는 이들의 조합을 포함할 수 있다. 상기 제1 하부 절연 막(51)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 절연 막을 포함할 수 있다. 예를 들면, 상기 제1 하부 절연 막(51)은 실리콘 산화물을 포함할 수 있다.
상기 식각 정지 막(53)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 절연 막을 포함할 수 있다. 다른 실시 예에서, 상기 식각 정지 막(53)은 생략될 수 있다.
도 31을 참조하면, 상기 엔모스(NMOS)영역 상의 상기 식각 정지 막(53)을 제거하여 상기 가설 캐핑 막(35L)이 노출될 수 있다. 상기 식각 정지 막(53)은 상기 피모스(PMOS)영역 상에 보존될 수 있다.
도 32를 참조하면, 상기 엔모스(NMOS)영역 상의 상기 가설 버퍼 막(31L), 상기 가설 게이트 막(33L), 및 상기 가설 캐핑 막(35L)을 패터닝하여 제2 가설 버퍼 패턴(32), 제2 가설 게이트 패턴(34), 및 제2 가설 캐핑 패턴(36)이 형성될 수 있다. 상기 제2 가설 게이트 패턴(34)은 상기 P-형 핀(28)의 상부 및 측면들을 덮고 상기 소자 분리 막(25) 상에 연장될 수 있다. 상기 제2 가설 버퍼 패턴(32)은 상기 제2 가설 게이트 패턴(34) 및 상기 P-형 핀(28) 사이에 보존될 수 있다.
상기 제2 가설 게이트 패턴(34)의 측면들 상에 제2 내측 스페이서(38)가 형성될 수 있다. 상기 제2 내측 스페이서(38)를 형성하는 동안 상기 P-형 핀(28)의 노출된 측면 상에 제2 하부 스페이서(38A)가 형성될 수 있다.
상기 제2 내측 스페이서(38)를 형성하는 것은 박막 형성 공정 및 이방성 식각 공정을 포함할 수 있다. 상기 제2 내측 스페이서(38)는 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 절연 막을 포함할 수 있다. 예를 들면, 상기 제2 내측 스페이서(38)는 실리콘 질화물을 포함할 수 있다. 상기 제2 가설 게이트 패턴(34) 및 상기 제2 내측 스페이서(38)의 외측에 상기 P-형 핀(28)이 노출될 수 있다.
다른 실시 예에서, 상기 제2 하부 스페이서(38A)는 제거될 수 있다.
도 33을 참조하면, 상기 P-형 핀(28)의 노출된 영역을 제거하여 제2 리세스 영역(28R)이 형성될 수 있다.
상기 제2 리세스 영역(28R)의 형성에는 이방성 식각 공정, 등방성 식각 공정, 방향성 식각 공정, 또는 이들의 조합이 적용될 수 있다. 상기 제2 리세스 영역(28R)은 상기 제2 내측 스페이서(38)의 외측에 정렬될 수 있다. 상기 제2 리세스 영역(28R)은 상기 제2 내측 스페이서(38)의 하부에 확장될 수 있다. 상기 제2 리세스 영역(28R)의 바닥은 상기 제2 하부 스페이서(38A)보다 낮은 레벨에 형성될 수 있다. 상기 제2 리세스 영역(28R)의 측벽들 및 바닥에 상기 P-형 핀(28)이 노출될 수 있다. 상기 제2 내측 스페이서(38)의 바닥은 상기 제2 리세스 영역(28R) 내에 노출될 수 있다.
도 34를 참조하면, 상기 제2 리세스 영역(28R) 내에 제2 소스/드레인(44)이 형성될 수 있다.
상기 제2 소스/드레인(44)은 결정 성장된 물질을 포함할 수 있다. 상기 제2 소스/드레인(44)은 SiC, Si, 또는 이들의 조합을 포함할 수 있다. 상기 제2 소스/드레인(44)은 상기 제2 리세스 영역(28R)을 채우고 상기 P-형 핀(28)의 상단보다 높은 레벨에 돌출될 수 있다. 상기 제2 소스/드레인(44)은 상승된 소스/드레인(elevated source/drain)으로 지칭될 수 있다. 상기 제2 소스/드레인(44)은 스트레서(stressor)로 해석될 수 있다. 상기 제2 소스/드레인(44)은 N-형 불순물들을 포함할 수 있다. 상기 제2 소스/드레인(44)은 P, As, 또는 이들의 조합을 포함할 수 있다.
예를 들면, 상기 제2 소스/드레인(44)은 에스이지(selective epitaxial growth; SEG) 방법을 이용하여 형성된 SiC막을 포함할 수 있다. 상기 제2 소스/드레인(44)은 하부의 수평 폭보다 중간 영역의 수평 폭이 클 수 있다. 상기 제2 소스/드레인(44)의 하단과 중간 영역 사이의 측면은 역-경사를 보일 수 있다. 상기 제2 소스/드레인(44)의 상단은 상기 제2 내측 스페이서(38)의 하단보다 높은 레벨에 돌출될 수 있다. 상기 제2 소스/드레인(44)의 상단은 상기 제2 하부 스페이서(38A)의 상단보다 높은 레벨에 돌출될 수 있다.
도 35를 참조하면, 다른 실시 예에서, 제2 소스/드레인(44E)은 제2 하부 반도체 패턴(44D) 및 제2 상부 반도체 막(44C)을 포함할 수 있다.
상기 제2 하부 반도체 패턴(44D)은 상기 P-형 핀(28) 내에 N-형 불순물들을 주입하여 형성될 수 있다. 상기 제2 상부 반도체 막(44C)은 상기 제2 하부 반도체 패턴(44D) 상에 에스이지(selective epitaxial growth; SEG) 방법을 이용하여 형성될 수 있다. 상기 제2 상부 반도체 막(44C)은 Si 막을 포함할 수 있다. 상기 제2 상부 반도체 막(44C)은 N-형 불순물들을 포함할 수 있다.
도 36을 참조하면, 상기 제2 소스/드레인(44) 상에 버퍼 막(45)이 형성될 수 있다. 상기 버퍼 막(45)은 상기 제2 소스/드레인(44) 상에 한정될 수 있다. 상기 버퍼 막(45)은 상기 제2 소스/드레인(44) 상에 자기-정렬될(self-aligned) 수 있다. 상기 버퍼 막(45)은 상기 제2 소스/드레인(44)의 상부 표면 및 측면들에 직접적으로 접촉될 수 있다. 상기 버퍼 막(45)은 상기 제2 내측 스페이서(38)의 측면에 직접적으로 접촉될 수 있다.
상기 버퍼 막(45)은 결정 성장된 물질을 포함할 수 있다. 상기 버퍼 막(45)은 상기 제1 소스/드레인(43)의 표면을 구성하는 물질에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 버퍼 막(45)은 상기 제2 소스/드레인(44)의 표면을 구성하는 물질에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 버퍼 막(45)은 상기 제1 소스/드레인(43) 및 상기 제2 소스/드레인(44)의 표면을 구성하는 물질과 다른 물질을 포함할 수 있다. 상기 버퍼 막(45)은 에스이지(selective epitaxial growth; SEG) 방법을 이용하여 상기 제2 소스/드레인(44)의 표면을 따라 형성될 수 있다. 예를 들면, 상기 버퍼 막(45)은 Ge막, 또는 SiGe 막을 포함할 수 있다. 상기 버퍼 막(45)은 상기 제2 소스/드레인(44)에 스트레스를 주지 않는 임계 두께(critical thickness)보다 두꺼울 수 있다. 예를 들면, 상기 버퍼 막(45)의 두께는 3 nm 이상으로 형성될 수 있다. 상기 버퍼 막(45)의 두께는 3 nm 20 nm 일 수 있다.
도 37을 참조하면, 상기 제2 내측 스페이서(38)의 측면에 제2 외측 스페이서(48)가 형성될 수 있다. 상기 제2 외측 스페이서(48)는 상기 제2 하부 스페이서(38A)를 덮고 상기 버퍼 막(45)의 측면을 부분적으로 덮을 수 있다.
상기 버퍼 막(45)의 하단과 중간 영역 사이의 측면은 역-경사를 보일 수 있다. 상기 버퍼 막(45)의 역-경사진 측면은 상기 제2 외측 스페이서(48)로 덮일 수 있다. 상기 제2 외측 스페이서(48)의 바닥은 상기 버퍼 막(45)의 상부 표면에 접촉될 수 있다.
상기 제2 외측 스페이서(48)를 형성하는 것은 박막 형성 공정 및 이방성 식각 공정을 포함할 수 있다. 상기 제2 외측 스페이서(48)는 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 절연 막을 포함할 수 있다. 예를 들면, 상기 제2 외측 스페이서(48)는 실리콘 질화물을 포함할 수 있다. 상기 제2 외측 스페이서(48)의 외측에 상기 버퍼 막(45)의 상부 표면이 노출될 수 있다.
도 38을 참조하면, 상기 버퍼 막(45) 상에 제2 하부 절연 막(52)이 형성될 수 있다. 상기 제2 하부 절연 막(52)을 형성하는 것은 박막 형성 공정 및 평탄화 공정을 포함할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(chemical mechanical polishing; CMP) 공정, 에치-백(etch-back)공정, 또는 이들의 조합을 포함할 수 있다. 상기 제2 하부 절연 막(52)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 절연 막을 포함할 수 있다. 예를 들면, 상기 제2 하부 절연 막(52)은 실리콘 산화물을 포함할 수 있다.
도 39를 참조하면, 화학 기계적 연마(chemical mechanical polishing; CMP) 공정을 이용하여 상기 제1 가설 게이트 패턴(33) 및 상기 제2 가설 게이트 패턴(34)이 노출될 수 있다. 상기 식각 정지 막(53), 상기 제1 가설 캐핑 패턴(35), 및 상기 제2 가설 캐핑 패턴(36)은 제거될 수 있다.
도 40을 참조하면, 상기 제1 가설 게이트 패턴(33), 상기 제2 가설 게이트 패턴(34), 상기 제1 가설 버퍼 패턴(31), 및 상기 제2 가설 버퍼 패턴(32)을 제거하여 제1 게이트 트렌치(33T) 및 제2 게이트 트렌치(34T)가 형성될 수 있다. 상기 제1 게이트 트렌치(33T) 내에 상기 N-형 핀(27)의 상부표면 및 측면들이 노출될 수 있다. 상기 제2 게이트 트렌치(34T) 내에 상기 P-형 핀(28)의 상부표면 및 측면들이 노출될 수 있다.
도 41을 참조하면, 제1 하부 게이트 유전막(61) 및 제2 하부 게이트 유전막(62)이 형성될 수 있다. 상기 제1 하부 게이트 유전막(61)은 상기 N-형 핀(27)의 상부표면 및 측면들 상에 형성될 수 있다. 상기 제1 하부 게이트 유전막(61)은 상기 N-형 핀(27)의 상부표면 및 측면들 상에 한정될 수 있다. 상기 제2 하부 게이트 유전막(62)은 상기 P-형 핀(28)의 상부표면 및 측면들 상에 형성될 수 있다. 상기 제2 하부 게이트 유전막(62)은 상기 P-형 핀(28)의 상부표면 및 측면들 상에 한정될 수 있다.
상기 제1 하부 게이트 유전막(61) 및 상기 제2 하부 게이트 유전막(62)은 계면 산화 막(interfacial oxide layer), 또는 화학적 산화 막(chemical oxide layer)으로 지칭될 수 있다. 상기 제1 하부 게이트 유전막(61) 및 상기 제2 하부 게이트 유전막(62)은 세정 공정을 이용하여 형성될 수 있다. 예를 들면, 상기 제1 하부 게이트 유전막(61) 및 상기 제2 하부 게이트 유전막(62)은 Si 및 H2O2의 화학적 반응에 의하여 형성된 실리콘 산화물을 포함할 수 있다.
도 42를 참조하면, 상기 제1 하부 게이트 유전막(61) 상에 제1 상부 게이트 유전막(63) 및 제1 게이트 전극(69)이 형성될 수 있다. 상기 제2 하부 게이트 유전막(62) 상에 제2 상부 게이트 유전막(64) 및 제2 게이트 전극(70)이 형성될 수 있다. 상기 제1 게이트 전극(69)은 제1 하부 게이트 전극(65) 및 제1 상부 게이트 전극(67)을 포함할 수 있다. 상기 제2 게이트 전극(70)은 제2 하부 게이트 전극(66) 및 제2 상부 게이트 전극(68)을 포함할 수 있다.
상기 제1 상부 게이트 유전막(63) 및 상기 제2 상부 게이트 유전막(64)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, High-K 유전막, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 제1 상부 게이트 유전막(63) 및 상기 제2 상부 게이트 유전막(64)은 HfO 또는 HfSiO 를 포함할 수 있다. 상기 제1 상부 게이트 유전막(63)은 상기 제1 게이트 전극(69)의 측면 및 바닥을 감쌀 수 있다. 상기 제1 하부 게이트 유전막(61)은 상기 N-형 핀(27) 및 상기 제1 상부 게이트 유전막(63) 사이에 개재될 수 있다. 상기 제2 상부 게이트 유전막(64)은 상기 제2 게이트 전극(70)의 측면 및 바닥을 감쌀 수 있다. 상기 제2 하부 게이트 유전막(62)은 상기 P-형 핀(28) 및 상기 제2 상부 게이트 유전막(64) 사이에 개재될 수 있다.
상기 제1 하부 게이트 전극(65)은 상기 제1 상부 게이트 전극(67)의 측면 및 바닥을 감쌀 수 있다. 상기 제2 하부 게이트 전극(66)은 상기 제2 상부 게이트 전극(68)의 측면 및 바닥을 감쌀 수 있다. 상기 제1 하부 게이트 전극(65) 및 상기 제2 하부 게이트 전극(66)의 각각은 일-함수(work-function)를 고려한 도전 막을 포함할 수 있다. 상기 제1 하부 게이트 전극(65) 및 상기 제2 하부 게이트 전극(66)의 각각은 TiN, TaN, TiAl, 또는 TiAlC를 포함할 수 있다. 상기 제2 게이트 전극(79)은 금속 막을 포함할 수 있다. 상기 제1 상부 게이트 전극(67) 및 상기 제2 상부 게이트 전극(68)은 금속 막, 금속 실리사이드 막, 도전성 카본 막, 폴리실리콘 막, 또는 이들의 조합을 포함할 수 있다.
상기 제1 하부 절연 막(51), 상기 제2 하부 절연 막(52), 상기 제1 게이트 전극(69), 및 상기 제2 게이트 전극(70)의 상부 표면들은 노출될 수 있다.
도 43을 참조하면, 상기 제1 게이트 전극(69) 및 상기 제2 게이트 전극(70)을 에치-백(etch-back)하여 제1 게이트 리세스 영역(69R) 및 제2 게이트 리세스 영역(70R)이 형성될 수 있다.
도 44를 참조하면, 상기 제1 게이트 리세스 영역(69R) 및 상기 제2 게이트 리세스 영역(70R) 내에 제1 게이트 캐핑 막(71) 및 제2 게이트 캐핑 막(72)이 형성될 수 있다. 상기 피모스(PMOS)영역 상에 제1 상부 절연 막(73) 및 상기 엔모스(NMOS)영역 상에 제2 상부 절연 막(74)이 형성될 수 있다.
상기 제1 게이트 캐핑 막(71) 및 상기 제2 게이트 캐핑 막(72)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 절연 막을 포함할 수 있다. 예를 들면, 상기 제1 게이트 캐핑 막(71) 및 상기 제2 게이트 캐핑 막(72)은 실리콘 질화물을 포함할 수 있다. 상기 제1 상부 절연 막(73) 및 상기 제2 상부 절연 막(74)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 절연 막을 포함할 수 있다. 예를 들면, 상기 제1 상부 절연 막(73) 및 상기 제2 상부 절연 막(74)은 실리콘 산화물을 포함할 수 있다.
도 45를 참조하면, 상기 제1 상부 절연 막(73) 및 상기 제1 하부 절연 막(51)을 관통하여 상기 제1 소스/드레인(43)을 노출하는 제1 콘택 홀(73H)이 형성될 수 있다. 상기 제2 상부 절연 막(74) 및 상기 제2 하부 절연 막(52)을 관통하여 상기 버퍼 막(45)을 노출하는 제2 콘택 홀(74H)이 형성될 수 있다. 상기 제1 콘택 홀(73H) 및 상기 제2 콘택 홀(74H)을 형성하는 공정은 동시에 수행될 수 있다.
도 46을 참조하면, 플러그 이온 주입 공정을 이용하여 P-형 불순물들을 주입하여 상기 제1 소스/드레인(43) 내에 제1 플러그 이온 주입 영역(75)이 형성될 수 있다. 상기 제1 플러그 이온 주입 영역(75)은 B, BF, 또는 이들의 조합을 포함할 수 있다. 상기 제1 플러그 이온 주입 영역(75)을 형성하는 동안 상기 버퍼 막(45)은 상기 P-형 불순물들이 상기 제2 소스/드레인(44) 내부로 주입되는 것을 방지하는 역할을 수행할 수 있다. 상기 버퍼 막(45)은 상기 제1 플러그 이온 주입 영역(75)보다 두꺼울 수 있다. 상기 버퍼 막(45)은 상기 제2 상부 절연 막(74) 및 상기 제2 하부 절연 막(52) 보다 얇을 수 있다. 상기 플러그 이온 주입 공정을 이용하여 P-형 불순물들을 주입하는 공정은 1 KeV - 20 KeV 의 이온 주입 에너지가 적용될 수 있다. 상기 제1 플러그 이온 주입 영역(75)의 P-형 불순물 농도는 상기 제1 소스/드레인(43) 보다 높을 수 있다.
도 47을 참조하면, 다른 실시 예에서, 상기 제1 플러그 이온 주입 영역(75)을 형성하는 동안 상기 버퍼 막(45) 내에 P-형 불순물들이 주입되어 제2 플러그 이온 주입 영역(76)이 형성될 수 있다. 상기 제2 플러그 이온 주입 영역(76)은 상기 버퍼 막(45) 보다 얇을 수 있다. 상기 버퍼 막(45)은 상기 P-형 불순물들이 상기 제2 소스/드레인(44) 내부로 주입되는 것을 방지하는 역할을 수행할 수 있다.
도 48을 참조하면, 상기 버퍼 막(45)을 선택적으로 제거하여 상기 제2 소스/드레인(44)이 노출될 수 있다. 상기 버퍼 막(45)의 제거에는 등방성 식각 공정이 이용될 수 있다. 예를 들면, 상기 버퍼 막(45)의 제거에는 NH4OH, H2O2, 또는 이들의 조합을 이용하는 습식 식각 공정이 이용될 수 있다. 상기 제2 하부 절연 막(52)의 하부에 언더 컷 영역(52UC)이 형성될 수 있다. 상기 제2 외측 스페이서(48) 및 상기 제2 소스/드레인(44) 사이에 상기 버퍼 막(45)이 보존될 수 있다.
다른 실시 예에서, 상기 제2 외측 스페이서(48) 및 상기 제2 소스/드레인(44) 사이의 상기 버퍼 막(45)은 제거될 수 있다. 상기 언더 컷 영역(52UC) 내에 상기 제2 내측 스페이서(38)의 측면이 노출될 수 있다.
도 49를 참조하면, 상기 제1 소스/드레인(43) 상에 제1 금속 실리사이드 막(81) 및 상기 제2 소스/드레인(44) 상에 제2 금속 실리사이드 막(82)이 형성될 수 있다. 상기 제1 금속 실리사이드 막(81) 및 상기 제2 금속 실리사이드 막(82)을 형성하는 공정은 동시에 수행될 수 있다.
상기 제1 금속 실리사이드 막(81)은 상기 제1 플러그 이온 주입 영역(75) 내에 형성될 수 있다. 상기 제1 금속 실리사이드 막(81)은 상기 제1 플러그 이온 주입 영역(75)의 상부 표면을 따라 형성될 수 있다. 상기 제1 플러그 이온 주입 영역(75)은 상기 제1 금속 실리사이드 막(81) 및 상기 제1 소스/드레인(43) 사이에 보존될 수 있다. 상기 제2 금속 실리사이드 막(82)은 상기 제2 소스/드레인(44)에 직접적으로 접촉될 수 있다.
도 1을 다시 한번 참조하면, 상기 제1 콘택 홀(73H) 내에 제1 플러그(87) 및 상기 제2 콘택 홀(74H) 내에 제2 플러그(88)가 형성될 수 있다. 상기 제1 플러그(87)는 제1 하부 도전 막(83) 및 제1 상부 도전 막(85)을 포함할 수 있다. 상기 제2 플러그(88)는 제2 하부 도전 막(84) 및 제2 상부 도전 막(86)을 포함할 수 있다. 상기 제1 플러그(87)는 상기 제1 금속 실리사이드 막(81)에 직접적으로 접촉될 수 있으며, 상기 제2 플러그(88)는 상기 제2 금속 실리사이드 막(82)에 직접적으로 접촉될 수 있다.
상기 제1 플러그(87) 및 상기 제2 플러그(88)는 동시에 형성된 동일 물질을 포함할 수 있다. 상기 제1 플러그(87) 및 상기 제2 플러그(88)는 금속 막, 금속 실리사이드 막, 도전성 카본 막, 폴리실리콘 막, 또는 이들의 조합을 포함할 수 있다.
도 50 및 도 51은 본 발명의 기술적 사상의 실시 예에 따른 전자 장치의 시스템 블록도들 이다.
도 50을 참조하면, 도 1 내지 도 49를 참조하여 설명한 것과 유사한 반도체 소자는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로프로세서 (MicroProcessor; 2120), 파워(Power; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러(Display Controller; 2150)를 포함할 수 있다. 상기 바디(2110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로프로세서(2120), 상기 파워(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러(2150)는 상기 바디(2110)에 장착될 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이(2160)가 배치될 수 있다. 예를 들면, 상기 디스플레이(2160)는 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워(2130)는 외부 배터리 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로프로세서(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로프로세서(2120)는 상기 파워(2130)로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이(2160)를 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 스마트 폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이(2160)로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 더 나아가서, 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 이에 더하여, 상기 기능 유닛(2140)은 대용량 저장 장치를 포함할 수 있다.
도 1 내지 도 49를 참조하여 설명한 것과 유사한 반도체 소자는 상기 기능 유닛(2140) 또는 상기 마이크로 프로세서(2120)에 적용될 수 있다. 예를 들면, 상기 마이크로프로세서(2120)는 상기 버퍼 막(45) 및 상기 제1 플러그 이온 주입 영역(75)을 포함할 수 있다.
도 51을 참조하면, 전자 시스템(2400)은 본 발명 기술적 사상의 다양한 실시 예들에 의한 반도체 소자들 중 적어도 하나를 포함할 수 있다. 전자 시스템(2400)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 상기 전자 시스템(2400)은 메모리 시스템(2412), 마이크로프로세서(2414), 램(2416), 버스(2420), 및 유저 인터페이스(2418)를 포함할 수 있다. 상기 마이크로프로세서(2414), 상기 메모리 시스템(2412), 및 상기 유저 인터페이스(2418)는 상기 버스(2420)를 경유하여 상호 접속될 수 있다. 상기 유저 인터페이스(2418)는 상기 전자 시스템(2400)으로 데이터를 입력하거나 상기 전자 시스템(2400)으로부터 데이터를 출력하는데 사용될 수 있다. 상기 마이크로프로세서(2414)는 상기 전자 시스템(2400)을 프로그램 및 컨트롤할 수 있다. 상기 램(2416)은 상기 마이크로프로세서(2414)의 동작 메모리로 사용될 수 있다. 상기 마이크로프로세서(2414), 상기 램(2416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 상기 메모리 시스템(2412)은 상기 마이크로프로세서(2414) 동작용 코드들, 상기 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리 시스템(2412)은 컨트롤러 및 메모리를 포함할 수 있다.
도 1 내지 도 49를 참조하여 설명한 것과 유사한 반도체 소자는 상기 마이크로프로세서(2414), 상기 램(2416), 또는 상기 메모리 시스템(2412)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
13: 반도체 기판 21: N-웰
22: P-웰 25: 소자 분리 막
27: N-형 핀 28: P-형 핀
27R: 제1 리세스 영역 28R: 제2 리세스 영역
31L: 가설 버퍼 막 33L: 가설 게이트 막
35L: 가설 캐핑 막
31: 제1 가설 버퍼 패턴 32: 제2 가설 버퍼 패턴
33: 제1 가설 게이트 패턴 34: 제2 가설 게이트 패턴
33T: 제1 게이트 트렌치 34T: 제2 게이트 트렌치
35: 제1 가설 캐핑 패턴 36: 제2 가설 캐핑 패턴
37: 제1 내측 스페이서 37A: 제1 하부 스페이서
38: 제2 내측 스페이서 38A: 제2 하부 스페이서
43: 제1 소스/드레인 43A: 제1 하부 반도체 막
43B: 제1 중간 반도체 막 43C: 제1 상부 반도체 막
44, 44E: 제2 소스/드레인 44D: 제2 하부 반도체 패턴
44C: 제2 상부 반도체 막 45: 버퍼 막
47: 제1 외측 스페이서 48: 제2 외측 스페이서
51: 제1 하부 절연 막 52: 제2 하부 절연 막
52UC: 언더 컷 영역 53: 식각 정지 막
61: 제1 하부 게이트 유전막 62: 제2 하부 게이트 유전막
63: 제1 상부 게이트 유전막 64: 제2 상부 게이트 유전막
65: 제1 하부 게이트 전극 66: 제2 하부 게이트 전극
67: 제1 상부 게이트 전극 68: 제2 상부 게이트 전극
69: 제1 게이트 전극 70: 제2 게이트 전극
69R: 제1 게이트 리세스 영역 70R: 제2 게이트 리세스 영역
71: 제1 게이트 캐핑 막 72: 제2 게이트 캐핑 막
73: 제1 상부 절연 막 74: 제2 상부 절연 막
73H: 제1 콘택 홀 74H: 제2 콘택 홀
75: 제1 플러그 이온 주입 영역 76: 제2 플러그 이온 주입 영역
81: 제1 금속 실리사이드 막 82: 제2 금속 실리사이드 막
83: 제1 하부 도전 막 84: 제2 하부 도전 막
85: 제1 상부 도전 막 86: 제2 상부 도전 막
87: 제1 플러그 88: 제2 플러그
2100: 전자 시스템
2110: 바디 2120: 마이크로 프로세서
2130: 파워 2140: 기능 유닛
2150: 디스플레이 컨트롤러 2160: 디스플레이
2170: 외부 장치 2180: 통신 유닛
2400: 전자 시스템
2412: 메모리 시스템 2414: 마이크로프로세서
2416: 램 2418: 유저 인터페이스
2420: 버스

Claims (20)

  1. 기판상에한정된N-형핀 및 P-형핀;
    상기 N-형핀 상을 가로지르고 상기 N-형핀의 측면을 덮는 제1 게이트 전극 및 상기 P-형핀 상을 가로지르고 상기 P-형핀의 측면을 덮는 제2 게이트 전극;
    상기 제1 게이트 전극에 인접한 상기 N-형핀 상에 형성된 제1 소스/드레인 및 상기 제2 게이트 전극에 인접한 상기 P-형핀 상에 형성된 제2 소스/드레인;
    상기 제2 소스/드레인의 표면 상에 한정되고 상기 제2 소스/드레인과 다른 물질을 갖는 버퍼 막;
    상기 버퍼 막 및 상기 제1 소스/드레인 상에 형성된 층간 절연 막;
    상기 층간 절연 막을 관통하여 상기 제1 소스/드레인에 접속된 제1 플러그; 및
    상기 층간 절연 막 및 상기 버퍼 막을 관통하여 상기 제2 소스/드레인에 접속된 제2 플러그를 포함하는 반도체소자.
  2. 제1 항에 있어서,
    상기 제2 소스/드레인은 중심 영역의 수평 폭이 하부 영역의 수평 폭보다 크되, 상기 버퍼 막은 상기 제2 소스/드레인의 상기 하부 영역에 직접적으로 접촉된 반도체소자.
  3. 제1 항에 있어서,
    상기 버퍼 막은 결정 성장된 물질을 포함하는 반도체소자.
  4. 제1 항에 있어서,
    상기 버퍼 막은 Ge를 포함하는 반도체소자.
  5. 제1 항에 있어서,
    상기 제1 소스/드레인 및 상기 제1 플러그 사이에 형성된 플러그 이온 주입 영역을 더 포함하되,
    상기 플러그 이온 주입 영역의 P-형 불순물 농도는 상기 제1 소스/드레인 보다 큰 반도체소자.
  6. 제5 항에 있어서,
    상기 버퍼 막은 상기 플러그 이온 주입 영역 보다 두꺼운 반도체소자.
  7. 제1 항에 있어서,
    상기 버퍼 막의 두께는 3 nm 이상이되, 상기 층간 절연 막보다 얇은 반도체소자.
  8. 제1 항에 있어서,
    상기 제1 소스/드레인은 SiGe, Si, B, BF, 또는 이들의 조합을 포함하고, 상기 제2 소스/드레인은 SiC, Si, P, As, 또는 이들의 조합을 포함하는 반도체소자.
  9. 제1 항에 있어서,
    상기 제2 플러그는 하단의 수평 폭이 중심의 수평 폭보다 큰 반도체소자.
  10. 제1 항에 있어서,
    상기 층간 절연 막의 하부에 형성된 언더-컷(under-cut) 영역을 더 포함하되, 상기 제2 플러그는 상기 언더-컷(under-cut) 영역 내에 신장되고, 상기 제2 플러그는 상기 버퍼 막에 접촉된 반도체소자.
  11. 제1 항에 있어서,
    상기 제1 플러그 및 상기 제1 소스/드레인 사이와 상기 제2 플러그 및 상기 제2 소스/드레인 사이에 형성된 금속 실리사이드 막들을 더 포함하는 반도체소자.
  12. 기판상에한정된제1 도전형핀;
    상기 제1 도전형핀 상을 가로지르고 상기 제1 도전형핀의 측면을 덮는 제1 게이트 전극;
    상기 제1 게이트 전극에 인접한 상기 제1 도전형핀 상에 형성된 제2도전형 소스/드레인;
    상기 제2도전형 소스/드레인의 표면 상에 한정되고 상기 제2도전형 소스/드레인과 다른 물질을 갖는 버퍼 막;
    상기 버퍼 막 상에 형성된 층간 절연 막; 및
    상기 층간 절연 막 및 상기 버퍼 막을 관통하여 상기 제2도전형 소스/드레인에 접속된 제1 플러그를 포함하되,
    상기 제2도전형은 상기 제1 도전형과 다른 도전형인 반도체소자.
  13. 제12 항에 있어서,
    상기 기판상에한정되고상기 제1 도전형핀과 떨어진 제2 도전형핀;
    상기 제2 도전형핀 상을 가로지르고 상기 제2 도전형핀의 측면을 덮는 제2 게이트 전극;
    상기 제2 게이트 전극에 인접한 상기 제2 도전형핀 상에 형성된 제1도전형 소스/드레인; 및
    상기 층간 절연 막을 관통하여 상기 제1도전형 소스/드레인에 접속된 제2 플러그를 더 포함하되,
    상기 층간 절연 막은 상기 제1도전형 소스/드레인 상에 형성된 반도체소자.
  14. 제13 항에 있어서,
    상기 제1도전형 소스/드레인 및 상기 제2 플러그 사이에 형성된 플러그 이온 주입 영역을 더 포함하는 반도체소자.
  15. 제14 항에 있어서,
    상기 버퍼 막은 상기 플러그 이온 주입 영역 보다 두꺼운 반도체소자.
  16. 기판상에한정되고 서로 평행한다수의 제1 도전형핀들;
    상기 제1 도전형핀들 상을 가로지르고 상기 제1 도전형핀들의 측면들을 덮는 제1 게이트 전극;
    상기 제1 게이트 전극에 인접한 상기 제1 도전형핀들 상에 형성된 제2도전형 소스/드레인들;
    상기 제2도전형 소스/드레인들의 표면 상에 한정되고 상기 제2도전형 소스/드레인들과 다른 물질을 갖는 버퍼 막;
    상기 버퍼 막 상에 형성된 층간 절연 막; 및
    상기 층간 절연 막 및 상기 버퍼 막을 관통하여 상기 제2도전형 소스/드레인들에 접속된 제1 플러그를 포함하되,
    상기 제2도전형은 상기 제1 도전형과 다른 도전형인 반도체소자.
  17. 제16 항에 있어서,
    상기 기판상에한정되고상기 제1 도전형핀들과 떨어지며 서로 평행한다수의 제2 도전형핀들;
    상기 제2 도전형핀들 상을 가로지르고 상기 제2 도전형핀들의 측면들을 덮는 제2 게이트 전극;
    상기 제2 게이트 전극에 인접한 상기 제2 도전형핀들 상에 형성된 제1도전형 소스/드레인들; 및
    상기 층간 절연 막을 관통하여 상기 제1도전형 소스/드레인들에 접속된 제2 플러그를 더 포함하되,
    상기 층간 절연 막은 상기 제1도전형 소스/드레인들 상에 형성된 반도체소자.
  18. 제17 항에 있어서,
    상기 제1도전형 소스/드레인들 및 상기 제2 플러그 사이에 형성된 플러그 이온 주입 영역을 더 포함하는 반도체소자.
  19. 기판상에제1 도전형핀 및 제2 도전형핀을 형성하고,
    상기 제1 도전형핀 상을 가로지르고 상기 제1 도전형핀의 측면을 덮는 제1 게이트 전극 및 상기 제2 도전형핀 상을 가로지르고 상기 제2 도전형핀의 측면을 덮는 제2 게이트 전극을 형성하고,
    상기 제1 게이트 전극에 인접한 상기 제1 도전형핀 상에 제2 도전형 소스/드레인 및 상기 제2 게이트 전극에 인접한 상기 제2 도전형핀 상에 제1 도전형 소스/드레인을 형성하고,
    상기 제1 도전형 소스/드레인의 표면 상에 한정되고 상기 제1 도전형 소스/드레인과 다른 물질을 갖는 버퍼 막을 형성하고,
    상기 버퍼 막 및 상기 제2 도전형 소스/드레인 상에 층간 절연 막을 형성하고,
    상기 층간 절연 막을 관통하여 상기 제2 도전형 소스/드레인에 접속된 제1 플러그 및 상기 층간 절연 막 및 상기 버퍼 막을 관통하여 상기 제1 도전형 소스/드레인에 접속된 제2 플러그를 형성하는 것을 포함하는 반도체소자 형성 방법.
  20. 제19 항에 있어서,
    상기 제1 플러그 및 상기 제2 플러그를 형성하는 것은
    상기 층간 절연 막을 관통하여 상기 제2 도전형 소스/드레인을 노출하는 제1 콘택 홀 및 상기 층간 절연 막을 관통하여 상기 버퍼 막을 노출하는 제2 콘택 홀을 형성하고,
    상기 제2 도전형 소스/드레인 내에 제2 도전형 불순물들을 주입하여 플러그 이온 주입 영역을 형성하고,
    상기 제2 콘택 홀에 노출된 상기 버퍼 막을 제거하여 상기 제1 도전형 소스/드레인을 노출하는 것을 더 포함하는 반도체소자 형성 방법.
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