CN109119350B - 半导体结构及其形成方法、测量电阻的方法 - Google Patents

半导体结构及其形成方法、测量电阻的方法 Download PDF

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Abstract

本发明提供一种半导体结构及其形成方法、测量电阻的方法，其中测量电阻的方法包括：对相邻测试源漏掺杂区之间的测试栅极结构施加开启电压，开启所述测试栅极结构下方的沟道；使部分测试源漏插塞中具有第一测试电流，多个测试源漏插塞中具有第一插塞和第二插塞，所述第一插塞中具有第一测试电流，且所述第一测试电流不流经所述第二插塞以及所述第一插塞和第二插塞之间的栅极结构下方沟道；获取第一插塞与第二插塞之间的测试电压；通过所述第一测试电流与所述测试电压获取所述器件区的器件外部电阻。其中，能够通过所述第一测试电流和测试电压获取外部电阻，且能够增加测量精度。

Description

半导体结构及其形成方法、测量电阻的方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法、测量电阻的方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，晶体管的尺寸也越来越小。
晶体管的结构包括：衬底；位于衬底上的栅极结构；位于所述栅极结构两侧衬底中的源漏扩展区；位于所述栅极结构两侧的源漏扩展区中的源漏掺杂区，所述源漏掺杂区之间的衬底形成晶体管沟道；连接所述源漏掺杂区的源漏插塞。为了改善晶体管的性能，在栅极结构两侧的衬底中具有源漏扩展区。为了降低源漏插塞与源漏掺杂区之间的接触电阻，所述源漏掺杂区与源漏插塞之间具有金属硅化物。晶体管包含多项电阻，例如源漏掺杂区的电阻、器件沟道电阻、源漏器件扩展区电阻、金属硅化物的电阻以及所述源漏插塞的电阻。
晶体管的各向电阻均对晶体管的性能具有影响，通过对晶体管的电阻进行测量能够通过测量结果对晶体管性能进行评估，从而能够对晶体管的性能进行改善。因此，为了保证晶体管的性能，需要对晶体管的各向电阻进行测量。
然而，通过现有技术的半导体结构对晶体管的电阻进行测量获取的测量结果误差较大。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法、测量电阻的方法，能够提高测试精度。
为解决上述问题，本发明提供一种半导体结构，包括：衬底，所述衬底包括器件区和测试区；位于所述器件区衬底上的多个分立的器件栅极结构，位于相邻器件栅极结构之间的器件源漏掺杂区；连接所述器件源漏掺杂区的器件源漏插塞；位于所述测试区衬底上的多个分立的测试栅极结构；位于相邻测试栅极结构之间衬底中的测试源漏掺杂区，所述测试源漏掺杂区的个数大于2；连接所述测试源漏掺杂区的测试源漏插塞，所述测试源漏插塞沿垂直于所述测试栅极结构侧壁方向上的尺寸与器件源漏插塞沿垂直于所述器件栅极结构侧壁方向上的尺寸相等。
可选的，多个测试栅极结构中具有第一测试栅极结构和第二测试栅极结构，所述第一测试栅极结构和第二测试栅极结构的宽度不相等，且所述第一测试栅极结构到相邻测试栅极结构之间的间距与第二测试栅极结构到相邻测试栅极结构之间的间距相等。
可选的，多个测试栅极结构中还具有第三测试栅极结构和第四测试栅极结构，所述第三测试栅极结构到相邻测试栅极结构之间的间距为第一间距，所述第四测试栅极结构到相邻测试栅极结构之间的间距为第二间距，所述第一间距与第二间距不相等；所述第三测试栅极结构和第四测试栅极结构的宽度不相等。
可选的，多个测试栅极结构中具有第一测试栅极结构和第二测试栅极结构，所述第一测试栅极结构与相邻测试栅极结构之间的间距为第一间距，所述第二测试栅极结构与相邻测试栅极结构之间的间距为第二间距，所述第一间距与第二间距不相等，所述第一测试栅极结构和第二测试栅极结构的宽度相等。
可选的，多个测试栅极结构中还具有第三测试栅极结构和第四测试栅极结构，所述第三测试栅极结构中心到相邻测试栅极结构中心之间的距离与所述第四测试栅极结构中心到相邻测试栅极结构中心之间的距离相等，所述第三测试栅极结构与第四测试栅极结构的宽度不相等。
可选的，所述衬底包括：基底；位于所述测试区和器件区基底上的鳍部，所述测试区鳍部与所述器件区鳍部的宽度相等；所述器件栅极结构横跨所述器件区鳍部，且覆盖所述器件区鳍部部分顶部和侧壁表面，所述测试栅极结构横跨所述测试区鳍部，且覆盖所述测试区鳍部部分侧壁和顶部表面。
可选的，所述器件区鳍部的个数与所述测试区鳍部的个数相同。
可选的，还包括：位于相邻器件栅极结构之间衬底中的器件源漏扩展区，所述器件源漏扩展区邻近器件栅极结构的边缘到所述器件栅极结构中心线之间的距离小于器件源漏掺杂区邻近器件栅极结构的边缘到所述器件栅极结构中心线之间的距离；位于所述测试栅极结构之间衬底中的测试源漏扩展区，所述测试源漏扩展区邻近测试栅极结构的边缘到所述测试栅极结构中心线之间的距离小于所述测试源漏掺杂区邻近测试栅极结构的边缘到所述测试栅极结构中心线之间的距离。
相应的，本发明还提供一种测量电阻的方法，包括：提供半导体结构；对相邻测试源漏掺杂区之间的测试栅极结构施加开启电压，开启所述测试栅极结构下方的沟道；使部分测试源漏插塞中具有第一测试电流，多个测试源漏插塞中具有第一插塞和第二插塞，所述第一插塞中具有第一测试电流，且所述第一测试电流不流经所述第二插塞以及所述第一插塞和第二插塞之间的测试栅极结构下方沟道；获取所述第一插塞与第二插塞之间的测试电压；通过所述第一测试电流与所述测试电压获取所述器件区的器件外部电阻。
可选的，所述衬底包括：基底；位于所述测试区和器件区基底上的鳍部，所述测试区鳍部与所述器件区鳍部的宽度相等；所述器件栅极结构横跨所述器件区鳍部，且覆盖所述器件区鳍部部分顶部和侧壁表面，所述测试栅极结构横跨所述测试区鳍部，且覆盖所述测试区鳍部部分侧壁和顶部表面；获取所述器件外部电阻的步骤包括：通过R1＝(U/I1)×(m/n)获取所述器件外部电阻；其中，n为单个器件栅极结构横跨的器件区鳍部的个数，m为单个测试栅极结构横跨的测试区鳍部的个数，R1为器件外部电阻，U为测试电压，I1为第一测试电流。
本发明还提供一种测量电阻的方法，包括：提供半导体结构；对相邻测试源漏掺杂区之间的测试栅极结构施加开启电压，开启所述测试栅极结构下方的沟道；使所述第一测试栅极结构和所述第二测试栅极结构下方沟道中具有第二测试电流；使所述第一测试栅极结构下方沟道中具有第二测试电流之后，测量所述第一测试栅极结构两侧测试源漏插塞之间的电位差，获取第一源漏电压；使所述第二测试栅极结构下方沟道中具有第二测试电流之后，测量所述第二测试栅极结构两侧测试源漏插塞之间的电位差，获取第二源漏电压；通过所述第二测试电流、第一源漏电压和第二源漏电压获取的器件源漏电阻。
可选的，所述衬底包括：基底；位于所述器件区和测试区基底上的鳍部，所述测试区鳍部与所述器件区鳍部的宽度相等；所述器件栅极结构横跨所述器件区鳍部，且覆盖所述器件区鳍部部分顶部和侧壁表面，所述测试栅极结构横跨所述测试区鳍部，且覆盖所述测试区鳍部部分侧壁和顶部表面；邻近所述第一测试栅极结构的测试源漏插塞中具有第二测试电流的测试源漏插塞个数等于邻近第二测试栅极结构的测试源漏插塞中具有第二测试电流的测试源漏插塞个数；通过所述第一源漏电压和第二源漏电压获取器件区器件源漏电阻的步骤包括：通过
Figure BDA0001330480630000041
获取器件源漏电阻；其中，n为单个器件栅极结构横跨的器件区鳍部的个数，m为单个测试栅极结构横跨的测试区鳍部的个数，R2为器件源漏电阻，I2为第二测试电流，U1为第一源漏电压；U2为第二源漏电压，L1为所述第一测试栅极结构中线到相邻测试栅极结构中心线之间的距离，L2为所述第二测试栅极结构中心线到相邻测试栅极结构中心线之间的距离，H为相邻器件栅极结构之间的间距。
可选的，多个测试栅极结构中还具有第三测试栅极结构和第四测试栅极结构，所述第三测试栅极结构中心到相邻测试栅极结构中心之间的距离与所述第四测试栅极结构中心到相邻测试栅极结构中心之间的距离相等，所述第三测试栅极结构与第四测试栅极结构的宽度不相等；测量电阻的步骤还包括：使所述第三测试栅极结构和所述第四测试栅极结构下方沟道中具有第三测试电流；使所述第三测试栅极结构下方沟道中具有第三测试电流之后，测量所述第三测试栅极结构两侧测试源漏插塞之间的电位差，获取第一沟道电压；使所述第四测试栅极结构下方沟道中具有第三测试电流之后，测量所述第四测试栅极结构两侧测试源漏插塞之间的电位差，获取第二沟道电压；通过所述第一沟道电压、第二沟道电压和所述器件源漏电阻获取器件沟道电阻。
可选的，邻近所述第一测试栅极结构的测试源漏插塞中具有电流的测试源漏插塞个数等于第二测试栅极结构的测试源漏插塞中具有电流的测试源漏插塞个数；获取器件沟道电阻的步骤包括：通过
Figure BDA0001330480630000051
获取器件沟道电阻；其中，R2为器件源漏电阻，R3为器件沟道电阻，I3为第三测试电流，U3为第一沟道电压；U4为第二沟道电压，Lg0为器件栅极结构的宽度，Lg3为所述第三测试栅极结构的宽度，Lg4为第四测试栅极结构的宽度，n为单个器件栅极结构横跨的器件区鳍部的个数，m为单个测试栅极结构横跨的测试区鳍部的个数，R2为器件源漏电阻，H为相邻器件栅极结构之间的间距。
可选的，所述半导体结构还包括：位于相邻器件栅极结构之间衬底中的器件源漏扩展区，所述器件源漏扩展区邻近所述器件栅极结构的边缘到所述器件栅极结构中心线之间的距离小于器件源漏掺杂区邻近器件栅极结构的边缘到所述器件栅极结构中心线之间的距离；位于所述测试栅极结构之间衬底中的测试源漏扩展区，所述测试源漏扩展区邻近测试栅极结构的边缘到所述测试栅极结构中心线之间的距离小于所述测试源漏掺杂区邻近测试栅极结构的边缘到所述测试栅极结构中心线之间的距离；第五测试栅极结构为测试栅极结构中的任意一个；电阻测量方法还包括：通过所述半导体结构获取器件外部电阻；使所述第五测试栅极结构下方的沟道中具有总电流；测量所述第五测试栅极结构两端的电位差，获取总电压；通过所述总电压、器件外部电阻、器件源漏电阻和总电流获取器件扩展区电阻。
可选的，获取所述器件扩展区电阻的步骤包括：
通过
Figure BDA0001330480630000052
获取所述器件扩展区电阻；
其中，当所述第五测试栅极结构两侧的测试源漏插塞中均具有电流时，λ为1，当所述第五测试栅极结构两侧的测试源漏插塞之一具有电流时，λ为1/2，当所述第五测试栅极结构两侧的测试源漏插塞均不具有电流时，λ为0；R4为器件扩展区电阻，U0为总电压，D为所述器件源漏扩展区沿垂直于器件栅极结构侧壁方向上的尺寸，D5为所述第五测试栅极结构两侧的测试源漏扩展区沿垂直于器件栅极结构侧壁方向上的尺寸，Lg0为器件栅极结构的宽度，Lg5为第五测试栅极结构的宽度，H为相邻器件栅极结构之间的间距，H5为第五测试栅极结构到相邻测试栅极结果之间的间距，I0为所述总电流，R1为所述器件区的器件外部电阻，R2为所述器件区的器件源漏电阻，R3为所述器件区的器件沟道电阻。
本发明还提供一种测量电阻的方法，包括：提供半导体结构；对相邻测试源漏掺杂区之间的测试栅极结构施加开启电压，开启所述测试栅极结构下方的沟道；使所述第一测试栅极结构和所述第二测试栅极结构下方沟道中具有测试电流；使所述第一测试栅极结构下方沟道中具有测试电流之后，测量所述第一测试栅极结构两侧测试源漏插塞之间的电位差，获取第三沟道电压；使所述第二测试栅极结构下方沟道中具有测试电流之后，测量所述第二测试栅极结构两侧测试源漏插塞之间的电位差，获取第四沟道电压；通过所述测试电流、第三沟道电压和第四沟道电压获取器件沟道电阻。
可选的，所述衬底包括：基底以及位于所述器件区和测试区基底上的鳍部，所述测试区鳍部与所述器件区鳍部的宽度相等；所述器件栅极结构横跨所述器件区鳍部，且覆盖所述器件区鳍部部分顶部和侧壁表面，所述测试栅极结构横跨所述测试区鳍部，且覆盖所述测试区鳍部部分侧壁和顶部表面；邻近所述第三测试栅极结构的测试源漏插塞中具有测试电流的测试源漏插塞个数等于邻近第四测试栅极结构的测试源漏插塞中具有测试电流的测试源漏插塞个数；
获取器件沟道电阻的步骤包括：通过
Figure BDA0001330480630000061
获取器件沟道电阻；
其中，n为单个器件栅极结构横跨的器件区鳍部的个数，m为单个测试栅极结构横跨的测试区鳍部的个数，R22为器件沟道电阻，U21为第三沟道电压，U22为第四沟道电压，I20为测试电流；Lg21为第一测试栅极结构的宽度，Lg22为第二测试栅极结构的宽度，Lch2为所述器件栅极结构的宽度。
可选的，多个测试栅极结构中还具有第三测试栅极结构和第四测试栅极结构，所述第三测试栅极结构到相邻测试栅极结构之间的间距为第一间距，所述第四测试栅极结构到相邻测试栅极结构之间的间距为第二间距，所述第一间距与第二间距不相等；所述第三测试栅极结构和第四测试栅极结构的宽度不相等；测量电阻的步骤还包括：使所述第三测试栅极结构和所述第四测试栅极结构下方沟道中具有参考电流；使所述第三测试栅极结构下方沟道中具有参考电流之后，测量所述第三测试栅极结构两侧测试源漏插塞之间的电位差，获取第三源漏电压；使所述第四测试栅极结构下方沟道中具有参考电流之后，测量所述第四测试栅极结构两侧测试源漏插塞之间的电位差，获取第四源漏电压；通过所述第三源漏电压、第四源漏电压和所述器件沟道电阻获取器件源漏电阻。
本发明还提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括器件区和测试区；形成多个分立的器件栅极结构以及器件源漏掺杂区，所述器件栅极结构位于所述器件区衬底上，所述器件源漏掺杂区位于相邻器件栅极结构之间的衬底中；形成多个分立的测试栅极结构和测试源漏掺杂区，所述测试栅极结构位于所述测试区衬底上，所述测试源漏掺杂区位于相邻测试栅极结构之间的衬底中，所述测试源漏掺杂区的个数大于2；形成连接所述器件源漏掺杂区的器件源漏插塞；形成连接所述测试源漏掺杂区的测试源漏插塞，所述测试插塞沿垂直于所述测试栅极结构侧壁方向上的尺寸与器件插塞沿垂直于所述器件栅极结构侧壁方向上的尺寸相等。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体结构中，所述测试区形成的半导体器件包括：器件栅极结构和位于所述器件栅极结构两侧的器件源漏掺杂区。所述测试区形成的半导体器件包括：测试栅极结构和位于所述测试栅极结构两侧的测试源漏掺杂区。所述测试区形成的半导体器件与器件区形成的半导体器件的结构的组成相同，则所述测试区半导体器件对其形成工艺的影响与所述器件区半导体器件对其形成工艺的影响相同，从而使得所述测试区形成的半导体器件的电阻与器件区半导体器件的电阻接近。利用所述测试区半导体器件的电阻表征所述器件区半导体器件的电阻的精确度较高。综上，通过对测试区半导体器件的电阻进行测量获取器件区半导体器件的电阻，能够增加测量结果的精度。
本发明技术方案提供的测量电阻的方法中，使部分测试源漏插塞中具有第一测试电流，并获取相邻的第一插塞与第二插塞之间的测试电压，则所述第一插塞与第二插塞之间的测试电压为第一插塞顶部与连接所述第一插塞的测试源漏掺杂区之间的电压，从而通过所述第一测试电流和测试电压可以获取第一插塞的电阻。另外，所述测试区形成的半导体器件与器件区形成的半导体器件的结构相同，因此，通过对测试区半导体器件的电阻进行测量，使所述测试区的半导体器件的电阻表征所述测试区半导体器件的电阻，能够对器件区形成的半导体器件的电阻进行测量，从而能够增加测量精度。
本发明技术方案提供的测量电阻的方法中，所述第一间距与第二间距不相等，所述第一测试栅极结构和第二测试栅极结构的宽度相等。通过第一源漏电压与第二测试电流的比值获取的电阻为第一电阻，通过第二源漏电压与第二测试电流的比值获取的电阻为第二电阻。所述第二电阻与第二电阻的差值仅为第一测试栅极结构两侧测试源漏掺杂区电阻与第二测试栅极结构两侧的测试源漏掺杂区电阻的差值。因此，通过第一电阻与第二电阻之差能够获取所述测试源漏掺杂区电阻，进而获得所述器件源漏电阻。
本发明技术方案提供的测量电阻的方法中，所述第一测试栅极结构和第二测试栅极结构的宽度不相等，且所述第一测试栅极结构到相邻测试栅极结构之间的间距与第二测试栅极结构到相邻测试栅极结构之间的间距相等。通过所述第三沟道电压与所述测试电流的比值获取的电阻为第一测试电阻；通过所述第四沟道电压与所述测试电流的比值获取的电阻为第二测试电阻。所述第一电阻与第二电阻的差值仅为第一测试栅极结构下方沟道与第二测试栅极结构下方器件沟道电阻的差值。因此，通过所述第一测试电阻与第二测试电阻的差值能够获得器件栅极结构下方沟道的电阻。
附图说明
图1是一种半导体结构的结构示意图；
图2至图4是本发明的半导体结构的形成方法一实施例各步骤的结构示意图；
图5是本发明的半导体结构另一实施例的结构示意图；
图6和图7是本发明的电阻的测量方法一实施例各步骤的结构示意图；
图8和图9是本发明的电阻的测量方法另一实施例各步骤的结构示意图。
具体实施方式
现有的半导体结构存在诸多问题，例如：难以对晶体管的电阻进行精确测量。
以下结合图1分析所述半导体结构难以对晶体管的电阻进行精确测量的原因。
图1是一种半导体结构的结构示意图。
请参考图1，所述半导体结构包括：衬底100；位于所述衬底100中的掺杂区120；位于所述掺杂区120上的介质层110；位于所述介质层110中分立的第一插塞101、第二插塞102、第三插塞103和第四插塞104，所述第一插塞101、第二插塞102、第三插塞103和第四插塞104分别连接所述掺杂区120；位于所述第一插塞101上的第一焊盘111；位于所述第二插塞102上的第二焊盘112；位于所述第三插塞103上的第三焊盘113；位于所述第四插塞104上的第四焊盘114。
其中，所述第一插塞101用于模拟MOS晶体管中源漏掺杂区120上的源漏插塞，所述第一焊盘111用于模拟连接MOS晶体管源漏插塞的源漏焊盘。所述半导体结构用于对MOS晶体管的器件外部电阻进行测量，所述器件外部电阻包括源漏插塞的电阻、源漏焊盘的电阻以及源漏插塞与源漏掺杂区之间的接触电阻。
通过所述半导体结构获取所述器件外部电阻的步骤包括：通过所述第二焊盘112和第三焊盘113对所述掺杂区120施加电流源，使所述第二插塞和第三插塞中具有测试电流I；测量所述第一焊盘111与第二焊盘112之间的电位差，获取测试电压U。由于所述测试电流I不流经所述第一插塞101、第一焊盘111及第一插塞101与第二插塞102之间的掺杂区120，所述器件外部电阻R＝U/I。由于所述半导体结构与MOS管的结构差距较大，且形成工艺不同，导致通过所述半导体结构获取的器件外部电阻值不精确。
为解决所述技术问题，本发明提供了一种电阻的测量方法，包括：对部分测试源漏插塞施加第一测试电流，并获取相邻的第一插塞与第二插塞之间的测试电压。通过所述第一测试电流和测试电压可以获取第一插塞的电阻。所述测试区形成的半导体器件与器件区形成的半导体器件的结构相同，从而能够增加测量精度。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图4是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
请参考图2，提供衬底，所述衬底包括器件区和测试区。
所述器件区用于形成MOS晶体管，所述测试区用于形成测试器件对所述MOS晶体管的各项电阻进行测量。
本实施例中，所述衬底包括基底200和位于所述基底200上的鳍部220。在其他实施例中，所述衬底还可以为平面衬底，例如硅衬底、硅锗衬底和锗衬底。
本实施例中，所述测试区包括：第一测试区A和第二测试区B。
形成所述基底和鳍部的步骤包括：提供初始衬底；对所述初始衬底进行图形化，形成基底200和位于所述器件区和测试区基底200上的鳍部220。
本实施例中，所述第一测试区A鳍部220和第二测试区B鳍部220的延伸方向相同。在其实施例中，所述第一测试区鳍部和第二测试区鳍部的延伸方向可以不相同。
本实施例中，所述半导体结构还用于测试所述MOS晶体管的器件源漏掺杂区的电阻、器件源漏器件扩展区电阻以及MOS晶体管的器件沟道电阻。
所述第一测试区A与所述第二测试区B鳍部220的个数相同。
具体的，本实施例中，所述第一测试区A鳍部220的个数与所述器件区鳍部220的个数相同。第一测试区A鳍部220的个数与所述器件区鳍部200的个数相同有利于简化后续计算MOS晶体管中各项电阻的方法，且能够使测试结果更精确。
本实施例中，所述第二测试区B鳍部220的个数与所述器件区鳍部220的个数相同。第二测试区B鳍部220的个数与所述器件区鳍部200的个数相同有利于简化后续计算MOS晶体管中各项电阻的方法，且能够使测试结果更精确。
在其他实施例中，所述第一测试区鳍部的个数与所述器件区鳍部的个数可以不相同。所述第二测试区鳍部的个数与所述器件区鳍部的个数可以不相同。
本实施例中，所述器件区鳍部220的个数为4。所述第一测试区A鳍部220的个数为4；所述第二测试区B鳍部200的个数为4。在其他实施例中，所述第一测试区鳍部和第二测试区鳍部的个数还可以为单个或其他值。
器件区鳍部220与所述第一测试区A鳍部220的宽度相同，且与第二测试区B鳍部220的宽度相同。
本实施例中，所述第一测试区A鳍部220和第二测试区B鳍部220之间具有隔离结构。
所述隔离结构用于隔离所述第一测试区A和第二测试区鳍部220。
在其他实施例中，所述第一测试区鳍部和第二测试区鳍部连接，第一测试区鳍部和第二测试区鳍部之间不具有隔离结构。
请参考图3，形成多个分立的器件栅极结构以及器件源漏掺杂区，所述器件栅极结构位于所述器件区衬底上，所述器件源漏掺杂区位于所述器件栅极结构两侧的衬底中；形成多个分立的测试栅极结构和测试源漏掺杂区230，所述测试栅极结构位于所述测试区衬底上，所述测试源漏掺杂区230位于相邻测试栅极结构之间的衬底中，所述测试源漏掺杂区230的个数大于3。
所述测试栅极结构中，位于所述鳍部220端部的测试栅极结构为伪测试栅极结构210。
本实施例中，所述测试源漏掺杂区230的个数大于2，则位于测试源漏掺杂区230之间的测试栅极结构的个数大于2。
本实施例中，形成所述器件栅极结构、栅极结构、器件源漏扩展区、测试源漏掺杂区230、器件源漏掺杂区和测试源漏掺杂区230的步骤包括：分别在所述器件区、第一测试区A和第二测试区B衬底上形成分立的替代栅极结构；在所述器件区替代栅极结构两侧的衬底中形成器件源漏掺杂区；在所述第一测试区A的替代栅极结构之间的衬底以及所述第二测试区B替代栅极结构之间的衬底中形成测试源漏掺杂区230；在所述器件区、第一测试区A和第二测试区B衬底上形成介质层，所述介质层覆盖所述替代栅极结构侧壁；去除所述器件区替代栅极结构，在所述器件区介质层中形成器件开口；去除所述第一测试区A的替代栅极结构，在所述第一测试区A介质层中形成第一测试开口；去除所述第二测试区B的替代栅极结构，在所述第二测试区B介质层中形成第二测试开口；在所述器件开口中形成器件栅极结构；在所述第一测试开口和第二测试开口中形成测试栅极结构。
本实施例中，形成所述器件源漏掺杂区和测试源漏掺杂区230的步骤包括：在所述器件区替代栅极结构两侧的衬底中形成器件凹槽；在所述测试区替代栅极结构之间的衬底中形成测试凹槽；通过外延生长工艺在所述器件凹槽中形成器件外延层，并对所述器件外延层进行原位掺杂形成器件源漏掺杂区；通过外延生长工艺在所述测试凹槽中形成测试外延层，并对所述测试外延层进行原位掺杂形成测试源漏掺杂区230。在其他实施例中，还可以通过离子注入形成所述器件源漏掺杂区和测试源漏掺杂区。
本实施例中，形成所述源漏掺杂区之前，还包括：在相邻的器件区替代栅极结构之间的衬底中形成器件源漏扩展区，所述器件源漏扩展区邻近相邻器件栅极结构的边缘到所述器件栅极结构中心线之间的距离小于器件源漏掺杂区邻近相邻器件栅极结构的边缘到所述器件栅极结构中心线之间的距离；在所述测试区相邻替代栅极结构之间的衬底中形成测试源漏扩展区，所述测试源漏扩展区邻近相邻测试栅极结构的边缘到所述测试栅极结构中心线之间的距离小于所述测试源漏掺杂区230邻近相邻测试栅极结构的边缘到所述测试栅极结构中心线之间的距离。
所述源漏扩展区的掺杂类型与所述源漏掺杂区的掺杂类型相同。
本实施例中，多个测试栅极结构中具有第一测试栅极结构201和第二测试栅极结构202，所述第一测试栅极结构201中心到相邻测试栅极结构中心之间的距离为第一距离L1，所述第二测试栅极结构202中心到相邻测试栅极结构中心之间的距离为第二距离，所述第一距离L1与第二距离L2不相等，所述第一测试栅极结构201和第二测试栅极结构202的宽度相等。
通过对测试区半导体器件的电阻进行测量，能够对器件区形成的MOS晶体管的电阻进行测量。由于所述测试区形成的半导体器件包括：器件栅极结构和位于所述器件栅极结构两侧的器件源漏掺杂区。所述测试区形成的半导体器件包括：测试栅极结构和位于所述测试栅极结构两侧的测试源漏掺杂区。所述测试区形成的半导体器件与器件区形成的半导体器件的结构的组成相同，则所述测试区半导体器件对其形成工艺的影响与所述器件区半导体器件对其形成工艺的影响相同，从而使得所述测试区形成的半导体器件的电阻与器件区半导体器件的电阻接近。利用所述测试区半导体器件的电阻表征所述器件区半导体器件的电阻的精确度较高。综上，通过对测试区半导体器件的电阻进行测量获取器件区半导体器件的电阻，能够增加测量结果的精度。
所述第一距离L1与第二距离L2不相等，所述第一测试栅极结构201和第二测试栅极结构202的宽度相等，则可以通过测量所述第一测试栅极结构201两侧的测试源漏掺杂区230之间的电流和电压，以及第二测试栅极结构202两侧的测试源漏掺杂区230之间的电流和电压，获取测试源漏掺杂区230的电阻，从而得到所述器件源漏掺杂区的电阻。
本实施例中，多个测试栅极结构中还具有第三测试栅极结构203和第四测试栅极结构204，所述第三测试栅极结构203中心到相邻测试栅极结构中心之间的距离与所述第四测试栅极结构204中心到相邻测试栅极结构中心之间的距离相等，所述第三测试栅极结构203与第四测试栅极结构204的宽度不相等。
本实施例中，所述第一测试区A中相邻测试栅极结构中心之间的距离相等，且为第一距离L1；所述第二测试区B中相邻测试栅极结构中心之间的距离相等，且为第二距离L2。所述第一测试区A中测试栅极结构的宽度均不相同；所述第二测试区B中测试栅极结构的宽度均不相同。
本实施例中，所述第一测试栅极结构201、第三测试栅极结构203和第四测试栅极结构204位于所述第一测试区A，所述第二测试栅极结构202位于所述第二测试区B。在其他实施例中，所述第一测试栅极结构与所述第三测试栅极结构还可以为同一个测试栅极结构。
本实施例中，所述第一测试区A测试栅极结构的个数为5，所述第二测试区B测试栅极结构的个数为5。在其他实施例中，所述第一测试栅极结构201的个数还可以为4个或4个以上的其他值，所述第二测试栅极结构202的个数可以为3个或3个以上的其他值。
请参考图4，形成连接所述器件源漏掺杂区的器件源漏插塞；形成连接所述测试源漏掺杂区230的测试源漏插塞231，所述测试源漏插塞231沿垂直于所述测试栅极结构侧壁方向上的尺寸与器件源漏插塞沿垂直于所述器件栅极结构延伸方向上的尺寸相等。
所述测试区形成的半导体器件与MOS晶体管的结构相同，且所述测试源漏插塞231沿垂直于所述测试栅极结构侧壁方向上的尺寸与器件源漏插塞沿垂直于所述器件栅极结构侧壁方向上的尺寸相等，则所述测试区形成的半导体器件的测试源漏插塞231的电阻与MOS晶体管的器件源漏插塞的电阻相同，从而通过测量测试区测试源漏插塞231的电阻获取器件源漏插塞的电阻，进而能够提高测量的电阻的精度。
本实施例中，形成所述器件源漏插塞和测试源漏插塞231的步骤包括：在所述介质层上形成层间介质层；在所述器件区层间介质层和介质层中形成器件源漏通孔，所述器件源漏通孔暴露出所述器件源漏掺杂区；在所述测试区层间介质层和介质层中形成测试源漏通孔，所述测试源漏通孔暴露出所述测试源漏掺杂区230；在所述器件源漏通孔中形成器件源漏插塞；在所述测试源漏通孔中形成测试源漏插塞231。
本实施例中，所述半导体结构的形成方法还包括：形成连接所述测试栅极结构的测试栅极插塞212；形成连接所述器件栅极结构的器件栅极插塞；形成连接所述器件源漏插塞的器件焊盘；形成连接所述测试源漏插塞231的测试源漏焊盘232；形成连接所述测试栅极插塞212的测试栅极焊盘211。
本实施例中，形成所述器件源漏插塞和测试源漏插塞231之前，还包括：在所述器件源漏掺杂区表面和所述测试源漏掺杂区230表面形成金属硅化物。
本实施例中，所述半导体结构用于测量MOS晶体管的器件外部电阻，所述器件外部电阻包括：器件源漏插塞的电阻、金属硅化物的电阻和器件焊盘的电阻。
本实施例中，所述器件源漏插塞、测试源漏插塞231、器件焊盘、测试栅极插塞212、测试源漏焊盘232和测试栅极焊盘211的材料为铜或钨。
继续参考图4，本发明实施例还提供一种半导体结构，包括：衬底，所述衬底包括器件区和测试区；位于所述器件区衬底上的多个分立的器件栅极结构，位于相邻器件栅极结构之间衬底中的器件源漏掺杂区；连接所述器件源漏掺杂区的器件源漏插塞；位于所述测试区衬底上的多个分立的测试栅极结构；位于相邻测试栅极结构之间衬底中的测试源漏掺杂区230，所述测试源漏掺杂区230的个数大于2；连接所述测试源漏掺杂区230的测试源漏插塞231，所述测试源漏插塞231沿垂直于所述测试栅极结构侧壁方向上的尺寸与器件源漏插塞沿垂直于所述器件栅极结构侧壁方向上的尺寸相等。
本实施例中，多个测试栅极结构中具有第一测试栅极结构201和第二测试栅极结构202，所述第一测试栅极结构201中心到相邻测试栅极结构中心之间的距离为第一距离L1，所述第二测试栅极结构202中心到相邻测试栅极结构中心之间的距离为第二距离L2，所述第一距离L1与第二距离L2不相等，所述第一测试栅极结构201和第二测试栅极结构202的宽度相等。
本实施例中，多个测试栅极结构中还具有第三测试栅极结构203和第四测试栅极结构204，所述第三测试栅极结构203中心到相邻测试栅极结构中心之间的距离与所述第四测试栅极结构204中心到相邻测试栅极结构中心之间的距离相等，所述第三测试栅极结构203与第四测试栅极结构204的宽度不相等。
所述衬底包括：基底；位于所述器件区和测试区基底上的鳍部230，所述测试区鳍部230与所述器件区鳍部230的宽度相等。
所述器件栅极结构横跨所述器件区鳍部230，且覆盖所述器件区鳍部230部分顶部和侧壁表面，所述测试区栅极结构横跨所述测试区鳍部230，且覆盖所述测试区鳍部230部分侧壁和顶部表面。
所述器件区鳍部230的个数与所述测试区鳍部230的个数相同。
所述半导体结构还包括：位于所述器件栅极结构两侧衬底中的器件源漏扩展区，所述器件源漏扩展区邻近相邻器件结构的边缘到所述器件栅极结构中心线之间的距离小于器件源漏掺杂区邻近相邻器件栅极结构的边缘到器件栅极结构中心线之间的距离；位于所述测试栅极结构之间衬底中的测试源漏扩展区，所述测试源漏扩展区邻近相邻测试栅极结构的边缘到所述测试栅极结构中心线之间的距离小于所述测试源漏掺杂区230邻近相邻测试栅极结构的边缘到所述测试栅极结构中心线之间的距离。
本实施例中，所述半导体结构与图2至图4的半导体结构的形成方法形成的半导体结构相同，在此不多做赘述。
图5是本发明的半导体结构又一实施例的结构示意图。
本实施例与图4所示实施例的相同之处在此不多做赘述，不同之处包括：
多个测试栅极结构中具有第一测试栅极结构301和第二测试栅极结构302，所述第一测试栅极结构301和第二测试栅极结构302的宽度不相等，且所述第一测试栅极结构301到相邻测试栅极结构之间的间距与第二测试栅极结构302到相邻测试栅极结构之间的间距相等。
本实施例中，多个测试栅极结构中还具有第三测试栅极结构303和第四测试栅极结构304，所述第三测试栅极结构303到相邻测试栅极结构之间的间距为第一间距H1，所述第四测试栅极结构304到相邻测试栅极结构之间的间距为第二间距H2，所述第一间距H1与第二间距H2不相等；所述第三测试栅极结构303和第四测试栅极结构304的宽度不相等。
本实施例中，所述第一测试区A的相邻测试栅极结构之间的间距相等为第一间距H1，所述第二测试区的相邻测试栅极结构之间的间距相等为第二间距H2。
本实施例中，所述第一测试栅极结构301、第二测试栅极结构303和第三测试栅极结构303位于所述第一测试区A，所述第四测试栅极结构304位于所述第二测试区B。
在其他实施例中，所述第一测试栅极结构与所述第三测试栅极结构还可以为同一测试栅极结构，所述第四测试栅极结构为第二测试区中与所述第三测试栅极结构宽度不相等的测试栅极结构。
图6和图7是本发明测量电阻的方法一实施例的结构示意图。
提供半导体结构；
本实施例中，所述第一测试栅极结构201与第三测试栅极结构203相邻，所述第四测试栅极结构204与第三测试栅极结构203相邻，所述第三测试栅极结构203位于所述第一测试栅极结构201和第四测试栅极结构204之间。伪测试栅极结构位于第一测试栅极结构201、第三测试栅极结构203和第四测试栅极结构204两侧。
所述半导体结构与图4所示的半导体结构相同，在此不做赘述。
请参考图6，对相邻所述测试源漏掺杂区230之间的测试栅极结构施加开启电压，开启所述测试栅极结构下方的沟道；使部分测试源漏插塞231中具有第一测试电流，多个测试源漏插塞中具有第一插塞和第二插塞，所述第一插塞中具有第一测试电流，且所述第二插塞以及所述第一插塞和第二插塞之间的栅极结构下方沟道不具有第一测试电流；获取所述第一插塞与第二插塞之间的测试电压；通过所述第一测试电流与所述测试电压获取所述器件区的器件外部电阻。
开启电压用于使测试栅极结构下方的沟道开启，从而能够使在测试源漏插塞231上施加电流时，测试栅极结构下方的沟道中能够形成电流。
需要说明的是，使部分测试源漏插塞中具有第一测试电流，并获取相邻的第一插塞与第二插塞之间的测试电压，则所述第一插塞与第二插塞之间的测试电压为第一插塞顶部与连接所述第一插塞的测试源漏掺杂区之间的电压，从而通过所述第一测试电流和测试电压可以获取第一插塞的电阻。
通过对测试区半导体器件的电阻进行测量，能够对器件区形成的半导体器件的电阻进行测量。由于所述测试区形成的半导体器件与器件区形成的半导体器件的结构相同，所述测试区形成的半导体器件的电阻与器件区半导体器件的电阻接近。因此，通过对测试区半导体器件的电阻进行测量获取器件区半导体器件的电阻，能够增加测量结果的精度。
本实施例中，使部分测试源漏插塞231中具有第一测试电流的步骤包括：在所述第一测试栅极结构201与第三测试栅极结构203之间的测试源漏插塞231以及第四测试栅极结构204与伪测试栅极结构210之间的测试源漏插塞231之间施加电流源或者电压源。
具体的，在连接所述第一测试栅极结构201与第三测试栅极结构203之间的测试源漏插塞231的测试源漏焊盘232与连接第四测试栅极结构204与伪测试栅极结构210之间的测试源漏插塞231的测试源漏焊盘232上施加电流源或电压源。
在其他实施例中，还可以在所述第一测试栅极结构与第三测试栅极结构之间的测试源漏插塞以及第三测试栅极结构与第四测试栅极结构之间的测试源漏插塞之间施加电流源或者电压源。
本实施例中，所述第一测试栅极结构201与第三测试栅极结构203之间的测试源漏插塞231为第一插塞，所述第一测试栅极结构201与伪测试栅极结构210之间的测试源漏插塞231为第二插塞。
本实施例中，获取第一插塞与第二插塞之间的测试电压的步骤报包括：测量所述第一测试栅极结构201和伪测试栅极结构210之间的测试源漏插塞231，与所述第一测试栅极结构201和第三测试栅极结构203之间的测试源漏插塞231之间的电位差，获取所述测试电压。
本实施例中，所述衬底包括：基底；位于所述测试区和器件区基底上的鳍部230，所述测试区鳍部230与所述器件区鳍部230的宽度相等；所述器件区测试栅极结构横跨所述器件区鳍部230，且覆盖所述器件区鳍部230部分顶部和侧壁表面，所述测试区栅极结构横跨所述测试区鳍部230，且覆盖所述测试区鳍部230部分侧壁和顶部表面。
本实施例中，通过所述测试栅极焊盘211对所述测试栅极插塞212施加开启电压。
本实施例中，所述第一测试栅极结构201与伪测试栅极结构210之间的测试源漏插塞、源漏掺杂区以及所述第一测试栅结构201下方沟道中不具有电流，则所述测试电压为所述第一测试栅极结构201与第三测试栅极结构203之间的测试源漏插塞231、金属硅化物以及测试源漏焊盘232沿第一测试电流方向上的两端电压之和。因此，通过所述测试电压和第一测试电流获得的电阻为测试源漏插塞231的电阻、金属硅化物的电阻以及测试源漏焊盘232的电阻之和。通过所述测试电压和第一测试电流获得的电阻用于表征器件区的外部电阻，则获取所述器件外部电阻的步骤包括：
通过R1＝(U/I1)×(m/n)获取所述器件外部电阻为。
其中，n为单个器件栅极结构横跨的器件区鳍部230的个数，m为单个测试栅极结构横跨的测试区鳍部230的个数，R1为器件外部电阻，U为测试电压，I1为第一测试电流。
结合参考图7，本实施例还提供一种测试器件沟道电阻、器件源漏电阻和器件扩展区电阻的方法。
所述器件沟道电阻为器件区所形成的MOS晶体管沟道的电阻，所述器件源漏电阻为器件源漏掺杂区的电阻，所述器件扩展区电阻为所述器件源漏扩展区的电阻。
本实施例中，测量所述器件源漏电阻的步骤包括：对相邻测试源漏掺杂区230之间的测试栅极结构施加开启电压，开启所述测试栅极结构下方的沟道；使所述第一测试栅极结构201和所述第二测试栅极结构202下方沟道中具有第二测试电流；使所述第一测试栅极结构201下方沟道中具有第二测试电流之后，测量所述第一测试栅极结构201两侧测试源漏插塞231之间的电位差，获取第一源漏电压；使所述第二测试栅极结构202下方沟道中具有第二测试电流之后，测量所述第二测试栅极结构202两侧测试源漏插塞231之间的电位差，获取第二源漏电压；通过所述第一源漏电压和第二源漏电压获取器件源漏电阻。
所述第一距离L1与第二距离L2不相等，所述第一测试栅极结构201和第二测试栅极结构202的宽度相等。通过第一源漏电压与第二测试电流的比值获取的电阻为第一电阻，通过第二源漏电压与第二测试电流的比值获取的电阻为第二电阻。所述第二电阻与第一电阻的差值仅为：第一测试栅极结构201两侧测试源漏掺杂区230电阻与第二测试栅极结构202两侧的测试源漏掺杂区230电阻的差值。因此，通过第一电阻与第二电阻之差能够获取所述测试源漏掺杂区230电阻，进而获得所述器件源漏电阻。
所述器件源漏电阻为所述MOS晶体管的器件源漏掺杂区的电阻。
本实施例中，使所述第一测试栅极结构201下方沟道中具有第二测试电流的步骤包括：在所述第一测试栅极结构201和邻近第一测试栅极结构201的伪测试栅极结构210之间的测试源漏插塞，及所述第四测试栅极结构204与邻近第四测试栅极结构204的伪测试栅极结构210之间的测试源漏插塞上施加电流源或电压源，使所述第一测试栅极结构、第三测试栅极结构和第四测试栅极结构下方的沟道中具有第二测试电流。
使所述第二测试栅极结构202下方沟道中具有第二测试电流的步骤还包括：在邻近第二测试栅极结构202的一个测试源漏插塞及远离所述第二测试栅极结构的测试源漏插塞上施加电流源或电压源，使所述第二测试栅极结构202下方的沟道中具有第二测试电流。
本实施例中，邻近所述第一测试栅极结构的测试源漏插塞中具有电流的测试源漏插塞个数与邻近第二测试栅极结构的测试源漏插塞中具有电流的测试源漏插塞个数相同。
单个器件栅极结构横跨的器件区鳍部230的个数为n，单个测试栅极结构横跨的测试区鳍部230的个数为m，器件源漏电阻为R2，第二测试电流为I2，第一源漏电压为U1；第二源漏电压为U2，所述器件栅极结构的个数为多个，相邻器件栅极结构之间的间距为H。
由于
Figure BDA0001330480630000201
Figure BDA0001330480630000202
其中，Rpre为器件外部电阻，ρSD为测试源漏掺杂区的电阻率，ASD为测试源漏掺杂区沿平行所述第一测试栅极结构侧壁的平面内的横截面积，L1为第一区域A中相邻测试栅极结构中心线之间的距离，L2为第二区域B中相邻测试栅极结构中心线之间的距离，L1g为第一测试栅极结构201的宽度，ρEXT为测试源漏扩展区的电阻率，AEXT为测试源漏扩展区沿平行于所述测试栅极结构侧壁平面的横截面积，L1EXT为第一区域A的测试源漏扩展区沿沟道延伸方向上的尺寸，ρch为测试栅极结构下方沟道的电阻率，Ach为测试栅极结构下方沟道沿平行于所述测试栅极结构侧壁平面内的横截面积，L1ch为第一测试栅极结构201下方沟道的长度，L2g为第二测试栅极结构202的宽度。
由于第一距离与第二距离不相等，即L1与L2不相等，第一测试栅极结构201与第二测试栅极结构202的宽度相等，则L1g＝L2g；第一区域A与第二区域B的测试源漏扩展区的尺寸相等L1EXT＝L2EXT。
本实施例中，所述半导体结构包括器件源漏扩展区和测试源漏扩展区，则L1ch＝L1g-L1EXT，L2ch＝L2g-L2EXT，所述第一测试栅极结构201与第二测试栅极结构202的宽度相等，且第一测试源漏扩展区与所述第二测试源漏扩展区的沿垂直于测试栅极结构侧壁方向的尺寸相等，则所述第一测试栅极结构201下方沟道的长度与所述第二测试栅极结构202下方沟道的长度相等。
利用所述测试区的测试源漏掺杂区230的电阻表征所述器件区的器件源漏掺杂区的电阻。即单位长度的测试源漏掺杂区230的电阻与单位长度的器件源漏掺杂区的电阻的相等。
通过所述第一源漏电压U1和第二源漏电压U2获取器件源漏电阻的步骤包括：通过
Figure BDA0001330480630000212
获取器件源漏电阻。
其中，n为单个器件栅极结构横跨的器件区鳍部220的个数，m为单个测试栅极结构横跨的测试区鳍部220的个数，R2为器件源漏电阻，I2为第二测试电流，U1为第一源漏电压；U2为第二源漏电压，L1为所述第一间距，L2为所述第二间距，H为相邻器件栅极结构之间的间距。
在其他实施例中，邻近所述第一测试栅极结构的测试源漏插塞中具有电流的测试源漏插塞个数与邻近第二测试栅极结构的测试源漏插塞中具有电流的测试源漏插塞个数不相同。
则，
Figure BDA0001330480630000211
其中，k1为邻近所述第一测试栅极结构的测试源漏插塞231中具有电流的测试源漏插塞231个数减去第二测试栅极结构的测试源漏插塞231中具有电流的测试源漏插塞231个数。
测量所述器件沟道电阻的步骤还包括：对相邻测试源漏掺杂区230之间的测试栅极结构施加开启电压，开启所述测试栅极结构下方的沟道；使所述第三测试栅极结构203和所述第四测试栅极结构204下方沟道中具有第三测试电流；使所述第三测试栅极结构203下方沟道中具有第三测试电流之后，测量所述第三测试栅极结构203两侧测试源漏插塞231之间的电位差，获取第一沟道电压；使所述第四测试栅极结构204下方沟道中具有第三测试电流之后，测量所述第四测试栅极结构204两侧的测试源漏插塞231之间的电位差，获取第二沟道电压；通过所述第一沟道电压、第二沟道电压获取器件沟道电阻。
所述器件沟道电阻为所述MOS晶体管的沟道的电阻。
本实施例中，通过
Figure BDA0001330480630000221
获取所述沟道电阻。
其中，R2为器件源漏电阻，R3为器件沟道电阻，I3为第三测试电流，U3为第一沟道电压；U4为第二沟道电压，Lg0为器件栅极结构的宽度，Lg3为所述第三测试栅极结构203的宽度，Lg4为第四测试栅极结构204的宽度，n为单个器件栅极结构横跨的器件区鳍部220的个数，m为单个测试栅极结构横跨的测试区鳍部220的个数R2为器件源漏电阻，H为相邻器件栅极结构之间的间距。
在其他实施例中，邻近所述第一测试栅极结构的测试源漏插塞中具有电流的测试源漏插塞个数与邻近第二测试栅极结构的测试源漏插塞中具有电流的测试源漏插塞个数不相同。
则，
Figure BDA0001330480630000222
其中，k2为邻近所述第三测试栅极结构的测试源漏插塞中具有电流的测试源漏插塞个数减去第四测试栅极结构的测试源漏插塞中具有电流的测试源漏插塞个数。
第五测试栅极结构为相邻测试源漏掺杂区之间的测试栅极结构中的任意一个；电阻测量方法还包括：使所述第五测试栅极结构下方的沟道中具有总电流；使所述第五测试栅极结构下方的沟道中具有总电流之后，测量所述第五测试栅极结构两端的电位差，获取总电压；通过所述总电压、器件外部电阻、器件源漏电阻和总电流获取器件扩展区电阻。
所述器件扩展区电阻为所述器件扩展区的电阻。
本实施例中，所述器件扩展区与所述测试扩展区的尺寸相同。可以用所述测试扩展区的电阻表征所述器件扩展区的电阻。
本实施例中，所述第五测试栅极结构与所述第三测试栅极结构203为同一测试栅极结构。
使所述第五测试栅极结构下方的沟道中具有总电流的步骤包括：在所述第二测试栅极结构203两侧的测试源漏插塞231上施加电流源或电压源。
所述总电流从所述第三测试栅极结构203一侧的测试源漏插塞231流入，经过所述第三测试栅极结构203下方沟道，从而第三测试栅极结构203另一侧的测试源漏插塞231流出。
本实施例中，所述第二测试电流、所述第三测试电流与总电流相同。在其他实施例中，所述第二测试电流、所述第三测试电流和总电流可以不相同。
本实施例中，邻近所述第五测试栅极结构两侧的测试源漏插塞中均不具有电流，通过下式获取器件扩展区电阻：
Figure BDA0001330480630000231
其中，D为所述器件源漏扩展区沿垂直于器件栅极结构侧壁方向上的尺寸，D5为所述第五测试栅极结构两侧的测试源漏扩展区沿垂直于器件栅极结构侧壁方向上的尺寸；R4为器件扩展区电阻，U0为总电压，D为所述器件源漏扩展区沿垂直于器件栅极结构侧壁方向上的尺寸，D5为所述第五测试栅极结构两侧的测试源漏扩展区沿垂直于器件栅极结构侧壁方向上的尺寸，I0为所述总电流，R1为所述器件区的器件外部电阻，R2为所述器件区的器件源漏电阻，R3为所述器件区的器件沟道电阻，H5为第五测试栅极结构到相邻测试栅极结果之间的间距，Lg0为器件栅极结构的宽度，Lg5为第五测试栅极结构的宽度，H为相邻器件栅极结构之间的间距。
在其他实施例中，所述邻近所述第五测试栅极结构两侧的测试源漏插塞中均可以具有电流，获取所述器件扩展区电阻的步骤包括：
通过
Figure BDA0001330480630000241
获取所述器件扩展区电阻。
其中，当所述第五测试栅极结构两侧的测试源漏插塞231中均具有电流时，λ为1，当所述第五测试栅极结构两侧的测试源漏插塞231之一具有电流时，λ为1/2，当所述第五测试栅极结构两侧的测试源漏插塞231之一具有电流时，λ为0。
本实施例中，所述总电流与所述第二测试电流和第三测试电流相同。
本实施例中，所述第三测试栅极结构203两侧的测试源漏插塞中均没有电流，则λ为0。在其他实施例中，所述第五测试栅极结构为所述第一测试栅极结构，则λ为1/2。
请参考图8和图9，本发明实施例还提供另一种电阻测量方法，包括：
提供半导体结构。
本实施例中，所述半导体结构与图5所示半导体结构相同。
多个测试栅极结构中具有第一测试栅极结构301和第二测试栅极结构302，所述第一测试栅极结构301和第二测试栅极结构302的宽度不相等，且所述第一测试栅极结构301到相邻测试栅极结构之间的间距与第二测试栅极结构302到相邻测试栅极结构之间的间距相等。
本实施例中，多个测试栅极结构还包括第三测试栅极结构303和第四测试栅极结构304，所述第三测试栅极结构303到相邻测试栅极结构之间的间距为第一间距，所述第四测试栅极结构304到相邻测试栅极结构之间的间距为第二间距，所述第一间距与第二间距不相等；所述第三测试栅极结构303和第四测试栅极结构304的宽度不相等。
请参考图8，对所述器件外部电阻进行测量。
本实施例中，测量所述器件外部电阻的方法与图6所示方法相同，在此不多做赘述。
结合参考图9，通过所述半导体结构测量器件沟道电阻的步骤包括：使所述第一测试栅极结构301和所述第二测试栅极结构302下方沟道中具有测试电流；使所述第一测试栅极结构301下方沟道中具有测试电流之后，测量所述第一测试栅极结构301两侧测试源漏插塞231之间的电位差，获取第三沟道电压；使所述第二测试栅极结构302下方沟道中具有测试电流之后，测量所述第二测试栅极结构302两侧测试源漏插塞231之间的电位差，获取第四沟道电压；通过所述第三沟道电压和第四沟道电压获取器件沟道电阻。
所述第一测试栅极结构301和第二测试栅极结构302的宽度不相等，且所述第一测试栅极结构301到相邻测试栅极结构之间的间距与第二测试栅极结构302到相邻测试栅极结构之间的间距相等。通过所述第三沟道电压与所述测试电流制之比获取的电阻为第一测试电阻；通过所述第四沟道电压与所述测试电流之比获取的电阻为第二测试电阻。所述第一电阻与第二电阻的差值仅为第一测试栅极结构301下方沟道与第二测试栅极结构302下方器件沟道电阻的差值。因此，通过所述第一测试电阻与第二测试电阻的差值能够获得器件栅极结构下方沟道的电阻。
本实施例中，邻近所述第一测试栅极结构301的测试源漏插塞231中具有电流的测试源漏插塞231个数与邻近第二测试栅极结构302的测试源漏插塞231中具有电流的测试源漏插塞231个数相同。
通过所述第三沟道电压和第四沟道电压获取器件沟道电阻的步骤包括：通过
Figure BDA0001330480630000251
获取器件沟道电阻。
其中，n为单个器件栅极结构横跨的器件区鳍部的个数，m为单个测试栅极结构横跨的测试区鳍部的个数，R22为器件沟道电阻，U21为第三沟道电压，I20为测试电流；U22为第四沟道电压，Lg21为第一测试栅极结构的宽度，Lg22为第二测试栅极结构的宽度，所述器件栅极结构的宽度为Lch2。
在其他实施例中，邻近所述第三测试栅极结构的测试源漏插塞中具有电流的测试源漏插塞个数与邻近第四测试栅极结构的测试源漏插塞中具有电流的测试源漏插塞个数不相同时，有：
Figure BDA0001330480630000261
其中，R21为器件外部电阻，k1为邻近所述第三测试栅极结构的测试源漏插塞中具有电流的测试源漏插塞个数减去第四测试栅极结构的测试源漏插塞中具有电流的测试源漏插塞个数。
具体的，本实施例中，所述第一测试区A测试栅极结构之间的间距相等，所述第一测试区A测试栅极结构之间的间距为第一间距H1，所述第二测试区B测试栅极结构之间的间距相等，且所述第二测试区B测试栅极结构之间的间距为第二间距H2，所述第二间距H2与第一间距H1不相等。
所述第一测试区A的测试栅极结构的宽度均不相等，所述第二测试区A的栅极结构的宽度均不相等。
所述第一测试栅极结构301、第二测试栅极结构302和第三测试栅极结构303位于第一测试区A，所述第四栅极结构304位于所述第二测试区B。在其他实施例中，所述第二测试栅极结构与第三测试栅极结构还可以为同一测试栅极结构。
本实施例中，测量器件源漏电阻的步骤还包括：对相邻测试源漏掺杂区230之间的测试栅极结构施加开启电压，开启所述测试栅极结构下方的沟道；使所述第三测试栅极结构303和所述第四测试栅极结构304下方沟道中具有参考电流；使所述第三测试栅极结构303下方沟道中具有参考电流之后，获取所述第三测试栅极结构303两侧测试源漏插塞231之间的第三源漏电压；使所述第四测试栅极结构304下方沟道中具有参考电流之后，获取所述第四测试栅极结构304两侧测试源漏插塞231之间的第四源漏电压；通过所述第三源漏电压、第四源漏电压和所述器件沟道电阻获取器件源漏电阻。
本实施例中，邻近所述第三测试栅极结构303的测试源漏插塞231中具有电流的测试源漏插塞231个数与邻近第四测试栅极结构204的测试源漏插塞231中具有电流的测试源漏插塞231个数相同。
本实施例中，邻近所述第三测试栅极结构303的测试源漏插塞231中具有电流的测试源漏插塞231个数与邻近第四测试栅极结构304的测试源漏插塞231中具有电流的测试源漏插塞231个数不相同。
本实施例中，所述第三测试栅极结构303的宽度与所述第四测试栅极结构304的宽度不相同，且所述第三测试栅极结构303到相邻测试栅极结构之间的间距与第四测试栅极结构304到相邻测试栅极结构之间的间距不相同。
获取器件源漏电阻的步骤包括：
通过
Figure BDA0001330480630000271
获取所述器件源漏电阻。
其中，R23为所述器件源漏电阻，I21为参考电流，U23为第三源漏电压；U24为第四源漏电压，H1为所述第三测试栅极结构303的宽度，H2为第四测试栅极结构304的宽度，H1为所述第一间距，H2为所述第二间距，L21为所述第三测试栅极结构的宽度，L22为所述第四测试栅极结构的宽度，H20为所述器件栅极结构之间的间距，Lch2为器件栅极结构的宽度。
本实施例中，还可以通过所述半导体结构获取源漏器件扩展区电阻。
本实施例中，获取源漏器件扩展区电阻的源漏器件扩展区电阻的步骤与图6和图7所示实施例中获取源漏器件扩展区电阻的方法相同，在此不做赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括器件区和测试区；
位于所述器件区衬底上的多个分立的器件栅极结构，位于相邻器件栅极结构之间的器件源漏掺杂区；
连接所述器件源漏掺杂区的器件源漏插塞；
位于所述测试区衬底上的多个分立的测试栅极结构，多个测试栅极结构中具有第一测试栅极结构和第二测试栅极结构，所述第一测试栅极结构和第二测试栅极结构的宽度不相等，且所述第一测试栅极结构到相邻测试栅极结构之间的间距与第二测试栅极结构到相邻测试栅极结构之间的间距相等，或者，所述第一测试栅极结构与相邻测试栅极结构之间的间距为第一间距，所述第二测试栅极结构与相邻测试栅极结构之间的间距为第二间距，所述第一间距与第二间距不相等，所述第一测试栅极结构和第二测试栅极结构的宽度相等；
位于相邻测试栅极结构之间衬底中的测试源漏掺杂区，所述测试源漏掺杂区的个数大于2；
连接所述测试源漏掺杂区的测试源漏插塞，所述测试源漏插塞沿垂直于所述测试栅极结构侧壁方向上的尺寸与器件源漏插塞沿垂直于所述器件栅极结构侧壁方向上的尺寸相等。
2.如权利要求1所述的半导体结构，其特征在于，多个测试栅极结构中还具有第三测试栅极结构和第四测试栅极结构，所述第三测试栅极结构到相邻测试栅极结构之间的间距为第一间距，所述第四测试栅极结构到相邻测试栅极结构之间的间距为第二间距，所述第一间距与第二间距不相等；所述第三测试栅极结构和第四测试栅极结构的宽度不相等。
3.如权利要求1所述的半导体结构，其特征在于，多个测试栅极结构中还具有第三测试栅极结构和第四测试栅极结构，所述第三测试栅极结构中心到相邻测试栅极结构中心之间的距离与所述第四测试栅极结构中心到相邻测试栅极结构中心之间的距离相等，所述第三测试栅极结构与第四测试栅极结构的宽度不相等。
4.如权利要求1所述的半导体结构，其特征在于，所述衬底包括：基底；位于所述测试区和器件区基底上的鳍部，所述测试区鳍部与所述器件区鳍部的宽度相等；
所述器件栅极结构横跨所述器件区鳍部，且覆盖所述器件区鳍部部分顶部和侧壁表面，所述测试栅极结构横跨所述测试区鳍部，且覆盖所述测试区鳍部部分侧壁和顶部表面。
5.如权利要求4所述的半导体结构，其特征在于，所述器件区鳍部的个数与所述测试区鳍部的个数相同。
6.如权利要求1所述的半导体结构，其特征在于，还包括：位于相邻器件栅极结构之间衬底中的器件源漏扩展区，所述器件源漏扩展区邻近器件栅极结构的边缘到所述器件栅极结构中心线之间的距离小于器件源漏掺杂区邻近器件栅极结构的边缘到所述器件栅极结构中心线之间的距离；位于所述测试栅极结构之间衬底中的测试源漏扩展区，所述测试源漏扩展区邻近测试栅极结构的边缘到所述测试栅极结构中心线之间的距离小于所述测试源漏掺杂区邻近测试栅极结构的边缘到所述测试栅极结构中心线之间的距离。
7.一种测量电阻的方法，其特征在于，包括：
提供如权利要求1所述的半导体结构；
对相邻测试源漏掺杂区之间的测试栅极结构施加开启电压，开启所述测试栅极结构下方的沟道；
使部分测试源漏插塞中具有第一测试电流，多个测试源漏插塞中具有第一插塞和第二插塞，所述第一插塞中具有第一测试电流，且所述第一测试电流不流经所述第二插塞以及所述第一插塞和第二插塞之间的测试栅极结构下方沟道；
获取所述第一插塞与第二插塞之间的测试电压；
通过所述第一测试电流与所述测试电压获取所述器件区的器件外部电阻。
8.如权利要求7所述的测量电阻的方法，其特征在于，所述衬底包括：基底；位于所述测试区和器件区基底上的鳍部，所述测试区鳍部与所述器件区鳍部的宽度相等；所述器件栅极结构横跨所述器件区鳍部，且覆盖所述器件区鳍部部分顶部和侧壁表面，所述测试栅极结构横跨所述测试区鳍部，且覆盖所述测试区鳍部部分侧壁和顶部表面；
获取所述器件外部电阻的步骤包括：通过R1＝(U/I1)×(m/n)获取所述器件外部电阻；
其中，n为单个器件栅极结构横跨的器件区鳍部的个数，m为单个测试栅极结构横跨的测试区鳍部的个数，R1为器件外部电阻，U为测试电压，I1为第一测试电流。
9.一种测量电阻的方法，其特征在于，包括：
提供如权利要求1所述的半导体结构；
对相邻测试源漏掺杂区之间的测试栅极结构施加开启电压，开启所述测试栅极结构下方的沟道；
使所述第一测试栅极结构和所述第二测试栅极结构下方沟道中具有第二测试电流；
使所述第一测试栅极结构下方沟道中具有第二测试电流之后，测量所述第一测试栅极结构两侧测试源漏插塞之间的电位差，获取第一源漏电压；
使所述第二测试栅极结构下方沟道中具有第二测试电流之后，测量所述第二测试栅极结构两侧测试源漏插塞之间的电位差，获取第二源漏电压；
通过所述第二测试电流、第一源漏电压和第二源漏电压获取的器件源漏电阻。
10.如权利要求9所述的测量电阻的方法，其特征在于，所述衬底包括：基底；位于所述器件区和测试区基底上的鳍部，所述测试区鳍部与所述器件区鳍部的宽度相等；所述器件栅极结构横跨所述器件区鳍部，且覆盖所述器件区鳍部部分顶部和侧壁表面，所述测试栅极结构横跨所述测试区鳍部，且覆盖所述测试区鳍部部分侧壁和顶部表面；
邻近所述第一测试栅极结构的测试源漏插塞中具有第二测试电流的测试源漏插塞个数等于邻近第二测试栅极结构的测试源漏插塞中具有第二测试电流的测试源漏插塞个数；
通过所述第一源漏电压和第二源漏电压获取器件区器件源漏电阻的步骤包括：通过
Figure FDA0002891782930000041
获取器件源漏电阻；
n为单个器件栅极结构横跨的器件区鳍部的个数，m为单个测试栅极结构横跨的测试区鳍部的个数，R2为器件源漏电阻，I2为第二测试电流，U1为第一源漏电压；U2为第二源漏电压，L1为所述第一测试栅极结构中线到相邻测试栅极结构中心线之间的距离，L2为所述第二测试栅极结构中心线到相邻测试栅极结构中心线之间的距离，H为相邻器件栅极结构之间的间距。
11.如权利要求9所述的测量电阻的方法，其特征在于，多个测试栅极结构中还具有第三测试栅极结构和第四测试栅极结构，所述第三测试栅极结构中心到相邻测试栅极结构中心之间的距离与所述第四测试栅极结构中心到相邻测试栅极结构中心之间的距离相等，所述第三测试栅极结构与第四测试栅极结构的宽度不相等；
测量电阻的步骤还包括：使所述第三测试栅极结构和所述第四测试栅极结构下方沟道中具有第三测试电流；
使所述第三测试栅极结构下方沟道中具有第三测试电流之后，测量所述第三测试栅极结构两侧测试源漏插塞之间的电位差，获取第一沟道电压；
使所述第四测试栅极结构下方沟道中具有第三测试电流之后，测量所述第四测试栅极结构两侧测试源漏插塞之间的电位差，获取第二沟道电压；
通过所述第一沟道电压、第二沟道电压和所述器件源漏电阻获取器件沟道电阻。
12.如权利要求11所述的测量电阻的方法，其特征在于，邻近所述第一测试栅极结构的测试源漏插塞中具有电流的测试源漏插塞个数等于第二测试栅极结构的测试源漏插塞中具有电流的测试源漏插塞个数；
获取器件沟道电阻的步骤包括：通过
Figure FDA0002891782930000051
获取器件沟道电阻；
其中，R2为器件源漏电阻，R3为器件沟道电阻，I3为第三测试电流，U3为第一沟道电压；U4为第二沟道电压，Lg0为器件栅极结构的宽度，Lg3为所述第三测试栅极结构的宽度，Lg4为第四测试栅极结构的宽度，n为单个器件栅极结构横跨的器件区鳍部的个数，m为单个测试栅极结构横跨的测试区鳍部的个数，R2为器件源漏电阻，H为相邻器件栅极结构之间的间距。
13.如权利要求11所述的测量电阻的方法，其特征在于，所述半导体结构还包括：位于相邻器件栅极结构之间衬底中的器件源漏扩展区，所述器件源漏扩展区邻近所述器件栅极结构的边缘到所述器件栅极结构中心线之间的距离小于器件源漏掺杂区邻近器件栅极结构的边缘到所述器件栅极结构中心线之间的距离；位于所述测试栅极结构之间衬底中的测试源漏扩展区，所述测试源漏扩展区邻近测试栅极结构的边缘到所述测试栅极结构中心线之间的距离小于所述测试源漏掺杂区邻近测试栅极结构的边缘到所述测试栅极结构中心线之间的距离；
第五测试栅极结构为测试栅极结构中的任意一个；
电阻测量方法还包括：通过所述半导体结构获取器件外部电阻；使所述第五测试栅极结构下方的沟道中具有总电流；测量所述第五测试栅极结构两端的电位差，获取总电压；通过所述总电压、器件外部电阻、器件源漏电阻和总电流获取器件扩展区电阻。
14.如权利要求13所述的测量电阻的方法，其特征在于，获取所述器件扩展区电阻的步骤包括：
通过
Figure FDA0002891782930000052
获取所述器件扩展区电阻；
其中，当所述第五测试栅极结构两侧的测试源漏插塞中均具有电流时，λ为1，当所述第五测试栅极结构两侧的测试源漏插塞之一具有电流时，λ为1/2，当所述第五测试栅极结构两侧的测试源漏插塞均不具有电流时，λ为0；R4为器件扩展区电阻，U0为总电压，D为所述器件源漏扩展区沿垂直于器件栅极结构侧壁方向上的尺寸，D5为所述第五测试栅极结构两侧的测试源漏扩展区沿垂直于器件栅极结构侧壁方向上的尺寸，Lg0为器件栅极结构的宽度，Lg5为第五测试栅极结构的宽度，H为相邻器件栅极结构之间的间距，H5为第五测试栅极结构到相邻测试栅极结果之间的间距，I0为所述总电流，R1为所述器件区的器件外部电阻，R2为所述器件区的器件源漏电阻，R3为所述器件区的器件沟道电阻。
15.一种测量电阻的方法，其特征在于，包括：
提供权利要求1所述的半导体结构；
对相邻测试源漏掺杂区之间的测试栅极结构施加开启电压，开启所述测试栅极结构下方的沟道；
使所述第一测试栅极结构和所述第二测试栅极结构下方沟道中具有测试电流；
使所述第一测试栅极结构下方沟道中具有测试电流之后，测量所述第一测试栅极结构两侧测试源漏插塞之间的电位差，获取第三沟道电压；
使所述第二测试栅极结构下方沟道中具有测试电流之后，测量所述第二测试栅极结构两侧测试源漏插塞之间的电位差，获取第四沟道电压；
通过所述测试电流、第三沟道电压和第四沟道电压获取器件沟道电阻。
16.如权利要求15所述的测量电阻的方法，其特征在于，多个测试栅极结构中还具有第三测试栅极结构和第四测试栅极结构，所述第三测试栅极结构到相邻测试栅极结构之间的间距为第一间距，所述第四测试栅极结构到相邻测试栅极结构之间的间距为第二间距，所述第一间距与第二间距不相等；所述第三测试栅极结构和第四测试栅极结构的宽度不相等；
测量电阻的步骤还包括：使所述第三测试栅极结构和所述第四测试栅极结构下方沟道中具有参考电流；
使所述第三测试栅极结构下方沟道中具有参考电流之后，测量所述第三测试栅极结构两侧测试源漏插塞之间的电位差，获取第三源漏电压；
使所述第四测试栅极结构下方沟道中具有参考电流之后，测量所述第四测试栅极结构两侧测试源漏插塞之间的电位差，获取第四源漏电压；
通过所述第三源漏电压、第四源漏电压和所述器件沟道电阻获取器件源漏电阻。
17.一种测量电阻的方法，其特征在于，包括：
提供权利要求3所述的半导体结构；
对相邻测试源漏掺杂区之间的测试栅极结构施加开启电压，开启所述测试栅极结构下方的沟道；
使所述第一测试栅极结构和所述第二测试栅极结构下方沟道中具有测试电流；
使所述第一测试栅极结构下方沟道中具有测试电流之后，测量所述第一测试栅极结构两侧测试源漏插塞之间的电位差，获取第三沟道电压；
使所述第二测试栅极结构下方沟道中具有测试电流之后，测量所述第二测试栅极结构两侧测试源漏插塞之间的电位差，获取第四沟道电压；
通过所述测试电流、第三沟道电压和第四沟道电压获取器件沟道电阻。
18.如权利要求17所述的测量电阻的方法，其特征在于，所述衬底包括：基底以及位于所述器件区和测试区基底上的鳍部，所述测试区鳍部与所述器件区鳍部的宽度相等；所述器件栅极结构横跨所述器件区鳍部，且覆盖所述器件区鳍部部分顶部和侧壁表面，所述测试栅极结构横跨所述测试区鳍部，且覆盖所述测试区鳍部部分侧壁和顶部表面；
邻近第三测试栅极结构的测试源漏插塞中具有测试电流的测试源漏插塞个数等于邻近第四测试栅极结构的测试源漏插塞中具有测试电流的测试源漏插塞个数；
获取器件沟道电阻的步骤包括：通过
Figure FDA0002891782930000071
获取器件沟道电阻；
其中，n为单个器件栅极结构横跨的器件区鳍部的个数，m为单个测试栅极结构横跨的测试区鳍部的个数，R22为器件沟道电阻，U21为第三沟道电压，U22为第四沟道电压，I20为测试电流；Lg21为第一测试栅极结构的宽度，Lg22为第二测试栅极结构的宽度，Lch2为所述器件栅极结构的宽度。
19.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括器件区和测试区；
形成多个分立的器件栅极结构以及器件源漏掺杂区，所述器件栅极结构位于所述器件区衬底上，所述器件源漏掺杂区位于相邻器件栅极结构之间的衬底中；
形成多个分立的测试栅极结构和测试源漏掺杂区，所述测试栅极结构位于所述测试区衬底上，所述测试源漏掺杂区位于相邻测试栅极结构之间的衬底中，所述测试源漏掺杂区的个数大于2，多个测试栅极结构中具有第一测试栅极结构和第二测试栅极结构，所述第一测试栅极结构和第二测试栅极结构的宽度不相等，且所述第一测试栅极结构到相邻测试栅极结构之间的间距与第二测试栅极结构到相邻测试栅极结构之间的间距相等，或者，所述第一测试栅极结构与相邻测试栅极结构之间的间距为第一间距，所述第二测试栅极结构与相邻测试栅极结构之间的间距为第二间距，所述第一间距与第二间距不相等，所述第一测试栅极结构和第二测试栅极结构的宽度相等；
形成连接所述器件源漏掺杂区的器件源漏插塞；
形成连接所述测试源漏掺杂区的测试源漏插塞，所述测试源漏插塞沿垂直于所述测试栅极结构侧壁方向上的尺寸与器件源漏插塞沿垂直于所述器件栅极结构侧壁方向上的尺寸相等。
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