KR20080090723A - 트랜지스터 테스트 패턴 - Google Patents

트랜지스터 테스트 패턴 Download PDF

Info

Publication number
KR20080090723A
KR20080090723A KR1020070033901A KR20070033901A KR20080090723A KR 20080090723 A KR20080090723 A KR 20080090723A KR 1020070033901 A KR1020070033901 A KR 1020070033901A KR 20070033901 A KR20070033901 A KR 20070033901A KR 20080090723 A KR20080090723 A KR 20080090723A
Authority
KR
South Korea
Prior art keywords
transistor
gate
pattern
bit line
test pattern
Prior art date
Application number
KR1020070033901A
Other languages
English (en)
Inventor
구동철
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070033901A priority Critical patent/KR20080090723A/ko
Publication of KR20080090723A publication Critical patent/KR20080090723A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Automation & Control Theory (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

본 발명은, 트랜지스터 특성을 평가하고 게이트 저항을 분석하며, 게이트 스페이서를 평가하는 트랜지스터 테스트 패턴에 있어서, 트랜지스터가 형성된 웰을 포함한 반도체기판 상에 지그재그로 배치되는 게이트 양단에 하이 및 로우 전압을 인가할 수 있도록 상기 하이 전압을 인가하는 게이트 일단에 비트라인 콘택과 비트라인 및 금속플러그와 금속배선이 연결되고, 상기 게이트 사이에 소오스/드레인 전압을 인가하는 비트라인이 각각 배치되며, 상기 소오스/드레인 전압을 인가하는 비트라인은 각각 서로 분리되고, 상기 각 분리된 비트라인끼리는 서로 연결되는 구조로 구성된 주변 영역의 트랜지스터 패턴을 이용한 트랜지스터 테스트 패턴을 포함한다.

Description

트랜지스터 테스트 패턴{Test pattern of transistor}
도 1a는 종래의 주변 영역의 트랜지스터를 나타낸 평면도.
도 1b는 종래의 게이트 저항 패턴을 나타낸 단면도.
도 1c는 종래의 밀러 패턴을 나타낸 평면도 및 단면도.
도 2는 본 발명의 실시예에 따른 트랜지스터 테스트 패턴.
도 3은 본 발명의 실시예에 따른 트랜지스터 테스트 패턴에서 특성 평가를 설명하는 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200,300: 반도체기판 220,320: 게이트
231,331: 제1비트라인 콘택 232,332: 제2비트라인 콘택
241,341: 제1비트라인 242,342: 제2비트라인
251,351: 제1금속플러그 252,352: 제2금속플러그
261,361: 제1금속배선 262,362: 제2금속배선
본 발명은 반도체 소자의 테스트 패턴에 관한 것으로, 보다 자세하게는, 트 랜지스터의 분석 정확도를 높일 수 있는 반도체 소자의 테스트 패턴에 관한 것이다.
통상, 반도체 소자는 제조 공정시 이상 유무를 시험하고, 공정 특성을 평가하기 위하여 테스트 패턴(Test Pattern)을 구비한다.
상기 테스트 패턴은 반도체 소자를 구성하는 각각의 부분들의 전기적 특성을 분석하여 상기 반도체 소자의 제조 공정 상의 이상 유무를 검출하고, 공정 특성을 평가하여 공정의 한계와 공정 마진(Margin)을 확보할 수 있도록 해준다.
일반적으로, 반도체 소자의 테스트 패턴 중에서, 주변 영역(Peri)의 트랜지스터 패턴에서 트랜지스터 특성 관련 인자(Vt, Id 등)를 추출하여 트랜지스터의 특성을 평가하며, 게이트 저항 패턴(gate Rs pattern)에서 저항을 분석하고, 밀러 패턴(miller pattern)에서 게이트 스페이서(gate spacer)의 두께 변화에 의한 오버랩 캐패시턴스(overlap capacitance)를 추정하여 전기적인(electric) 특성으로 게이트 스페이서(gate spacer)를 평가하는 트랜지스터 테스트 패턴(transistor test pattern)이 있다.
도 1a는 주변 영역의 트랜지스터 패턴을 나타낸 평면도이며, 도 1b는 게이트 저항 패턴을 나타낸 단면도이며, 도 1c는 밀러 패턴을 나타낸 평면도 및 단면도이다.
도 1a 내지 도 1c에서 미설명된 도면 부호 100은 반도체기판을, 110은 활성영역을, 120은 게이트를, 121은 데미 게이트를, 122는 게이트 스페이서를, 131은 비트라인 콘택을, 141은 비트라인을, 151은 금속플러그를, 161은 금속배선을, 171 와 172 및 173은 층간절연막을 각각 나타낸다.
그러나, 점차적으로 반도체 소자의 디자인-룰(design-rule)이 감소 됨에 따라, 그에 대응하여 트랜지스터의 크기도 점차적으로 작아지게 되면서 게이트 CD(Critical Dimension) 또는 게이트 스페이서 두께의 작은 변화에도 트랜지스터 특성이 민감하게 반응하여 트랜지스터의 분석 및 제조에 어려움이 더해지고 있는 실정이다.
또한, 특성을 평가하기 위한 각각의 패턴 사이즈가 다르고 각각의 패턴들이 한 곳에 모여있지 않는 것으로 인해, 즉, 테스트 패턴 배열 위치의 상이성 및 게이트 CD 차이 등의 이유로 트렌지스터의 분석 정확도를 높이기는 점점 어려워지고 있다.
본 발명은 새로운 테스트 패턴을 형성하여 트랜지스터 분석 특성을 향상시킬 수 있는 트랜지스터 테스트 패턴을 제공함에 그 목적이 있다.
본 발명은, 트랜지스터 특성을 평가하고 게이트 저항을 분석하며, 게이트 스페이서를 평가하는 트랜지스터 테스트 패턴에 있어서, 웰을 포함한 반도체기판 상에 지그재그로 배치되는 게이트 양단에 하이 및 로우 전압을 인가할 수 있도록 상기 하이 전압을 인가하는 게이트 일단에 제1비트라인 콘택을 포함한 제1비트라인 및 제1금속플러그를 포함한 제1금속배선이 연결되고, 상기 게이트 사이에 소오스/드레인 전압을 인가하는 제2비트라인이 각각 배치되며, 상기 소오스/드레인 전압을 인가하는 제2비트라인은 각각 서로 분리되고, 상기 각 분리된 제2비트라인 끼리는 서로 연결되는 구조로 구성된 주변 영역의 트랜지스터 패턴을 이용한 트랜지스터 테스트 패턴을 제공한다.
여기서, 상기 드레인 전압을 인가하는 제2비트라인은 제2금속플러그를 포함한 제2금속배선이 연결되는 것을 포함한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 트랜지스터 특성을 평가하고 게이트 저항을 분석하며, 게이트 스페이서를 평가하는 트랜지스터 테스트 패턴에 관한 것으로, 트랜지스터 특성과 게이트 저항 분석 및 게이트 스페이서의 평가를 주변 영역의 트랜지스터 패턴에서 측정할 수 있도록 개량된 주변 영역의 트랜지스터 패턴을 구성하는 것을 특징으로 한다.
이와 같이, 본 발명은 주변 영역의 트랜지스터 패턴만으로 트랜지스터 특성을 평가하고, 게이트 저항을 분석하며, 게이트 스페이서를 평가함에 따라 각각의 패턴에서 각 특성을 평가하는 트랜지스터 패턴의 테스트 패턴 보다 트랜지스터의 분석 정확도를 높일 수 있다.
자세하게, 도 2는 본 발명의 실시예에 따른 트랜지스터 테스트 패턴을 도시한 평면도로서, 도시된 바와 같이, 상기 트랜지스터 테스트 패턴은, 웰을 포함한 반도체기판(200) 상에 지그재그로 배치되는 게이트(220) 양단에 하이(high) 및 로 우(low) 전압을 인가할 수 있도록 상기 하이 전압을 인가하는 게이트(220) 일단에 제1비트라인 콘택(231)을 포함한 제1비트라인(241) 및 제1금속플러그(251)를 포함한 제1금속배선(261)이 연결되고, 상기 게이트(220) 사이에 소오스/드레인 전압을 인가하는 제2비트라인 콘택(232)을 포함한 제2비트라인(242)이 각각 배치되며, 상기 소오스/드레인 전압을 인가하는 제2비트라인(242)은 각각 서로 분리되고, 상기 각 분리된 제2비트라인(242)끼리는 서로 연결되는 구조인 주변 영역의 트랜지스터 패턴으로 구성된다.
그리고, 상기 드레인 전압을 인가하는 제2비트라인(242)은 제2금속플러그(252)를 포함한 제2금속배선(262)이 연결되어 있다.
이처럼, 트랜지스터로 사용되는 게이트 양단에 하이(high) 및 로우(low) 전압을 인가할 수 있도록 상기 하이 전압을 인가하는 게이트 일단에 제1비트라인 콘택을 포함한 제1비트라인 및 제1금속플러그를 포함한 제1금속배선이 연결되어, 이로 인해, 게이트 저항을 측정하게 되며, 상기 게이트를 길게 지그재그로 형성되는 것으로 인해, 게이트 스페이서의 척도인 오버랩 캐패시턴스(overlap capacitance) 값을 충분히 크게 하여 게이트 스페이서의 두께를 주변 영역의 트랜지스터 패턴에서 정확히 평가할 수 있다.
구체적으로, 종래의 트랜지스터를 분석하는 트랜지스터 테스트 패턴에서는, 주변 영역의 트랜지스터 패턴에서 트랜지스터 특성을 평가하며, 게이트 저항 패턴에서 저항을 분석하고, 밀러 패턴에서 게이트 스페이서를 평가하는 방식으로 진행하였다.
그러나, 점차적으로 반도체 소자의 디자인-룰이 감소됨에 따라 트랜지스터의 크기도 작아지게 되면서 게이트 CD(Critical Dimension) 또는 게이트 스페이서 두께의 작은 변화에도 트랜지스터 특성이 민감하게 반응하여 트랜지스터의 분석 및 제조에 어려움이 더해지고 있으며, 아울러, 웨이퍼 내의 테스트 패턴 배열 위치의 상이성 및 게이트 CD 차이 등의 이유로 분석의 정확도를 높이기가 점점 어려워지고 있다.
이에, 본 발명에서는 트랜지스터 특성을 평가함과 아울러 게이트 저항 및 게이트 스페이서의 특성까지 측정 가능한 주변 영역의 트랜지스터 패턴을 구성하여 트랜지스터의 분석 정확도를 높일 수 있다.
즉, 본 발명에 따른 트랜지스터 테스트 패턴에서는 트랜지스터 특성과 게이트 저항 분석 및 게이스 스페이서의 특성을 각각의 패턴에서 측정하지 아니하고, 상기 주변 영역의 트랜지스터 패턴으로 트랜지스터 특성을 평가함과 아울러 게이트 저항 패턴 없이 게이트 저항을 분석하고, 밀러 패턴 없이 게이트 스페이서를 평가할 수 있으므로, 종래의 각각의 패턴에서 트랜지스터를 분석하는 경우보다 정확한 트랜지스터의 분석을 확보하게 된다.
도 3를 참조하여 상기 주변 영역의 트랜지스터 패턴을 이용하여 트랜지스터 특성과 게이트 저항 및 게이트 스페이서의 특성을 측정하는 것을 설명하면 다음과 같다.
먼저, 일단에 제1비트라인 콘택(331)을 포함한 제1비트라인(341) 및 제1금속플러그(351)를 포함한 제1금속배선(361)이 연결된 게이트(320)에 인가하는 전압=게 이트 하이 전압+게이트 로우 전압(Vg=Vg_high+Vg_low)과 웰에 인가하는 전압(Vb) 및 제2비트라인 콘택(332)을 포함한 제2비트라인(342)이 형성되며, 드레인 전압에 인가하는 제2비트라인(342)은 제2금속플러그(352)를 포함한 제2금속배선(362)과 연결된 비트라인의 소오스 전압(Vs) 및 비트라인(342)의 드레인 전압(Vd)으로서 트랜지스터 특성을 얻을 수 있다.
그리고, 게이트 하이 전압(Vg_high)과 게이트 로우 전압(Vg_low)으로서 게이트의 저항을 측정할 수 있다.
또한, 게이트에 인가하는 전압, 즉, 게이트 하이 전압 + 게이트 로우 전압(Vg=Vg_high+Vg_low), 웰에 인가하는 전압(Vb), 비트라인의 소오스 전압(Vs) 및 비트라인의 드레인 전압(Vd)으로서 밀러 특성, 즉, 게이트 스페이서의 두께 측정이 가능하다.
이처럼, 기존의 밀러 패턴과 같이 충분히 게이트 폭이 크게 증가되는 것으로 오버랩 캐패시턴스의 정확도를 높일 수 있어 게이트의 스페이서 특성을 측정할 수 있게 된다.
도 3에서 미설명된 도면 부호 300은 반도체기판을 나타낸다.
따라서, 본 발명은 주변 영역의 트랜지스터 패턴으로 트랜지스터 특성을 평가하고 게이트 저항을 분석하며, 게이트 스페이서를 평가할 수 있게 되어, 이를 통해, 트랜지스터의 분석 정확도를 높일 수 있다.
즉, 하나의 트랜지스터 패턴, 즉, 주변 영역의 트랜지스터 패턴에서 트랜지스터 특성과 게이트 저항 및 게이트 스페이서를 모두 측정할 수 있음으로, 가장 정 확하게 트랜지스터를 분석할 수 있게 된다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
본 발명은, 트랜지스터 특성과 게이트 저항 및 게이스 스페이서의 특성을 각각의 패턴에서 측정하지 않고, 주변 영역의 트랜지스터 패턴에서 트랜지스터 특성을 평가함과 아울러 게이트 저항 패턴 없이 게이트 저항을 분석하고, 밀러 패턴 없이 게이트 스페이서를 평가하는 것으로, 이를 통해, 보다 정확한 트랜지스터의 분석을 확보하게 된다.

Claims (2)

  1. 트랜지스터 특성을 평가하고 게이트 저항을 분석하며, 게이트 스페이서를 평가하는 트랜지스터 테스트 패턴에 있어서,
    웰을 포함한 반도체기판 상에 지그재그로 배치되는 게이트 양단에 하이 및 로우 전압을 인가할 수 있도록 상기 하이 전압을 인가하는 게이트 일단에 제1비트라인 콘택을 포함한 제1비트라인 및 제1금속플러그를 포함한 제1금속배선이 연결되고, 상기 게이트 사이에 소오스/드레인 전압을 인가하는 제2비트라인이 각각 배치되며, 상기 소오스/드레인 전압을 인가하는 제2비트라인은 각각 서로 분리되고, 상기 각 분리된 제2비트라인 끼리는 서로 연결되는 구조로 구성된 주변 영역의 트랜지스터 패턴을 이용한 트랜지스터 테스트 패턴.
  2. 제 1 항에 있어서,
    상기 드레인 전압을 인가하는 제2비트라인은 제2금속플러그를 포함한 제2금속배선이 연결되는 것을 특징으로 하는 트랜지스터 테스트 패턴.
KR1020070033901A 2007-04-05 2007-04-05 트랜지스터 테스트 패턴 KR20080090723A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070033901A KR20080090723A (ko) 2007-04-05 2007-04-05 트랜지스터 테스트 패턴

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070033901A KR20080090723A (ko) 2007-04-05 2007-04-05 트랜지스터 테스트 패턴

Publications (1)

Publication Number Publication Date
KR20080090723A true KR20080090723A (ko) 2008-10-09

Family

ID=40151770

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070033901A KR20080090723A (ko) 2007-04-05 2007-04-05 트랜지스터 테스트 패턴

Country Status (1)

Country Link
KR (1) KR20080090723A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109411448A (zh) * 2018-10-15 2019-03-01 武汉新芯集成电路制造有限公司 一种可靠性测试结构及测试方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109411448A (zh) * 2018-10-15 2019-03-01 武汉新芯集成电路制造有限公司 一种可靠性测试结构及测试方法

Similar Documents

Publication Publication Date Title
KR100940415B1 (ko) 배면 드레인 구조 웨이퍼의 온저항 측정방법
US7355201B2 (en) Test structure for measuring electrical and dimensional characteristics
US8000935B2 (en) Diagnostic method for root-cause analysis of FET performance variation
KR100798657B1 (ko) 반도체 장치의 구조 및 그 제조 방법
US8108175B2 (en) Method for determining self-heating free I-V characterstics of a transistor
US8586981B2 (en) Silicon-on-insulator (“SOI”) transistor test structure for measuring body-effect
US7932105B1 (en) Systems and methods for detecting and monitoring nickel-silicide process and induced failures
JP2858390B2 (ja) 縦型半導体装置の特性測定方法
KR20080090723A (ko) 트랜지스터 테스트 패턴
CN109119350B (zh) 半导体结构及其形成方法、测量电阻的方法
CN113257790B (zh) 漏电测试结构及漏电测试方法
US7898269B2 (en) Semiconductor device and method for measuring analog channel resistance thereof
JP5009702B2 (ja) 半導体評価素子、半導体集積回路装置および評価方法
KR20150042404A (ko) 반도체 장치의 검사 방법 및 이에 사용되는 프로빙 어셈블리
KR100850140B1 (ko) 모스전계효과 트랜지스터의 오버랩 캐패시턴스 추출을 위한테스트 구조 및 오버랩 캐패시턴스 추출 방법
KR20100013938A (ko) 반도체 소자의 테스트 패턴 및 이의 테스트 방법
KR20080029699A (ko) 리세스 깊이 측정 방법
KR100300055B1 (ko) 반도체 소자의 게이트 크기 평가방법
WO2023283991A1 (zh) 一种接触插塞电阻值的测量方法及测试结构
JP2007134499A (ja) Ｍｏｓ形半導体素子の短絡ゲート位置の検知方法
KR100371147B1 (ko) 반도체 소자의 콘택 저항 측정 방법
KR20080018969A (ko) 테스트 패턴
KR100246187B1 (ko) 테스트패턴
US20080122446A1 (en) Test pattern
US20090210176A1 (en) Methods to select golden devices for device model extractions

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination