KR100850140B1 - 모스전계효과 트랜지스터의 오버랩 캐패시턴스 추출을 위한테스트 구조 및 오버랩 캐패시턴스 추출 방법 - Google Patents

모스전계효과 트랜지스터의 오버랩 캐패시턴스 추출을 위한테스트 구조 및 오버랩 캐패시턴스 추출 방법 Download PDF

Info

Publication number
KR100850140B1
KR100850140B1 KR1020060134973A KR20060134973A KR100850140B1 KR 100850140 B1 KR100850140 B1 KR 100850140B1 KR 1020060134973 A KR1020060134973 A KR 1020060134973A KR 20060134973 A KR20060134973 A KR 20060134973A KR 100850140 B1 KR100850140 B1 KR 100850140B1
Authority
KR
South Korea
Prior art keywords
capacitance
region
gate
overlap
field effect
Prior art date
Application number
KR1020060134973A
Other languages
English (en)
Other versions
KR20080060632A (ko
Inventor
곽상훈
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020060134973A priority Critical patent/KR100850140B1/ko
Publication of KR20080060632A publication Critical patent/KR20080060632A/ko
Application granted granted Critical
Publication of KR100850140B1 publication Critical patent/KR100850140B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 MOSFET 트랜지스터의 오버랩 캐패시턴스 추출을 위한 테스트 구조 및 오버랩 캐패시턴스 추출 방법에 관한 것으로, 소스 영역과 기판 영역이 내부적으로 같이 연결된 모스전계효과 트랜지스터 구조를 마련하고, 오버랩 캐패시턴스 추출 방법으로서 게이트 영역과 소스/기판/드레인 영역간의 제 1 캐패시턴스를 측정하며, 게이트 영역과 소스/기판 영역간의 제 2 캐패시턴스를 측정하고, 제 1 캐패시턴스와 제 2 캐패시턴스의 차를 계산하며, 계산되는 차 값에 따라 오버랩 캐패시턴스를 추출하는 것을 특징으로 한다. 본 발명에 의하면, MOSFET의 소스 영역과 기판 영역을 게이트 전극에 내부적으로 같이 연결하여 MOSFET를 제작하고 각 채널 길이별 오버랩 캐패시턴스를 추출하도록 함으로써, 테스트 구조 크기를 최소화시키면서 기생 캐패시턴스를 배제할 수 있다. 또한, 본 발명은 테스트 구조의 변형을 통해 측정오차를 크게 줄일 수 있다.
오버랩 캐패시턴스, 기생 캐패시턴스

Description

모스전계효과 트랜지스터의 오버랩 캐패시턴스 추출을 위한 테스트 구조 및 오버랩 캐패시턴스 추출 방법{TEST STRUCTURE FOR SAMPLING OVERLAP CAPACITANCE OF METAL-OXIDE SEMICONDUCTOR FIELD EFFECT TRANSISTOR AND METHOD THEREFOR}
도 1은 종래의 오버랩(overlap) 캐패시턴스를 추출하는 일반적인 MOSFET(Metal-Oxide Semiconductor Field Effect Transistor) 구조도,
도 2는 종래의 MOSFET의 테스트 구조도,
도 3은 본 발명의 바람직한 실시예에 따른 MOSFET의 테스트 구조도,
도 4는 본 발명의 바람직한 실시예에 따른 게이트 영역과 소스/기판/드레인 영역간의 캐패시턴스 측정 구조도,
도 5는 본 발명의 바람직한 실시예에 따른 게이트 영역과 소스/기판 영역간의 캐패시턴스 측정 구도도,
도 6은 본 발명의 바람직한 실시예에 따라 계산된 오버랩 캐패시턴스의 결과 그래프.
본 발명은 MOSFET(Metal-Oxide Semiconductor Field Effect Transistor)에 관한 것으로, 특히 테스트 구조 크기를 최소화시키면서 기생 캐패시턴스를 배제하는데 적합한 MOSFET의 오버랩 캐패시턴스 추출을 위한 테스트 구조 및 오버랩 캐패시턴스 추출 방법에 관한 것이다.
일반적으로, 게이트(gate)-드레인(drain) 또는 게이트-소스(source) 양단 사이에 오버랩 되어 있는 캐패시턴스를 오버랩 캐패시턴스라고 정의한다. 이러한 오버랩 캐패시턴스는 SiO2의 두께에 반비례하고, 오버랩 되어 있는 길이에 비례한다.
통상, 드레인과 소스 영역은 대칭적인 구조이므로 게이트-드레인 영역이나 게이트-소스 영역 중 한 부분의 캐패시턴스를 추출하여 오버랩 캐패시턴스를 정의하지만, 이를 추출하기 위해서 기생 캐패시턴스(parasitic capacitance)값을 최소화하여야 하므로 상당히 큰 면적을 가지는 구조를 제작해야 한다.
그러나 테스트 구조(test structure)를 제작하는 공간은 제한적이므로 무한정 크게 제작할 수는 없다. 따라서 소스 영역과 드레인 영역을 내부적으로 연결하여 최대한 측정되는 캐패시턴스 값을 키우는 방법을 이용한다.
도 1은 오버랩 캐패시턴스를 추출하는 일반적인 구조를 나타낸다. 도 1에 도시한 바와 같이, AC 신호가 중첩된 DC 바이어스(bias)를 게이트에 인가하여 드레인/소스 영역에 측정되는 캐패시턴스 값을 이용하여 오버랩 캐패시턴스를 추출한다.
각 영역별 캐패시턴스는 Cacc(Accumulation 상태의 캐패시턴스)와 Cinv(inversion 상태의 캐패시턴스)로 구분되고, 이는 다음 [수학식 1]로 표현된다.
Figure 112006097006989-pat00001
Figure 112006097006989-pat00002
여기서, Cp는 기생 캐패시턴스, Covl은 오버랩 캐패시턴스, W는 MOSFET의 폭, Cox는 게이트 산화막의 캐패시턴스, Lm은 마스크 길이, ΔLov는 오버랩 길이를 각각 나타내며, 상기 두 영역의 차, 즉 Cacc와 Cinv의 차로부터 오버랩 캐패시턴스를 추출할 수 있다.
[수학식 1]로부터 추출한 오버랩 길이를 이용하여 오버랩 캐패시턴스를 추출한다. 그러나 이를 추출하기 위해서는 여러 채널 길이에 따른 MOSFET 구조를 제작하기는 어렵다는 문제가 있다.
일반적인 MOSFET의 경우, 도 2와 같이, 드레인 영역과 소스 영역간의 구조가 동일하므로 오버랩 캐패시턴스를 추출하여 동일한 값을 적용하면 된다. 보통 양산용 테스트 구조의 경우는 칩 사이즈를 확대해야 하므로 많은 공간의 테스트 구조를 할당할 수는 없다. 그러므로 오버랩 캐패시턴스를 평가하는데 어려움이 있다.
본 발명은 상술한 종래 기술의 문제를 해결하기 위한 것으로, 테스트 구조의 크기를 최소화하면서 기생 캐패시턴스가 배제된 MOSFET의 오버랩 캐패시턴스를 추출할 수 있는 MOSFET의 오버랩 캐패시턴스 추출을 위한 테스트 구조 및 오버랩 캐 패시턴스 추출 방법을 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 일 실시예에 따르면, 기판 영역, 소스 영역, 드레인 영역, 게이트 영역을 갖는 모스전계효과 트랜지스터로서, 상기 소스 영역과 상기 기판 영역이 상기 게이트 영역에 내부적으로 함께 연결되는 단위 트랜지스터와, 상기 게이트 영역과 상기 소스/기판/드레인 영역간의 제 1 캐패시턴스와, 상기 게이트 영역과 상기 소스/기판 영역간의 제 2 캐패시턴스의 차를 계산하여 오버랩 캐패시턴스를 추출하는 추출 수단을 포함하는 모스전계효과 트랜지스터의 테스트 구조를 제공한다.
본 발명의 목적을 달성하기 위한 다른 실시예에 따르면, 소스 영역과 기판 영역이 내부적으로 같이 연결된 모스전계효과 트랜지스터 구조의 오버랩 캐패시턴스 추출 방법으로서, 상기 게이트 영역과 상기 소스/기판/드레인 영역간의 제 1 캐패시턴스를 측정하는 단계와, 상기 게이트 영역과 상기 소스/기판 영역간의 제 2 캐패시턴스를 측정하는 단계와, 상기 제 1 캐패시턴스와 제 2 캐패시턴스의 차를 계산하는 단계와, 상기 계산되는 차 값에 따라 오버랩 캐패시턴스를 추출하는 단계를 포함하는 모스전계효과 트랜지스터의 오버랩 캐패시턴스 추출 방법을 제공한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
설명에 앞서, 본 발명의 핵심 기술 요지는, MOSFET의 소스 영역과 기판 영역을 내부적으로 연결하여 MOSFET를 제작하고 각 채널 길이별 오버랩 캐패시턴스를 추출한다는 것이다. 0.13㎛ 공정 이하의 소자에서는 얇은 게이트 두께로 인해 측정되는 게이트 캐패시턴스가 단위 트랜지스터에서 측정될 수 있을 만큼 충분히 큰 값이므로 본 발명에서 제안하는 구조를 이용할 수 있다. 통상, 양산으로 이관된 후 프로세스 모니터링을 하기 위해서는 VBS=0인 상황에서 측정을 하기 때문에 기판 영역과 소스 영역이 각각 따로 게이트 전극과 연결되어 있다고 해도 큰 문제는 발생하지 않는다. 그러나 이를 외부적으로 연결하는 경우에는 케이블이나 패드 캐패시턴스가 기생 캐패시턴스로 작용을 하기 때문에, 측정시 정확도가 감소하게 된다. 그러므로 본 발명에서와 같이, 내부적인 라인을 통하여 연결함으로써 외부 케이블이나 패드에 대한 캐패시턴스 영향을 최소화할 수 있다.
도 3은 본 발명의 바람직한 실시예에 따른 MOSFET의 테스트 구조이다.
도 3에 도시한 바와 같이, 본 발명에 따른 MOSFET 구조는 그 소스 영역(S)과 기판 영역(B)이 게이트 전극에 내부적으로 같이 연결된 것을 특징으로 한다.
도 2의 종래 MOSFET 구조는 소스 영역(S)과 기판 영역(B)이 게이트 전극과 각각 따로 연결되어 있기 때문에 패드 캐패시턴스가 기생 캐패시턴스로 작용할 가능성이 크나, 도 3과 같은 본 실시예에서는 소스 영역(S)과 기판 영역(B)이 내부적으로 같이 게이트 전극에 연결되어 있기 때문에 외부 케이블이나 패드에 대한 캐패시턴스 영향을 최소화할 수 있다.
이하에서는 상기와 같은 테스트 구조를 이용하여 오버랩 캐패시턴스를 추출하는 방법에 대해 기술하기로 한다.
먼저, 도 4와 같이 MOSFET 구조의 게이트 영역과 소스 영역, 기판 영역, 드레인 영역간의 캐패시턴스를 측정한다. 본 발명에서 제안하는 구조는 MOSFET의 소스와 기판간은 서로 연결되어 있다. 이때, 도 4에서 측정되는 제 1 게이트 캐패시턴스(Cg1)는 게이트 산화막 캐패시턴스(Cox)와 게이트/드레인 영역간의 오버랩 캐패시턴스(Cgd), 게이트/소스 영역간의 오버랩 캐패시턴스(Cgs), 게이트/기판 영역간의 오버랩 캐패시턴스(Cgb), 기생 캐패시턴스(Cp)를 모두 포함하는 것을 특징으로 한다.
LCR 메타는 하이 포트(high port)와 로 포트(low port)로 구성되는데, 하이 포트쪽으로 작은 신호가 포함된 DC 전압이 인가되고, 로 포트에서는 캐패시턴스나 인덕턴스, 레지스턴스 등을 추출해내는 장비이다.
이와 같은 Cg1에 대한 측정이 완료되면, 도 5와 같은 구성을 구현한다.
도 5에서는, 게이트 영역과 소스 영역, 기판 영역간의 캐패시턴스를 측정한다. 이때, 측정되는 제 2 게이트 캐패시턴스(Cg2)는 게이트/드레인 영역간의 오버랩 캐패시턴스(Cgd)가 제외된 캐패시턴스가 된다.
이를 정리하여 표현하면 다음 [수학식 2]와 같다.
Cg1(Vgs) = Cox(Vgs) + C gd (V gs ) + Cgs(Vgs) + Cgb(Vgs) + Cp
Cg2(Vgs) = Cox(Vgs) + Cgs(Vgs) + Cgb(Vgs) + Cp
그러므로 게이트/드레인 영역간의 오버랩 캐패시턴스는 다음 [수학식 3]과 같이 표현된다.
Cgd(Vgs) = Cg1(Vgs) - Cg2(Vgs)
[수학식 3]에서 알 수 있듯이, 제 1 게이트 캐패시턴스(Cg1)와 제 2 게이트 캐패시턴스(Cg2)의 차이로부터 정확한 게이트/드레인 오버랩 캐패시턴스를 추출할 수 있으므로, 테스트 구조 크기를 최소화시킨다 하더라도 기생 캐패시턴스는 배제시킬 수 있다.
상기와 같은 방법을 이용하여 각 채널의 길이별 MOSFET의 Cgd(Vgs)값은 반전(inversion)되기 이전의 캐패시턴스 값으로 표현된다. 이 방법은 두 캐패시턴스의 차이를 이용하는 방법이기 때문에 게이트 CD 바이어스의 변화에 따른 오차를 줄일 수 있다.
그러므로 채널 길이별 Cgd(Vgs)값은 큰 차이를 나타내지 않는다. 글로벌 모델(Global model)의 경우는 각 채널 길이별 추출값의 평균값을 이용하여 오버랩 캐패시턴스를 정의하고, 비닝 모델(binning model)의 경우는 각 채널 길이에 맞는 오버랩 캐패시턴스를 정의할 수 있다.
다음 [수학식 4]는 상기한 방법으로 구하는 오버랩 캐패시턴스의 정의식이다.
Figure 112006097006989-pat00003
여기서, 상기 Cgd은 게이트/드레인 영역간의 오버랩 캐패시턴스, 상기 Vgs는 게이트/소스 영역간의 전압, 상기 W는 상기 모스전계효과 트랜지스터의 폭을 각각 뜻한다.
본 발명에서 제안하는 방법으로 계산된 Covl(Vgs)는 도 6의 오버랩 캐패시턴스 그래프에 보다 상세히 표현된다. 상기와 같이 계산된 결과값을 이용하여 오버랩 캐패시턴 값을 추출할 수 있다.
도 6에서 알 수 있듯이, Cg1과 Cg2는 기존 테스트 구조에서 측정한 값이다. 이 값에는 패드 캐패시턴스 및 프로브(probe) 장비로부터 발생되는 기생 캐패시턴스가 포함되어 있다. 물론 계산된 오버랩 캐패시턴스는 두 캐패시턴스의 차이로부터 계산하므로 이와 같은 기생 캐패시턴스는 보상이 되지만 보통 Cg1 값을 이용하여 산화막의 전기적인 두께를 결정하는데, 본 발명에서 제안한 구조를 이용하면 이로부터 발생하는 기생 캐패시턴스에 의해 발생되는 오차를 줄일 수 있다.
즉, 본 발명에 따른 테스트 구조는, 큰 면적의 구조가 필요하지 않고 일반적인 단위 트랜지스터를 이용하여 오버랩 캐패시턴스를 추출할 수 있으므로 양산용 제품에 대해서 테스트 구조의 사용공간을 최소화할 수 있다. 또한, 본 발명에 따른 오버랩 캐패시턴스 추출 방법은, 두 캐패시턴스(Cg1, Cg2)의 차이로부터 추출하는 방법이므로 기생 캐패시턴스를 배제시키고 게이트 CD 바이어스에 대한 오차를 최소화하여 보다 정확한 오버랩 캐패시턴스를 구할 수 있다.
이상 설명한 바와 같이, 본 발명은 MOSFET의 소스 영역과 기판 영역을 게이트 전극에 내부적으로 같이 연결하여 MOSFET를 제작하고 각 채널 길이별 오버랩 캐 패시턴스를 추출하도록 구현한 것이다.
본 발명에 의하면, MOSFET의 소스 영역과 기판 영역을 게이트 전극에 내부적으로 같이 연결하여 MOSFET를 제작하고 각 채널 길이별 오버랩 캐패시턴스를 추출하도록 함으로써, 테스트 구조 크기를 최소화시키면서 기생 캐패시턴스를 배제할 수 있다. 또한, 본 발명은 테스트 구조의 변형을 통해 측정오차를 크게 줄일 수 있다.
이상, 본 발명의 실시예에 대해 상세히 기술하였으나 본 발명은 이러한 실시예에 국한되는 것은 아니며, 후술하는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자로부터 여러 가지 변형이 가능함은 물론이다.

Claims (6)

  1. 소스 영역과 기판 영역이 내부적으로 같이 연결된 모스전계효과 트랜지스터 구조의 오버랩 캐패시턴스 추출 방법으로서,
    상기 모스전계효과 트랜지스터 구조의 게이트 영역과 상기 모스전계효과 트랜지스터 구조의 소스 영역, 기판 영역, 드레인 영역간의 제 1 캐패시턴스를 측정하는 단계와,
    상기 모스전계효과 트랜지스터 구조의 게이트 영역과 상기 모스전계효과 트랜지스터 구조의 소스 영역, 기판 영역간의 제 2 캐패시턴스를 측정하는 단계와,
    상기 제 1 캐패시턴스와 제 2 캐패시턴스의 차를 계산하는 단계와,
    상기 계산되는 차 값에 따라 오버랩 캐패시턴스를 추출하는 단계
    를 포함하는 모스전계효과 트랜지스터의 오버랩 캐패시턴스 추출 방법.
  2. 제 1 항에 있어서,
    상기 제 1 캐패시턴스는 게이트 산화막 캐패시턴스, 게이트/드레인 영역간의 오버랩 캐패시턴스, 게이트/소스 영역간의 오버랩 캐패시턴스, 게이트/기판 영역간의 오버랩 캐패시턴스, 기생 캐패시턴스를 포함하는 것을 특징으로 하는 모스전계효과 트랜지스터의 오버랩 캐패시턴스 추출 방법.
  3. 제 1 항에 있어서,
    상기 제 2 캐패시턴스는 게이트 산화막 캐패시턴스, 게이트/소스 영역간의 오버랩 캐패시턴스, 게이트/기판 영역간의 오버랩 캐패시턴스, 기생 캐패시턴스를 포함하는 것을 특징으로 하는 모스전계효과 트랜지스터의 오버랩 캐패시턴스 추출 방법.
  4. 제 1 항에 있어서,
    상기 제 1 캐패시턴스와 제 2 캐패시턴스의 차에 의해 기생 캐패시턴스가 배제되는 것을 특징으로 하는 모스전계효과 트랜지스터의 오버랩 캐패시턴스 추출 방법.
  5. 제 1 항에 있어서,
    상기 오버랩 캐패시턴스는,
    수학식
    Figure 112006097006989-pat00004
    으로부터 추출되며,
    상기 Cgd은 게이트/드레인 영역간의 오버랩 캐패시턴스, 상기 Vgs는 게이트/소스 영역간의 전압, 상기 W는 상기 모스전계효과 트랜지스터의 폭인 것을 특징으로 하는 모스전계효과 트랜지스터의 오버랩 캐패시턴스 추출 방법.
  6. 기판 영역, 소스 영역, 드레인 영역, 게이트 영역을 갖는 모스전계효과 트랜지스터로서,
    상기 소스 영역과 상기 기판 영역이 상기 게이트 영역에 내부적으로 함께 연결되는 단위 트랜지스터와,
    상기 게이트 영역과 상기 소스 영역, 기판 영역, 드레인 영역간의 제 1 캐패시턴스와, 상기 게이트 영역과 상기 소스, 영역, 기판 영역간의 제 2 캐패시턴스의 차를 계산하여 오버랩 캐패시턴스를 추출하는 추출 수단
    을 포함하는 모스전계효과 트랜지스터의 테스트 구조.
KR1020060134973A 2006-12-27 2006-12-27 모스전계효과 트랜지스터의 오버랩 캐패시턴스 추출을 위한테스트 구조 및 오버랩 캐패시턴스 추출 방법 KR100850140B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060134973A KR100850140B1 (ko) 2006-12-27 2006-12-27 모스전계효과 트랜지스터의 오버랩 캐패시턴스 추출을 위한테스트 구조 및 오버랩 캐패시턴스 추출 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060134973A KR100850140B1 (ko) 2006-12-27 2006-12-27 모스전계효과 트랜지스터의 오버랩 캐패시턴스 추출을 위한테스트 구조 및 오버랩 캐패시턴스 추출 방법

Publications (2)

Publication Number Publication Date
KR20080060632A KR20080060632A (ko) 2008-07-02
KR100850140B1 true KR100850140B1 (ko) 2008-08-04

Family

ID=39813136

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060134973A KR100850140B1 (ko) 2006-12-27 2006-12-27 모스전계효과 트랜지스터의 오버랩 캐패시턴스 추출을 위한테스트 구조 및 오버랩 캐패시턴스 추출 방법

Country Status (1)

Country Link
KR (1) KR100850140B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103915360B (zh) * 2013-01-08 2016-08-10 中芯国际集成电路制造(上海)有限公司 检测晶体管重叠电容的方法、消除晶体管重叠电容的方法
CN117410194B (zh) * 2023-09-08 2024-04-05 山东大学 一种SiC MOSFET各部分栅电容及器件沟道电容的精确提取方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0836020A (ja) * 1994-07-25 1996-02-06 Toshiba Corp Ｍｏｓｆｅｔの特性評価方法及び特性評価装置
JP2000216258A (ja) 1999-01-22 2000-08-04 Nec Corp Ｍｏｓｆｅｔのオ―バ―ラップ長・オ―バ―ラップ容量測定方法、測定装置および記録媒体
KR20060020365A (ko) * 2004-08-31 2006-03-06 매그나칩 반도체 유한회사 캐패시턴스 측정이 가능한 이미지센서 및 그의 캐패시턴스측정 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0836020A (ja) * 1994-07-25 1996-02-06 Toshiba Corp Ｍｏｓｆｅｔの特性評価方法及び特性評価装置
JP2000216258A (ja) 1999-01-22 2000-08-04 Nec Corp Ｍｏｓｆｅｔのオ―バ―ラップ長・オ―バ―ラップ容量測定方法、測定装置および記録媒体
KR20060020365A (ko) * 2004-08-31 2006-03-06 매그나칩 반도체 유한회사 캐패시턴스 측정이 가능한 이미지센서 및 그의 캐패시턴스측정 방법

Also Published As

Publication number Publication date
KR20080060632A (ko) 2008-07-02

Similar Documents

Publication Publication Date Title
CN101136347A (zh) 一种mos管界面态的测试方法
WO2012126237A1 (zh) 一种soi场效应晶体管spice模型系列的建模方法
US8000935B2 (en) Diagnostic method for root-cause analysis of FET performance variation
US5773317A (en) Test structure and method for determining metal-oxide-silicon field effect transistor fringing capacitance
US7405090B2 (en) Method of measuring an effective channel length and an overlap length in a metal-oxide semiconductor field effect transistor
KR100850140B1 (ko) 모스전계효과 트랜지스터의 오버랩 캐패시턴스 추출을 위한테스트 구조 및 오버랩 캐패시턴스 추출 방법
US7514940B1 (en) System and method for determining effective channel dimensions of metal oxide semiconductor devices
KR100853791B1 (ko) 반도체 소자의 두께 측정 방법
WO2022077980A1 (zh) 晶体管测试器件的接触电阻的测量方法与计算机可读介质
US8586981B2 (en) Silicon-on-insulator (“SOI”) transistor test structure for measuring body-effect
JP3296315B2 (ja) Ｍｏｓｆｅｔのオーバーラップ長・オーバーラップ容量測定方法、測定装置および記録媒体
CN108899320B (zh) 一种mosfet栅氧化层电容校准结构
CN104716065B (zh) 金属氧化物半导体场效应晶体管电容‑电压特性修正方法
CN104103628A (zh) 晶体管重叠电容的测试结构及其测试方法
US10529631B1 (en) Test structures and method for electrical measurement of FinFET fin height
US20100153079A1 (en) Method of modeling capacitor mismatch
KR100707586B1 (ko) Ｍｏｓ 트랜지스터 소자의 게이트 산화막 정전용량 특성측정 방법
KR20150042404A (ko) 반도체 장치의 검사 방법 및 이에 사용되는 프로빙 어셈블리
US20050260776A1 (en) Structure and method for extraction of parasitic junction capacitance in deep submicron technology
US7751995B2 (en) Capacitance measurement method employing floating gate of semiconductor device
Tomaszewski et al. Characterization of gate overlap capacitances and effective channel size in MOSFETs
WO2022077979A1 (zh) 寄生电容的检测方法、存储器和可读存储介质
JP2001338986A (ja) Ｍｉｓｆｅｔのオーバラップ長抽出方法、抽出装置及び抽出プログラムを収納した記録媒体
JP2003258054A (ja) Ｍｏｓトランジスタ実効チャネル長の評価方法
KR20080029699A (ko) 리세스 깊이 측정 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee