KR20060020365A - 캐패시턴스 측정이 가능한 이미지센서 및 그의 캐패시턴스측정 방법 - Google Patents
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Abstract
본 발명은 포토다이오드에 대한 직접적인 콘택없이 포토다이오드의 캐패시턴스를 보다 정확하게 측정할 수 있는 이미지센서 및 그 캐패시턴스 측정 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, P0영역/n-영역/P형 기판이 적층된 구조를 갖는 핀드 포토다이오드를 포함하여 실질적인 소자 구동을 위해 기판에 제공되는 화소어레이; 및 상기 화소어레이와 함께 동일한 상기 기판에 집적되며, P0영역/n-영역/P 형의 기판이 적층된 구조의 테스트용 핀드 포토다이오드와 게이트전극 및 플로팅 확산영역을 구비하는 복수의 테스트용 단위화소를 갖는 테스트용 화소어레이를 포함하며, 상기 테스트용 화소어레이는, 상기 복수의 테스트용 단위화소의 플로팅 확산영역에 공통 접속된 제1패드와, 상기 복수의 테스트용 단위화소의 게이트전극에 공통 접속된 제2패드와, 상기 테스트용 단위화소의 P형 기판에 접속된 제3패드를 구비하는 것을 특징으로 하는 이미지센서를 제공한다.
또한, 본 발명은, 상기한 구조를 갖는 이미지센서의 캐패시턴스 측정 방법에 있어서, 상기 플로팅 확산영역으로부터 상기 P형 기판 까지의 캐패시턴스 'C1'을 측정하는 단계; 상기 플로팅 확산영역의 캐패시턴스 'C2'를 측정하는 단계; 상기 게이트전극의 캐패시턴스 'C3'를 측정하는 단계; 및 '(C1-C2-C3)/테스트용 단위화소의 수'에 의해 포토다이오드의 캐패시턴스를 산출하는 단계를 포함하는 이미지센서의 캐패시턴스 측정 방법을 제공한다.
핀드 포토다이오드, 테스트 패턴, 캐패시턴스, 패드, 콘택, 화소어레이, 포토다이오드.
Description
도 1은 4개의 트랜지스터로 이루어지는 CMOS 이미지센서의 단위 화소를 도시한 회로도.
도 2는 본 발명의 일실시예에 따른 포토다이오드의 캐패시턴스 측정 방식을 도시한 모식도.
도 3은 본 발명의 일실시예에 따른 포토다이오드의 캐패시턴스 측정용 테스트 패턴을 갖는 이미지센서를 도시한 평면도.
도 4는 도 3을 a-a' 방향으로 절취한 단면도.
도 5는 도 3을 b-b' 방향으로 절취한 단면도.
도 6은 도 3을 c-c' 방향으로 절취한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
PD : 포토다이오드 FD : 플로팅 확산영역
G : 게이트전극 Gox : 게이트 산화막
SUB : 기판 Cpd : 포토다이오드의 캐패시턴스
Cox : 산화막 캐패시턴스 Cfd : 플로팅 확산영역의 캐패시턴스
본 발명은 이미지센서에 관한 것으로 특히, 포토다이오드 영역에 콘택을 형성하지 않고 포토다이오드의 캐패시턴스를 측정할 수 있는 이미지센서 및 이미지센서의 캐패시턴스 측정 방법에 관한 것이다.
이미지센서는 광학 영상(Optical image)을 전기 신호로 변환시키는 반도체소자이며, 전하결합소자(CCD : Charge Coupled Device)와 CMOS(Complementary MOS; 이하 CMOS) 이미지센서가 이미지센서의 대표적인 예이다.
CCD는 개개의 MOS(Metal-Oxide-Silicon) 캐패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 캐패시터에 저장되고 이송되는 소자이며, CMOS 이미지센서는 제어회로(Control circuit) 및 신호처리회로(Signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소 수만큼 MOS트랜지스터를 만들고 이것을 이용하여 차례차례 출력(Output)을 검출하는 스위칭 방식을 채용하는 소자이다.
이미지센서의 포토다이오드는 외부의 광신호를 전기적인 신호로 변환시키는 역할을 수행하며, 포토다이오드 자체에 수용될 수 있는 최대 캐패시턴스는 포토다이오드 자체의 사이즈와 접합(Junction) 형성을 위한 이온주입 조건과 관련을 갖는 다. 즉, 기판에 평판 캐패시터 형태의 구성을 가지기 때문에 화소의 사이즈가 감소함에 따라 포토다이오드 자체의 면적이 비례적으로 감소된다. 이로 인해, 선폭(Line width)이 감소함에 따라 이미지센서의 기본적인 동적영역(Dynamic range)의 감소와 포화(Saturation) 특성을 열화시키는 문제가 발생한다. 또한, 이러한 문제의 해결을 위하여 포토다이오드 형성을 위한 이온주입 공정을 조정(Tuning)하는 방법이 있을 수 있으나, 이는 전하운송효율(Charge transfer efficiency)과 암신호(Dark signal) 특성 등 다른 변수 들과 트레이드-오프(Trade-off) 관계에 있으므로, 그 한계가 드러나고 있는 실정이다.
즉, 전술한 동적영역을 확보하게 위해서는 포토다이오드의 전하용량을 증가하거나 센싱확산영역의 용량을 감소시켜야한다.
도 1은 4개의 트랜지스터로 이루어지는 CMOS 이미지센서의 단위 화소(Unit Pixer)를 도시한 회로도이다.
여기서, 광감도(Sensitivity)를 높이고, 단위 화소 간의 크로스 토크 효과를 줄이기 위하여 서브미크론 CMOS 에피(Epi) 공정을 적용하였다.
도 1을 참조하면, CMOS 이미지센서의 단위화소는 광신호를 입력받아 광전하를 생성 및 저장하는 포토다이오드(이하 PD라 함)와, PD에서 광생성된 전하를 센싱하는 플로팅 확산영역(이하 FD라 함)와, 온/오프 동작에 의해 PD에서 광생성된 전하를 FD로 전달하는 트랜스퍼 트랜지스터(Transfer transistor; 이하 Tx라 함)와, FD를 전원전압 레벨 'VDD'로 리셋하기 위한 리셋 트랜지스터(Reset transistor; Rx)와, FD의 신호를 게이트 입력으로 하여 PD의 신호를 출력하기 위한 드라이브 트 랜지스터(Drive transistor; 이하 Dx라 함)와, 셀렉트 신호에 의해 Dx로부터 출력되는 선택적으로 출력하기 위한 셀렉트 트랜지스터(Select transistor; 이하 Sx라 함)를 구비하여 구성된다.
단위화소로부터 출력되는 신호는 바이어스 신호(Vb)에 의해 제어되는 출력 트랜지스터(Out)에 의해 구동된다.
상기한 구조를 갖는 단위화소로부터 출력을 얻어내는 동작 원리를 살펴보면 다음과 같다.
먼저, Tx, Rx, Sx를 오프 시킨다. 이때 PD는 완전한 공핍(Fully depletion) 상태를 이루며, 광전하(Photogenerated Charge)를 PD에 모은다(즉, 집광한다).
적정 집광(Integration) 시간 후에 Rx를 턴-온시켜 FD를 1차 리셋(Reset) 시키고, Sx를 턴-온시켜 이 때의 단위화소의 출력을 읽는 바, 소스 팔로워 버퍼(Source Follower Buffer)인 Dx의 출력전압(V1)을 측정한다. 이 값은 단지 FD의 직류 전위 변화(CD level shift)를 의미한다.
이어서, Tx를 턴-온 시키며, 이 때 PD에 집광된 모든 광전하는 FD로 운송된다.
이어서, Tx를 오프 시키고, Dx의 출력전압(V2)을 측정한다.
츨력신호는 출력전압 V1과 V2 사이의 차이에서 얻어진 광전하 운송의 결과이며, 이는 노이즈(Noise)가 배제된 순수 시그날 값이 된다. 이러한 방법을 CDS(Corelated Double Sampling)라고 한다.
이어서, 상기한 과정을 반복한다.
한편, 상기한 이미지센서의 성능을 좌우하는 가장 큰 요인 중의 하나가 바로 포토다이오드이다. 따라서, 포토다이오드의 특성 특히, 캐패시턴스를 정확하게 테스트하는 것 또한 매우 중요하다고 할 수 있다.
종래의 경우 포토다이오드의 캐패시턴스를 테스트할 경우 포토다이오드 영역에 직접 콘택을 형성하고, 콘택 형성 부위에 패드(Pad)를 형성하여 포토다이오드의 캐패시턴스를 측정하였다.
한편, 포토다이오드는 대체로 기판 표면 하부에 위치한 P형 불순물영역(P0영역)과 이와 접하고 그 하부에 형성된 N형 불순물영역(n-영역) 및 그 하부의 P형 기판(P영 에피층 또는 P형 웰)으로 이루어진다.
포토다이오드용 불순물 영역은 그 불순물 농도에 따라 광특성이 매우 큭게 달라지므로 P0영역과 n-영역에 직접 콘택이 이루어질 경우 실제 포토다이오드의 캐패시턴스와는 다른 값이 측정될 수 있다.
따라서, 포토다이오드에 직접적인 콘택이 없이 캐패시턴스를 측정할 수 있는 기술징 필요한 실정이다.
상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 본 발명은, 포토다이오드에 대한 직접적인 콘택없이 포토다이오드의 캐패시턴스를 보다 정확하게 측정할 수 있는 이미지센서 및 그 캐패시턴스 측정 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, P0영역/n-영역/P형 기판이 적층된 구조를 갖는 핀드 포토다이오드를 포함하여 실질적인 소자 구동을 위해 기판에 제공되는 화소어레이; 및 상기 화소어레이와 함께 동일한 상기 기판에 집적되며, P0영역/n-영역/P 형의 기판이 적층된 구조의 테스트용 핀드 포토다이오드와 게이트전극 및 플로팅 확산영역을 구비하는 복수의 테스트용 단위화소를 갖는 테스트용 화소어레이를 포함하며, 상기 테스트용 화소어레이는, 상기 복수의 테스트용 단위화소의 플로팅 확산영역에 공통 접속된 제1패드와, 상기 복수의 테스트용 단위화소의 게이트전극에 공통 접속된 제2패드와, 상기 테스트용 단위화소의 P형 기판에 접속된 제3패드를 구비하는 것을 특징으로 하는 이미지센서를 제공한다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 상기한 구조를 갖는 이미지센서의 캐패시턴스 측정 방법에 있어서, 상기 플로팅 확산영역으로부터 상기 P형 기판 까지의 캐패시턴스 'C1'을 측정하는 단계; 상기 플로팅 확산영역의 캐패시턴스 'C2'를 측정하는 단계; 상기 게이트전극의 캐패시턴스 'C3'를 측정하는 단계; 및 '(C1-C2-C3)/테스트용 단위화소의 수'에 의해 포토다이오드의 캐패시턴스를 산출하는 단계를 포함하는 이미지센서의 캐패시턴스 측정 방법을 제공한다.
본 발명은 포토다이오드에 대한 직접적인 콘택없이 포토다이오드의 캐패시턴스를 정확하게 측정하고자 한다.
이를 위해, 이미지센서의 실제 구동을 위한 화소어레이와 집적되도록 게이트 전극과 포토다이오드 및 플로팅 확산영역으로 이루어지는 복수의 테스트용 단위화소를 구현한다. 또한, 각 테스트용 단위화소 중 플로팅 확산영역에 공통으로 콘택되는 제1패드와, 각 테스트용 단위화소 중 게이트전극에 콘택되는 제2패드와, 기판의 에피층 또는 웰에 콘택되는 제3패드를 구현한다.
제2패드에 전압을 인가하여 게이트전극을 온시키며, 플로팅 확산영역에 전압을 인가한다. 또한, 포토다이오드의 하부인 에피층 또는 웰을 내포하는 기판은 접지시킨다. 이 때, 플로팅 확산영역으로부터 접지까지의 캐패시턴스 'C1'을 측정할 수 있다. 'C1'은 포토다이오드의 캐패시턴스 Cpd와 게이트 산화막의 캐패시턴스 Cox와 플로팅 확산영역의 캐패시턴스 Cfd를 포함한다.
이어서, 게이트전극을 오프시키고 플로팅 확산영역으로부터 접지까지의 캐패시턴스 'C2'를 측정한다. 'C2'는 플로팅 확산영역의 캐패시턴스 Cfd를 나타낸다.
이어서, 게이트전극을 온시키고 플로팅 확산영역과 포토다이오드를 각각 플로팅 시킨 다음, 게이트전극으로부터 접지까지의 캐패시턴스 'C3'를 측정한다. 'C3'는 게이트 산화막의 캐패시턴스 Cox를 나타낸다.
따라서, C1에서 C2와 C3를 빼면, 포토다이오드의 캐패시턴스 Cpd 만이 남게되며, 이를 통해 포토다이오드의 n-영역과 P0영역에 콘택을 형성하지 않고도 포토다이오드의 캐패시턴스를 정확하게 측정할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일실시예에 따른 포토다이오드의 캐패시턴스 측정 방식을 도시한 모식도이다.
도 2의 (a)는 플로팅 확산영역(FD)으로부터 포토다이오드(PD)의 하부인 에피층 또는 웰을 내포하는 기판(SUB) 까지의 캐패시턴스 'C1'을 측정하는 방식을 나타낸다.
즉, 게이트전극(G)을 온(ON)시켜 플로팅 확산영역(FD)과 포토다이오드(PD)를 연결시킨다. 이 때, 플로팅 확산영역(FD)에도 전압을 인가하고, 기판(SUB)은 접지(GND)시킨다. 이 때, 플로팅 확산영역(FD)으로부터 접지(GND)까지의 캐패시턴스 'C1'을 측정할 수 있다.
이 때, 측정된 'C1'은 포토다이오드(PD)의 캐패시턴스 Cpd와 게이트 산화막의 캐패시턴스 Cox와 플로팅 확산영역의 캐패시턴스 Cfd를 포함한다.
참고로, 플로팅 확산영역(FD)과 게이트전극(G) 및 기판(SUB, 구체적으로 기판의 P형 에피층 또는 웰)에만 테스트용 패드가 콘택되어 있으며, P0영역과 n-영역으로 이루어지는 포토다이오드(PD)는 콘택이 이루어지지 않는다.
도 2의 (b)는 플로팅 확산영역(FD)으로부터 접지(GND)까지의 캐패시턴스 'C2'를 측정하는 방식을 나타낸다.
즉, 게이트전극(G)을 오프(OFF)시켜 플로팅 확산영역(FD)과 포토다이오드(PD)를 전기적으로 분리시키고, 플로팅 확산영역(FD)으로부터 접지(GND)까지의 캐패시턴스 'C2'를 측정한다.
이 때, 측정된 'C2'는 플로팅 확산영역의 캐패시턴스 Cfd를 나타낸다.
도 2의 (c)는 게이트전극(G)으로부터 접지(GND)까지의 캐패시턴스 'C3'를 측정하는 방식을 나타낸다.
즉, 게이트전극(G)을 온(ON)시키고, 플로팅 확산영역(FD)과 포토다이오드(PD)를 각각 플로팅(Floating)시킨다.
게이트전극(G)으로부터 접지(GND)까지의 캐패시턴스 'C3'를 측정한다. 이 때, 측정된 'C3'는 게이트 산화막(Gox)의 캐패시턴스 Cox를 나타낸다.
따라서, 도 2의 (a) 내지 도 2의 (c)로부터 측정된 'C1'' 'C2' 및 'C3'으로부터 포토다이오드(PD)의 캐패시턴스(Cpd)를 산출할 수 있다.
즉, C1에서 C2와 C3를 빼면, 포토다이오드(PD)의 캐패시턴스 Cpd 만이 남게되며, 이를 통해 포토다이오드의 n-영역과 P0영역에 콘택을 형성하지 않고도 포토다이오드의 캐패시턴스를 정확하게 측정할 수 있다.
도 3은 본 발명의 일실시예에 따른 포토다이오드의 캐패시턴스 측정용 테스트 패턴을 갖는 이미지센서를 도시한 평면도이다.
도 3을 참조하면, 본 발명의 이미지센서는 기판 표면으로부터 확장되어 형성된 P형 불순물영역(P0영역)/P0영역 하부의 N형 불순물영역(N-영역)/P형 기판영역(P웰 또는 P-에피층)이 적층된 핀드 포토다이오드를 포함하여 실질적인 소자 동작을 위해 고농도 P형(P++)의 기판과 P형 에피층(P-epi)에 제공되는 화소어레이와, 화소어레이와 함께 동일한 기판에 집적화된 테스트용 화소어레이를 구비한다.
여기서, 화소어레이는 도면의 간략화를 위해 도시하지 않았다.
테스트용 화소어레이는 복수의 테스트용 단위화소(TP)로 이루어진다. 테스트용 화소어레이에는 50개 이상의 테스트용 단위화소(TP)를 포함하도록 함으로써, 측정의 정확도를 높일 수 있다. 따라서, 50개의 테스트용 단위화소(TP)에 대한 캐패시턴스를 측정한다면, 포토다이오드의 캐패시턴스는 '(C1-C2-C3)/50'이 된다.
테스트용 단위화소(TP)는 기판 표면으로부터 확장되어 형성된 P형 불순물영역(P0영역)/P0영역 하부의 N형 불순물영역(N-영역)/P형 기판영역(P웰 또는 P-에피층)이 적층된 핀드 포토다이오드(PD)와 게이트전극(G) 및 플로팅 확산영역(FD)를 구비한다.
각 테스트용 단위화소(TP) 중 플로팅 확산영역(FD)은 제1패드(Pad1)에 의해 공통으로 콘택되고, 각 테스트용 단위화소(TP) 중 게이트전극(G)은 제2패드에 콘택되며, 기판의 에피층 또는 웰은 제3패드(Pad3)에 의해 콘택된다.
도 3의 구조를 갖는 이미지센서는 각 패드(Pad1 ∼ Pad3)에 전원전압 또는 접지 등을 선택적으로 인가함으로써, 상기한 C1, C2, C3를 각각 구하고 'C1-C2-C3'에 의해 포토다이오드의 캐패시턴스 Cpd를 구할 수 있다.
테스트용 단위화소(TP)는 실제 동작을 하는 단위화소와 동일한 공정 레시피에 의해 구현되므로, 테스트용 단위화소(TP)의 캐패시턴스는 실제 단위화소의 캐패시턴스를 대변할 수 있다.
플로팅 확산영역(FD)은 콘택(CT1)을 통해 제1패드(Pad1)와 전기적으로 접속되고, 게이트전극(G)은 콘택(CT2)을 통해 제2패드(Pad2)와 전기적으로 접속되며, 기판의 웰 또는 에피층은 콘택(CT3)을 통해 제3패드(Pad3)와 전기적으로 접속된다.
도 4는 도 3을 a-a' 방향으로 절취한 단면도이다.
도 4를 참조하면, 고농도의 P형(P++)영역과 P형 에피층(P-epi)이 적층된 기판 상에 필드산화막(Fox)이 국부적으로 형성되어 있다. 게이트 산화막(Gox)과 전도막이 적층되고 그 측벽에 스페이서를 갖는 게이트전극(G)이 형성되어 있다.
게이트전극(G)의 일측에 얼라인되는 기판에 포토다이오드(PD)가 형성되어 있다. 포토다이오드(PD)는 기판 표면에서 하부로 확장되어 P0영역과, P0영역 하부에 형성된 n-영역으로 이루어진다. n-영역은 기판의 에피층(P-epi) 또는 P형 웰(P-well)에 접한다.
게이트전극(G)의 타측에는 스페이서(S)에 얼라인되어 N형의 플로팅 확산영역(FD)이 형성되어 있으며, 플로팅 확산영역(FD)에서 패드가 콘택되는 부분에는 고농도의 N형(N+) 불순물영역이 형성되어 있다. 고농도의 N형(N+) 불순물영역은 콘택 저항을 낮추기 위한 것이다. 전면에 절연막(IMD; Inter-Metal Dielectric)이 형성되어 있고, 절연막(IMD)을 관통하여 플로팅 확산영역(FD)에 전기적으로 접속된 콘택(CT1)이 형성되어 있으며, 콘택(CT1) 상에는 제1패드(Pad1)가 형성되어 있다.
도 5는 도 3을 b-b' 방향으로 절취한 단면도이다.
도 5를 참조하면, 고농도의 P형(P++)영역과 P형 에피층(P-epi)이 적층된 기판 상에 필드산화막(Fox)이 국부적으로 형성되어 있다. 필드산화막(Fox)의 일측에는 게이트 산화막(Gox)과 전도막이 적층되고 그 측벽에 스페이서를 갖는 게이트전극(G)이 형성되어 있으며, 필드산화막(Fox)의 타측에는 N형의 플로팅 확산영역(FD)이 형성되어 있다.
플로팅 확산영역(FD)에서 패드가 콘택되는 부분에는 고농도의 N형(N+) 불순물영역이 형성되어 있다. 전면에 절연막(IMD)이 형성되어 있고, 절연막(IMD)을 관통하여 플로팅 확산영역(FD)에 전기적으로 접속된 콘택(CT1)이 형성되어 있으며, 콘택(CT1) 상에는 제1패드(Pad1)가 형성되어 있다.
절연막(IMD)을 관통하여 게이트전극(G)에 전기적으로 접속된 콘택(CT2)이 형성되어 있으며, 콘택(CT2) 상에는 재2패드(Pad2)가 형성되어 있다.
도 6은 도 3을 c-c' 방향으로 절취한 단면도이다.
도 6을 참조하면, 기판에 국부적으로 필드산화막(Fox)이 형성되어 있고, 필드산화막(Fox) 사이의 기판 하부에 P형 웰(P-well)이 형성되어 있다. 웰(P-well)에 콘택 저항을 낮추기 위한 고농도의 P형 불순물영역(P+)이 형성되어 있으며, 기판 전면에 절연막(IMD)이 형성되어 있다. 절연막(IMD)을 관통하여 웰(P-well)의 P형 불순물영역(P+)에 전기적으로 접속된 콘택(CT3)이 형성되어 있으며, 콘택(CT3) 상에는 제3패드(Pad1)가 형성되어 있다.
전술한 바와 같이 이루어지는 본 발명은, 이미지센서의 실제 구동을 위한 화소어레이와 집적되도록 게이트전극과 포토다이오드 및 플로팅 확산영역으로 이루어지는 복수의 테스트용 단위화소를 구현하고, 각 테스트용 단위화소 중 플로팅 확산영역에 공통으로 콘택되는 제1패드와, 각 테스트용 단위화소 중 게이트전극에 콘택되는 제2패드와, 기판의 에피층 또는 웰에 콘택되는 제3패드를 구현한다.
또한, 상기한 3개의 패드를 이용하여 포토다이오드의 캐패시턴스 Cpd와 게이 트 산화막의 캐패시턴스 Cox와 플로팅 확산영역의 캐패시턴스 Cfd를 포함하는 'C1'과, 플로팅 확산영역의 캐패시턴스를 나타하는 'C2' 및 게이트 산화막의 캐패시턴스를 나타내는 'C3'를 측정한다.
따라서, C1에서 C2와 C3를 빼면, 포토다이오드의 캐패시턴스 Cpd 만이 남게되며, 이를 통해 포토다이오드의 n-영역과 P0영역에 콘택을 형성하지 않고도 포토다이오드의 캐패시턴스를 정확하게 측정할 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은, 이미지센서의 가장 큰 공정 변수의 하나인 포토다이오드의 캐패시턴스를 콘택없이 정확하게 측정할 수 있도록 함으로써, 궁극적으로 이미지센서의 수율을 높이는 효과가 있다.
Claims (9)
- P0영역/n-영역/P형 기판이 적층된 구조를 갖는 핀드 포토다이오드를 포함하여 실질적인 소자 구동을 위해 기판에 제공되는 화소어레이; 및상기 화소어레이와 함께 동일한 상기 기판에 집적되며, P0영역/n-영역/P 형의 기판이 적층된 구조의 테스트용 핀드 포토다이오드와 게이트전극 및 플로팅 확산영역을 구비하는 복수의 테스트용 단위화소를 갖는 테스트용 화소어레이를 포함하며,상기 테스트용 화소어레이는,상기 복수의 테스트용 단위화소의 플로팅 확산영역에 공통 접속된 제1패드와, 상기 복수의 테스트용 단위화소의 게이트전극에 공통 접속된 제2패드와, 상기 테스트용 단위화소의 P형 기판에 접속된 제3패드를 구비하는 것을 특징으로 하는 이미지센서.
- 제 1 항에 있어서,상기 복수의 테스트용 단위화소의 포토다이오드는 패드와 콘택되지 않은 것을 특징으로 하는 이미지센서.
- 제 1 항 또는 제 2 항에 있어서,상기 P형 기판은 P형 웰 또는 P형 에피층을 내포하는 것을 특징으로 하는 이미지센서.
- 제 1 항 또는 제 2 항에 있어서,상기 테스트용 화소어레이는 테스트용 단위화소를 적어도 50개 구비하는 것을 특징으로 하는 이미지센서.
- 제 1 항의 구조를 갖는 이미지센서의 캐패시턴스 측정 방법에 있어서,상기 플로팅 확산영역으로부터 상기 P형 기판 까지의 캐패시턴스 'C1'을 측정하는 단계;상기 플로팅 확산영역의 캐패시턴스 'C2'를 측정하는 단계;상기 게이트전극의 캐패시턴스 'C3'를 측정하는 단계; 및'(C1-C2-C3)/테스트용 단위화소의 수'에 의해 포토다이오드의 캐패시턴스를 산출하는 단계를 포함하는 이미지센서의 캐패시턴스 측정 방법.
- 제 5 항에 있어서,상기 플로팅 확산영역으로부터 상기 P형 기판 까지의 캐패시턴스 'C1'은,플로팅 확산영역의 캐패시턴스 'C2'와 게이트전극의 캐패시턴스 'C3' 및 포토다이오드의 캐패시턴스를 포함하는 것을 특징으로 하는 이미지센서의 캐패시턴스 측정 방법.
- 제 5 항에 있어서,상기 'C1'을 측정하는 단계에서,상기 게이트전극을 턴-온시키고 상기 플로팅 확산영역에 소정의 전압을 인가하며 상기 P형 기판을 접지시키는 것을 특징으로 하는 이미지센서의 캐패시턴스 측정 방법.
- 제 5 항에 있어서,상기 'C2'를 측정하는 단계에서,상기 게이트전극을 턴-오프시키고 상기 플로팅 확산영역에 소정의 전압을 인가하며 상기 P형 기판을 접지시키는 것을 특징으로 하는 이미지센서의 캐패시턴스 측정 방법.
- 제 5 항에 있어서,상기 'C3'를 측정하는 단계에서,상기 게이트전극을 턴-온시키고 상기 플로팅 확산영역을 플로팅시키는 것을 특징으로 하는 이미지센서의 캐패시턴스 측정 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020040069196A KR20060020365A (ko) | 2004-08-31 | 2004-08-31 | 캐패시턴스 측정이 가능한 이미지센서 및 그의 캐패시턴스측정 방법 |
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| KR20060020365A true KR20060020365A (ko) | 2006-03-06 |
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| KR (1) | KR20060020365A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100850140B1 (ko) * | 2006-12-27 | 2008-08-04 | 동부일렉트로닉스 주식회사 | 모스전계효과 트랜지스터의 오버랩 캐패시턴스 추출을 위한테스트 구조 및 오버랩 캐패시턴스 추출 방법 |
-
2004
- 2004-08-31 KR KR1020040069196A patent/KR20060020365A/ko not_active Application Discontinuation
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