KR100790224B1 - Ｓｔｉ 기술로 구현된 고해상도 ｃｍｏｓ 이미지 센서를위한 성층형 포토다이오드 - Google Patents

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Abstract

본 발명은 작은 크기, 높은 전하 축적 용량, 낮은 암전류를 가지며 낮은 동작 전압에서 동작할 수 있는 고체 CMOS 이미지 센서 핀드 포토다이오드에 관한 것이다. 이러한 포토다이오드의 향상된 성능은 특별한 성층형 도핑 배열을 그 안에 포함함으로써 달성된다.
CMOS 이미지센서, 픽셀, 포토다이오드, 접합 커패시턴스

Description

ＳＴＩ 기술로 구현된 고해상도 ＣＭＯＳ 이미지 센서를 위한 성층형 포토다이오드{STRATIFIED PHOTO-DIODE FOR HIGH RESOLUTION CMOS IMAGE SENSORS IMPLEMENTED IN STI TECHNOLOGY}
도 1은 4T CMOS 센서 픽셀에서 통상적으로 사용되는 종래 기술에 따른 표준의 핀드(pinned) 포토다이오드의 개략적인 단면을 도시한 도면.
도 2는 다른 종래 기술에 따른 핀드(pinned) 포토다이오드의 개략적인 단면을 도시한 도면.
도 3은 STI 기술로 구현된 성층형 도핑 배열을 갖는 본 발명에 따른 핀드 포토다이오드의 개략적인 단면을 도시한 도면.
도 4는 본 발명의 다른 실시예에 따른 성층형 도핑 배열을 갖는 본 발명에 따른 핀드 포토다이오드의 개략적인 단면을 도시한 도면.
본 발명은 고체 이미지 센서에 관한 것으로, 특히 포토다이오드 영역에 성층 형 도핑영역을 형성하는 CMOS 이미지 센서에 관한 것이다. 성층형 도핑은 매우 작은 픽셀 크기를 갖는 고해상도 센서를 형성할 수 있도록 하며, 이것은 높은 전하 축적 용량과 높은 동작 범위(Dynamic Range)를 가지며, 또한 낮은 암전류 및 낮은 동작 전압을 갖는다.
통상의 이미지 센서는 센서 픽셀 안에 수집되는 광자를 전자로 변환하여 빛을 센싱한다. 통합 사이클의 완료 후에, 수집된 전하는 전압으로 변환되어, 센서의 출력 단자로 인가된다. CMOS 이미지 센서에서, 전하-전압 변환은 픽셀 자체에서 직접 수행되고, 아날로그 픽셀 전압은 다양한 픽셀 어드레싱 및 스캐닝 방식을 통해 출력 단자로 전달된다. 또한 아날로그 신호는 칩의 출력에 도달하기 전에 등가의 디지털 값으로 변환될 수 있다. 픽셀들은 그 안에, 통상적으로 적절한 어드레싱 트랜지스터에 의해 픽셀에 연결된 센스 라인을 구동하는 소스 폴로워(source follower)인 버퍼 증폭기를 포함한다. 전하-전압 변환이 완료되고, 그 결과로서 생성되는 신호가 픽셀로부터 전달된 후에, 픽셀들은 새로운 전하를 축적하기 위한 준비를 하기 위해 리셋된다. 전하 검출 노드로서 FD(Floating Diffusion)를 사용하는 픽셀에서, 리셋은 FD 노드를 기준 전압에 순간적으로 도전 접속시키는 리셋 트랜지스터를 턴온함으로써 수행된다. 이 단계는 수집된 전하를 제거하지만, 이 기술분야에서는 잘 알려져 있는 kTC-리셋 노이즈를 생성한다. 요구된 낮은 노이즈 성능을 달성하기 위해, CDS(Correlated Double Sampling) 신호 처리 기술을 이용하여 kTC 노이즈는 신호로부터 제거되어야 한다. CDS 개념을 이용하는 통상의 CMOS 센서는 대개 픽셀 안에 4개의 트랜지스터(4T)를 필요로 한다. 4T 픽셀 회로의 일례는 Guidash에 의한 미국특허 제5,991,184호에서 찾아볼 수 있다.
트랜스퍼 게이트(Tx)를 포함한 다수의 4T 픽셀 설계에서 사용되는 종래 기술에 포토다이오드의 단면이 도 1에 도시되어 있다. 이 기술분야의 일례는 E.G.Stevens에 의한 미국특허 제6,730,899 B1호에서 찾아볼 수 있다.
도 1에는 포토다이오드 영역과, 센싱 노드인 플로팅확산영역, 및 트랜스퍼 게이트가 함께 도시된 것이다.
포토다이오드는 p+ 기판(112) 상의 p형 에피택셜층(101), n형 도핑영역(103) 및 실리콘산화막(104) 경계면 가까이에 위치한 얕은 p형 도핑영역(102)으로 구성된다. 기판으로부터 트랜스퍼 게이트(106)를 형성시키기 위해 실리콘의 상부에 얇은 실리콘산화막(104)이 성장된다. 도면에서는 개략적으로만 도시된 인터커넥트(108)를 통해 트랜스퍼 게이트(106)로 바이어스가 전달된다. 센싱노드에 콘택된 와이어(108)로 포지티브 펄스를 인가하면, 게이트(106)가 턴온되고, 포토다이오드로부터의 전하가 센싱노드인 FD 노드(107)로 전달된다. 이것은 FD 노드 전위를 낮춘다. 도면에는 도시되지 않았지만, 와이어(109)를 통해 FD로 연결될 수 있는 적절한 증폭기가 이 변화를 센싱하여, 또 다른 처리를 위해 이것을 칩 상의 다른 회로들에 전달한다. FD 노드 바이어스 변화는 요구된 광-발생 신호(photo-generated signal)를 나타낸다. 센싱이 완료된 후, FD 노드는, 도면에는 도시되지 않은 적절한 회로에 의해 리셋된다. 리셋 후에 FD 노드(107)는 리셋 레벨(Vrs)로 바이어싱된다. 광-발생 신호는 실리콘에 입력되는 광자(110)로부터 발생하고, 전자-정공 쌍(113, 114)을 각각 생성한다. 전자가 거기에 위치한 전위 웰(potential well) 안의 n-형 도핑영역(103)에 축적되는 동안, 정공은 그것이 다수 캐리어와 만나는 기판으로 흐른다.
이 구조의 전하 축적 용량은 이 도면에서 커패시터(Cs)(105)로 개략적으로 나타나있다. 포토다이오드 안에 저장된 이동 전하가 없는 경우, n-형 도핑영역(103) 내의 웰 전위는 최대 레벨에 도달하고, 이것을 핀 전압(Pinned Voltage)(Vpin)이라고 부른다. 모든 축적된 광-발생 전하를 포토다이오드(영역(103) 내의 웰)로부터 FD 노드(107)로 전달하기 위해, 최소 FD 바이어스(Vfd-min)가 Vpin보다 항상 더 높아야 한다. 따라서, 최고의 픽셀 성능을 얻기 위해서는, FD 노드상에 최대로 가능한 전압 스윙을 가져서, 그 차이(Vrs-Vfd-min)가 커지도록 해야 한다.
그러나 동시에 Vfd-min > Vpin을 유지하여야 하며, 이것은 Vpin이 가능한 한 낮아야 한다는 것을 의미한다. 그러나, 달성될 수 있는 커패시턴스(Cs)(105)의 값에 대한 실제 한계가 존재하기 때문에, Vpin이 낮은 경우, 포토다이오드 안에 충분한 전하를 축적하기 어렵다. 이것은 실리콘의 일부 재료의 한계 및 처리과정에서의 일부 한계의 결과이다. 커패시턴스를 형성하기 위해 종래의 접근방법을 사용하는 소형 픽셀 센서에서는, Cs가 너무 작아져서 높은 동작 범위(DR)를 갖는 적절한 품질 이미지를 생성하는데 충분한 전자가 픽셀에 저장되지 못할 수 있다. 양호한 품질의 화상을 위해 픽셀에 저장되는데 필요한 전자의 통상 개수는 10,000개 이상이다. 이 개수는 3.0V 이하의 전압에서 동작해야 하고, 2.0um 정도 및 그보다 작은 픽셀 크기를 갖는 센서에서는 달성하기 어렵다.
한편, 핀드 포토다이오드를 구성함에 있어서, p형 및 n형 도핑영역을 다수번 번갈아거며 적층되도록 구성하므로써, 바이어스가 인가될 때 포토다이오드의 공핍영역을 증대시키므로써 입사된 광(110)에 의해 발생되는 전하를 n형 도핑영역에 모으기 위한 기술이 Ju Il Lee에 의한 미국특허 제6489643 B1호에 개시되어 있다.
도 2는 적층 도핑 배열을 갖는 종래기술에 의한 포토다이오드 구조를 보여준다. 도 2를 참조하면, 포토다이오드는 p형 에피택셜층(702) 내에 도핑된 p/n/p/n 도핑영역(705, 710, 708, 706)이 배열되어 있고, 바이어스 인가시 n/p/n 도핑영역(710, 708, 706)이 완전(fully) 공핍되어, 그 만큼 공핍층이 증대되므로써, 입사되는 광자(photon)에 의해 생성된 광전하가 소멸되는 양을 줄이고자 하는 것이다.
그러나, 도 2의 종래기술에서 p형 도핑영역(708)은 n형 도핑영역과 유사하게 또는 낮은 도핑농도를 갖고 있으므로, 바이어스 인가시 역시 완전공핍되게 된다. 따라서 도 2의 종래기술의 포토다이오드 역시 공핍되었을때 단일의 접합 커패시턴스를 가질수 밖에 없다.
결국, 소형 픽셀 센서에서는 커패시턴스가 너무 작아져서 높은 동작 범위(DR)를 갖는 적절한 품질 이미지를 생성하는데 충분한 전자가 픽셀에 저장되지 못할 수 있다. 참고적으로 공핍층의 크기와 포토다이오드의 커패시턴스는 상반 관계(trad-off) 관계일 수 밖에 없다.
본 발명의 목적은 상술한 종래기술의 문제점을 해결하기 위하여 안출된 것으 로서, 바이어스 인가후에도 포토다이오드의 접합 커패시턴스를 복수개 형성시키므로써, 작은 픽셀 크기, 높은 전하 축적 용량, 높은 동작 범위, 낮은 암전류 및 낮은 동작 전압을 갖는 고성능 CMOS 이미지 센서의 픽셀에 사용되는 실용적인 포토다이오드를 제공하고자 하는 것이다.
또한 본 발명은 상기한 포토다이오드를 STI(shallow trench isolation) 기술과 접목시킨 고성능 CMOS 이미지센서의 픽셀 구조를 제공하는데 다른 목적이 있다.
종래 기술의 한계를 극복할 수 있는 포토다이오드를 제조하기 위한 다른 방법이 본 출원에 기재된다. 기판에 단지 하나의 접합 커패시턴스(Cs)를 형성하는 오직 하나의 n-형 및 p-형 층을 형성하는 대신에, 적어도 하나 이상의 이러한 층 시퀀스가 첫 번째 층의 상부에 배치될 수 있는 것이 도시되어 있다. 그리고, 바이어스 인가에 의해 공핍이 일어나도 복수의 커패시턴스를 유지하도록 하여 원래의 커패시턴스와 병렬로 연결되는 2개 이상의 전하 축적 커패시턴스를 효과적으로 가질 수 있게 된다.
그러므로, 이러한 새로운 성층형 도핑영역 배열은 실질적으로, 동작 전압의 증가없이, 픽셀의 전하 축적 용량을 증가시킨다. 결과적으로, 높은 전하 축적 용량 및 그에 따른 높은 동작 범위를 갖는 고성능의 이미지 센서를 제조할 수 있게 된다.
그리고, 낮은 전압에서 동작할 수 있는 2.0um 또는 그보다 작은 픽셀을 제조할 수 있다. 성층형 도핑 배열이 실리콘 벌크 안에 완전히 포함되고, 포토다이오드의 새로운 영역이 경계면 상태에 노출되지 않기 때문에, 핀드 포토다이오드 픽셀 개념의 본래의 낮은 암전류 성능이 이 배열에서도 유지된다. 또한, 종래 구조에 비해 새로운 구조에서 높은 전계를 더욱 최적화할 수 있고, 이에 따라 암전류를 보다 낮출 수 있으며, 양호한 픽셀간 균질성 및 양호한 처리 제어를 달성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하도록 한다.
도 3은 성층형 도핑 배열을 갖으면서 중간층인 p형 도핑영역이 바이어스 인가시에도 완전공핍되지 않아 복수의 PN 접합 커패시턴스를 형성하고 있는 개선된 핀드 포토다이오드를 갖는 CMOS 이미지센서의 픽셀 구조를 나타낸 단면도이다.
도 3을 참조하면, 본 발명의 CMOS 이미지센서의 픽셀은, 고농도 p형 반도체기판(301) 상에 형성된 저농도의 p형 에피택셜층(302)과, 에피택셜층(302)에 국부적으로 형성된 STI(shallow Trench Isolation) 영역(304)과, 에피택셜층 내에 형성된 핀드 포토다이오드(PPD), 및 핀드 포토다이오드(PPD)에 생성된 광전하를 센싱노드인 FD 노드(314)에 전달하기 위한 트랜스터 게이트(312)를 구비한다.
그리고, 중요하게 핀드 포토다이오드(PPD)는, 에피택셜층(302) 내에서 서로 다른 깊이로 형성된 저농도의 n형 도핑영역(309, 310)과, 에피택셜층(302) 내에서 n형 도핑영역(309, 310)들 사이에 형성되며 포토다이오드의 공핍을 위한 바이어스 인가시에도 완전 공핍됨 없이 복수의 접합 캐패시터를 형성하는 고농도의 p형 도핑영역(307), 및 에피택셜층의 표면 하에 얕게 형성된 고농도의 p형 도핑영역(306)(피닝층)을 포함한다.
p형 도핑영역(307)은 n형 도핑영역(309, 310) 및 에피택셜층(302) 보다 상대적으로 높은 도핑 농도를 갖는다. 때문에, 바이어스 인가시에도 p형 도핑영역(307)은 완전 공핍되지 않고 위 및 아래의 n형 도핑영역(309, 310) 사이에서 커패시턴스(317, 318)을 형성하게 된다. 결국, 종래와 대비되어 본 실시예에서는 최종적으로 3개의 커패시턴스(317, 318, 319)를 형성하게 되어 종래의 포토다이오드 보다 증대된 커패시턴스를 갖는다.
더 구체적으로 설명하면, 새로운 p형 도핑 영역 및 n형 도핑 영역을 포토다이오드에 추가함으로써, 본래의 접합 커패시턴스(Cs1)와 병렬로 연결되는 2개의 새로운 접합 커패시턴스(Cs2, Cs3)가 형성되었다. 이것은 다이오드의 전하 축적 용량을 향상시키고, 낮은 핀 전압에서 높은 품질 및 높은 DR(Dynamic Range) 이미지를 형성하는데 충분한 전하를 축적할 수 있게 한다.
이 기술분야에서 통상의 지식을 가진 자에게는, 더 많은 층들이 삽입될 수 있고, 이온 주입, 에피택셜 성장 등과 같은 여러 가지 형성 방법이 가능하다는 것이 명백할 것이다. 이것은 본 명세서에서 다른 형태의 세부사항으로 기재되지 않을 것이다.
또한, 이 기술분야에서 통상의 지식을 가진 자에게는, 4T 뿐만 아니라 3T, 5T 및 6T와 같은 다른 형태의 픽셀을 갖는 성층형 포토다이오드가 사용될 수 있고, p형 도핑 실리콘기판 이외의 다른 형태의 재료가 사용될 수 있다는 것이 명백할 것이다.
본 발명의 픽셀에서, n형 도핑영역(309, 310)은 트랜스퍼 게이트(312)의 일측 에지의 하부영역에서 n형 도핑영역 (208)에 의해 상호 연결된다. 또한, 본 발명의 픽셀은 STI 영역(304)의 트렌치 바닥면 및 측면의 에피택셜층 표면 하부에 형성된 고농도 p형의 필드스탑도핑영역(305)을 더 포함하고 있으며, 상기 필드스탑도핑영역(305)은 피닝층(306) 및 n형 도핑영역(309, 310)과 상호 연결되도록 인접되어 형성된다. 이에 의해 p형 도핑 영역((406, 407)에 바이어스 전달이 이루어진다.
STI 영역(304)은 에피택셜 실리콘 표면 쪽으로 에칭되고, 실리콘산화막으로 채워진다. 실리콘산화막은 또한 포토다이오드의 전체 표면을 덮고 기판으로부터 게이트(312)를 분리시킨다. p+ 도핑 영역(305, 306)은 암전류 발생을 최소화한다. n형 도핑 영역(308)은 게이트(312)와 정렬되는 본래의 pn 포토다이오드를 형성하고, 게이트(312)가 턴온되면 n형 도핑영역인 FD 노드(314)에 필요한 접속을 제공한다. 적합한 도핑 프로파일 및 배열은 이 분야에서 잘 알려진 것과 같은 게이트 측벽 유전체 익스텐션(extensions)(313)을 이용하여 달성된다.
도면에 개략적으로 도시된 와이어(315)를 통해 바이어스를 인가함으로써 게이트가 턴온된다. 역시 도면에 개략적으로 도시된 리드(316)를 통해 FD 노드(314)로부터 광-발생 신호가 추출된다. 이러한 포토다이오드의 성층형 도핑 및 전하 축적 용량의 향상은 본래의 n형 도핑 영역(308)에 p형 도핑 영역(3207) 및 2개의 n형 도핑 영역(309, 310)을 추가함으로써 달성된다. p형 도핑 영역(307)은 영역(305, 306)에 인접하고, 필요한 기판 바이어스를 제공한다.
도 4는 본 발명의 다른 실시예에 따른 성층형 도핑 배열을 갖는 본 발명에 따른 핀드 포토다이오드의 개략적인 단면을 도시한 도면이다.
본 실시예에서 고농도 p형 반도체기판(401), 저농도의 p형 에피택셜층(402), STI(shallow Trench Isolation) 구조(403, 404, 405), FD 노드(414), 트랜스터 게이트(412), 와이어(415, 416), 피닝층(406) 등은 도 3에서 설명한 것과 실질적으로 동일하다.
다만, 제1실시예(도 3 참조)와 다른 점은 P+ 도핑 영역(407)이 게이트(412) 하부까지 확장되어 있고, 상부의 n형 도핑 영역(409)과 하부 n형 도핑 영역(408)이 게이트(412) 에지 근처에서 상호 연결되는 것을 필요시 하지 않는다. 대신에 STI의 근처에서, P+ 도핑 영역(407)에 카운트 도핑 영역(420)을 형성하고, 상부 n형 도핑 영역(409)에 다른 카운트 도핑 영역(410)을 형성하는 것에 의해, 상하부 n형 도핑 영역들(409, 408)의 연결과, 하부 n형 도핑 영역(408)으로부터 상부 n형 도핑 영역(409)의 스무스 전위 프로파일(smooth potential profile)을 달성할 수 있다. P+ 도핑 영역(407)에 대한 연결과 기판 바이어스는 기판과 수직 방향으로 제공된다. 따라서 이전의 실시예에서와 같은 기능은 유지된다.
본 발명에 따르면, 복수개의 병렬 연결된 접합 커패시턴스를 갖도록 포토다이오드를 형성하므로써, 포토다이오드의 전하 축적 용량을 향상시키고, 낮은 핀 전 압에서 높은 품질 및 높은 DR(Dynamic Range) 이미지를 형성하는데 충분한 전하를 축적할 수 있게 한다.
이 기술분야에서 통상의 지식을 가진 자는, 높은 저장 용량 및 낮은 암전류를 갖는 새로운 성층형 포토다이오드의 바람직한 실시예가 제한적이 아니라 예시적인 의도로 기재되었으며, 이러한 기술사상으로부터 여러 변형 및 수정이 가능하다는 것을 알 수 있을 것이다. 따라서, 첨부된 청구범위에서 정의된 본 발명의 사상 및 범위 안에서, 본 발명의 특정 실시예에 대한 변경이 이루어질 수 있다는 것이 이해되어야 한다.

Claims (20)

  1. 제1도전형의 반도체층;
    상기 반도체층 내에서 서로 다른 깊이로 형성된 복수의 제2도전형 도핑영역;
    상기 반도체층 내에서 상기 제2도전형 도핑영역들 사이에 형성되며, 포토다이오드의 공핍을 위한 전압 인가시에 완전 공핍됨 없이 복수의 접합 캐패시터를 형성하는 복수의 제1도전형 도핑영역; 및
    상기 반도체층 표면 하에 형성된 피닝층
    을 포함하는 CMOS 이미지센서의 픽셀을 위한 포토다이오드.
  2. 제1항에 있어서,
    상기 제1도전형 도핑영역들은 상기 반도체층 및 상기 제2도전형 도핑영역들보다 상대적으로 높은 도핑 농도를 갖는 것을 특징으로 하는 CMOS 이미지센서의 픽셀을 위한 포토다이오드.
  3. 제1항에 있어서,
    상기 복수의 제2도전형 도핑영역들은 상기 제1도전형 도핑영역들의 일측면에서 상호 연결된 것을 특징으로 하는 CMOS 이미지센서의 픽셀을 위한 포토다이오드.
  4. 제1항에 있어서,
    상기 제1도전형 도핑 영역의 일부분에 형성되어, 상기 제1도전형 도핑 영역의 상하부에 위치하는 상기 제2도전형 도핑영역들의 상호 연결을 제공하는 카운트 도핑 영역을 더 포함하는 것을 특징으로 하는 CMOS 이미지센서의 픽셀을 위한 포토다이오드.
  5. 제4항에 있어서,
    상기 카운트 도핑 영역과 오버랩되어 형성되며, 상기 제1도전형 도핑 영역의 상하부에 위치하는 상기 제2도전형 도핑영역에 형성되는 다른 카운트 도핑 영역을 더 포함하는 것을 특징으로 하는 CMOS 이미지센서의 픽셀을 위한 포토다이오드.
  6. 제1항 내지 제5항 중 어느한 항에 있어서,
    상기 피닝층은 제1도전형인 것을 특징으로 하는 CMOS 이미지센서의 픽셀을 위한 포토다이오드.
  7. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1도전형과 상기 제2도전형은 상호 상보적인 p형 또는 n형인 것을 특징으로 하는 CMOS 이미지센서의 픽셀을 위한 포토다이오드.
  8. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 픽셀은 4T-픽셀인 것은 특징으로 하는 CMOS 이미지센서의 픽셀을 위한 포토다이오드.
  9. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 픽셀은 3T-픽셀인 것은 특징으로 하는 CMOS 이미지센서의 픽셀을 위한 포토다이오드.
  10. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1도전형의 반도체층은, 에피택셜층인 것을 특징으로 하는 CMOS 이미지센서의 픽셀을 위한 포토다이오드.
  11. 제1도전형의 반도체층;
    상기 반도체층에 국부적으로 형성된 STI(shallow Trench Isolation) 영역;
    상기 반도체층 내에 형성된 핀드 포토다이오드; 및
    상기 핀드포토다이오드에 생성된 광전하를 센싱노드에 전달하기 위한 트랜스터 게이트를 구비하고,
    상기 핀드 포토다이오드는,
    상기 반도체층 내에서 서로 다른 깊이로 형성된 복수의 제2도전형 도핑영역;
    상기 반도체층 내에서 상기 제2도전형 도핑영역들 사이에 형성되며, 포토다이오드의 공핍을 위한 전압 인가시에도 완전 공핍됨 없이 복수의 접합 캐패시터를 형성하는 복수의 제1도전형 도핑영역; 및
    상기 반도체층 표면 하에 형성된 피닝층
    을 포함하는 CMOS 이미지센서의 픽셀.
  12. 제11항에 있어서,
    상기 제1도전형 도핑영역들은 상기 반도체층 및 상기 제2도전형 도핑영역들보다 상대적으로 높은 도핑 농도를 갖는 것을 특징으로 하는 CMOS 이미지센서의 픽셀.
  13. 제11항에 있어서,
    상기 복수의 제2도전형 도핑영역들은 상기 트랜스퍼 게이트의 일측 에지의 하부영역에서 상호 연결된 것을 특징으로 하는 CMOS 이미지센서의 픽셀.
  14. 제11항에 있어서,
    상기 STI 영역의 상기 반도체층 표면 하부에 형성된 제1도전형의 필드스탑도핑영역을 더 포함하고,
    상기 필드스탑도핑영역은 상기 피닝층 및 상기 복수의 제1도전형 도핑영역과 상호 연결되어 형성되는 것을 특징으로 하는 CMOS 이미지센서의 픽셀.
  15. 제11항에 있어서,
    상기 제1도전형 도핑 영역의 일부분에 형성되어, 상기 제1도전형 도핑 영역의 상하부에 위치하는 상기 제2도전형 도핑영역들의 상호 연결을 제공하는 카운트 도핑 영역을 더 포함하는 것을 특징으로 하는 CMOS 이미지센서의 픽셀.
  16. 제15항에 있어서,
    상기 카운트 도핑 영역과 오버랩되어 형성되며, 상기 제1도전형 도핑 영역의 상하부에 위치하는 상기 제2도전형 도핑영역에 형성되는 다른 카운트 도핑 영역을 더 포함하는 것을 특징으로 하는 CMOS 이미지센서의 픽셀.
  17. 제16항에 있어서,
    상기 카운트도핑영역 및 다른 카운트도핑영역은 상기 STI 영역의 근체에 형성되는 것을 특징으로 하는 CMOS 이미지센서의 픽셀.
  18. 제11항 내지 제17항 중 어느 한 항에 있어서,
    상기 피닝층은 제1도전형인 것을 특징으로 하는 CMOS 이미지센서의 픽셀.
  19. 제11항 내지 제17항 중 어느 한 항에 있어서,
    상기 제1도전형과 상기 제2도전형은 상호 상보적인 p형 또는 n형인 것을 특징으로 하는 CMOS 이미지센서의 픽셀.
  20. 제11항 내지 제17항 중 어느 한 항에 있어서,
    상기 제1도전형의 반도체층은, 에피택셜층인 것을 특징으로 하는 CMOS 이미 지센서의 픽셀.
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