JP5214116B2 - Ｓｔｉ技術により実現された高解像度のｃｍｏｓイメージセンサのための成層型フォトダイオード - Google Patents

Description

本発明は、固体イメージセンサに関し、特に、フォトダイオード領域に成層型ドープ領域を形成するＣＭＯＳイメージセンサに関する。

成層型ドープは、非常に小さなピクセルの大きさを有する高解像度センサの形成を可能にし、これは高い電荷蓄積容量と高いダイナミックレンジ（Dynamic Range）を有し、また低い暗電流及び低い動作電圧を持つ。

通常のイメージセンサは、センサピクセル内に集積される光子を電子に変換して光をセンシングする役割を果す。統合サイクルの完了後に、集積された電荷は、電圧に変換され、センサの出力端子に印加される。ＣＭＯＳイメージセンサにおいて、電荷−電圧の変換は、ピクセル自体で直接行われ、アナログピクセル電圧は多様なピクセルアドレッシング及びスキャニング方式により出力端子に伝達される。また、アナログ信号は、チップの出力に到達される前に等価のデジタル値に変換できる。通常、ピクセルはその中に、適切なアドレッシングトランジスタによりピクセルに接続されたセンスラインを駆動する、ソースフォロワ（source follower）のバッファ増幅器を備える。電荷-電圧の変換が完了され、その結果として生成される信号がピクセルから伝達された後、ピクセルは、新しい電荷を蓄積するための準備をするために、リセットされる。電荷検出ノードとしてＦＤ（Floating Diffusion）を用いるピクセルにおいて、リセットは、ＦＤノードを基準電圧に瞬間的に導電接続させるリセットトランジスタをターンオンすることによって行われる。この段階では収集された電荷を除去するが、この技術分野ではよく周知のｋＴＣ−リセットノイズを生成する。要求される低いノイズ性能を達成するために、ＣＤＳ（Correlated Double Sampling）信号処理技術を利用して、ｋＴＣノイズを信号から除去しなければならない。ＣＤＳ概念を利用する通常のＣＭＯＳセンサは、大抵ピクセルの中に４つのトランジスタ４Ｔを必要とする。４Ｔピクセル回路の一例は、Ｊ．Ｗ．Ｒｕｓｓｅｌｌによる米国特許第５，９９１，１８４号に開示されている。

トランスファーゲートＴｘを備える複数の４Ｔピクセルの設計で使用される従来の技術の図１にフォトダイオードの断面が図示されている。この技術分野の一例は、Ｅ.Ｇ. Ｓｔｅｖｅｎｓによる米国特許第６，７３０，８９９Ｂ１号に開示されている。

図１には、フォトダイオード領域と、センシングノードのフローティング拡散領域、及びトランスファーゲートが共に示されている。

フォトダイオードは、ｐ^＋基板１１２上のｐ型エピタキシャル層１０１、ｎ型ドープ領域１０３、及びシリコン酸化膜１０４の境界面の近くに位置した浅いｐ型ドープ領域１０２で構成される。基板からトランスファーゲート１０６を形成させるために、シリコンの上部に薄いシリコン酸化膜１０４が成長される。図面では概略的にだけ示されたインターコネクト１０８を介してトランスファーゲート１０６にバイアスが伝達される。センシングノードにコンタクトされたワイヤー１０８にポジティブパルスを印加すると、トランスファーゲート１０６がターンオンされ、フォトダイオードからの電荷がセンシングノードのＦＤノード１０７に伝達される。これはＦＤノードの電位を低下する。ワイヤー１０９を介してＦＤに接続され得ることができる所定の増幅器が図示せずこの変化をセンシングして、他の処理のために、これをチップ上の他の回路に伝達する。ＦＤノードのバイアスの変化は、要求された光−発生信号（photo-generated signal）を示す。センシングが完了した後、ＦＤノードは、図示していない所定の回路によってリセットされる。リセットの後に、ＦＤノード１０７はリセットレベルＶｒｓにバイアスされる。光−発生信号は、シリコンに入力される光子１１０から発生し、電子−正孔の一対１１３，１１４をそれぞれ生成する。電子が基板に位置した電位ウェル（potential well）の中のｎ⁻型ドープ領域１０３に蓄積される間、正孔は正孔が複数のキャリアと交われる基板に流れる。

この構造の電荷蓄積容量は、図１においてキャパシタＣＳ１０５と概略的に示されている。フォトダイオード内に格納された移動電荷がない場合、ｎ⁻型ドープ領域１０３内のウェル電位は最大レベルに到達し、これをピン電圧（Pinned Voltage，以下Ｖｐｉｎと記す）と呼ぶ。すべての蓄積された光−発生電荷をフォトダイオード（領域１０３内のウェル）からＦＤノード１０７に伝達するために、最小のＦＤバイアス（Vfd-min）が Ｖｐｉｎ より常に高くなければならない。したがって、最高のピクセル性能を得るためには、ＦＤノード上に可能な限り最大の電圧スイング（Voltage swing）を有することによって、その差（Vrs-Vfd-min）を大きくしなければならない。

しかし、同時にＶｆｄ−ｍｉｎ＞Ｖｐｉｎを維持しなければならず、これは Ｖｐｉｎ が可能な限り低くなければならないということを意味する。しかし、達成できるキャパシタンスＣＳ１０５の値に対する実際の限界が存在するため、 Ｖｐｉｎ が低い場合、フォトダイオード内に充分な電荷の蓄積が困難である。これは、シリコンの一部材料の限界及び処理過程での一部の限界による結果である。キャパシタンスを形成するために、従来の接近方法を使用する小型ピクセルセンサでは、ＣＳがあまりにも小さくなったため、高いダイナミックレンジＤＲを有する所定の品質イメージを生成するのに充分な電子がピクセルに貯蔵できない可能性もある。良好な品質の画像のためにピクセルに格納されるのに必要な通常の電子の個数は１０，０００個以上である。この個数は３．０Ｖ以下の電圧で動作しなければならなく、２．０ｕｍ程度及びそれより小さなピクセルの大きさを有するセンサでは達成し難しい。

一方、ピンドフォトダイオードを構成するにあって、ｐ型及びｎ型ドープ領域が交互に複数回積層されるように構成することによって、バイアス印加される時フォトダイオードの空乏領域を増大させることにより入射された光１１０により発生する電荷をｎ型ドープ領域に集めるための技術が、Ｊｕ Ｉｌ Ｌｅｅによる米国特許第６４８９６４３Ｂ１号に開示されている。

図２は、積層ドープ配列の従来の技術によるフォトダイオード構造を示している。図２に示したように、フォトダイオードには、ｐ型エピタキシャル層７０２内にドープされたｐ／ｎ／ｐ／ｎドープ領域７０５，７１０，７０８，７０６が配列されており、バイアス印加時、ｎ／ｐ／ｎドープ領域７１０，７０８，７０６が完全に空乏され、その分だけ空乏層が増大されることによって、入射される光子（photon）により生成された光電荷が消滅される量を低減する。

しかし、図2の従来の技術においてｐ型ドープ領域７０８は、ｎ型ドープ領域と同様に、または低いドープ濃度を持っているので、バイアス印加時もまた完全に空乏されるようになる。したがって、図２の従来の技術のフォトダイオードもまた、空乏された時、単一の接合キャパシタンスを持たざるをえない。

結局、小型ピクセルセンサではキャパシタンスがあまりにも小さくなって高いダイナミックレンジＤＲを有する適切な品質イメージを生成するのに充分な電子がピクセルに格納されない可能性もある。参考的に、空乏層の大きさとフォトダイオードのキャパシタンスは相反（trad-off）関係になるしかない。

本発明は、上記した従来の技術の問題を解決するためになされたものであって、その目的はバイアスの印加後にもフォトダイオードの接合キャパシタンスを複数個形成させることによって、小さなピクセルの大きさ、高い電荷蓄積容量、高いダイナミックレンジ、低い暗電流及び低い動作電圧を有する高性能ＣＭＯＳイメージセンサのピクセルに用いられる実用的なフォトダイオードを提供することにある。

また、本発明の目的は、上記のフォトダイオードをＳＴＩ（shallow trench isolation）技術と高性能ＣＭＯＳイメージセンサのピクセル構造を提供することにある。

従来の技術の限界を克服できるフォトダイオードを製造するための他の方法が本願に記載される。基板に単に一つの接合キャパシタンスを形成するｎ⁻型及びｐ⁻型層を形成する代わりに、少なくとも１つ以上のこのような層シーケンスが一番目の層の上部に配置され得ることが示されている。そして、バイアス印加により空乏が発生しても複数のキャパシタンスを維持するようにして、本来のキャパシタンスと並列に接続される２つ以上の電荷蓄積キャパシタンスを效果的に有するようになる。

したがって、このような新しい成層型ドープ領域の配列は、実質的に、動作電圧の増加なしに、ピクセルの電荷蓄積容量を増加させる。結果的に、高い電荷蓄積容量及びそれにともなう高いダイナミックレンジを有する高性能のイメージセンサを製造することができる。

そして、低い電圧で動作できる２．０ｕｍまたはそれより小さなピクセルを製造することができる。成層型ドープ配列がシリコンバルクの中に完全に含まれ、フォトダイオードの新しい領域が境界面に露出されないため、ピンドフォトダイオードピクセル概念の本来の低い暗電流性能がこの配列でも維持される。また、従来の構造に比べ、新しい構造で高い電界を一層最適化でき、これに伴い暗電流をより下げることができ、良好なピクセルの間の均質性及び良好な処理制御を達成することができる。

本発明によれば、複数個の並列連結された接合キャパシタンスを有するように、フォトダイオードを形成することにより、フォトダイオードの電荷蓄積容量を向上させ、低いピン電圧で高い品質及び高いＤＲ（Dynamic Range）イメージを形成するのに充分な電荷を蓄積できるようにする。

以下、 本発明の好ましい実施形態を、添付した図面を参照して詳細に説明する。

図３は、成層型ドープ配列を有し、中間層のｐ型ドープ領域がバイアス印加時にも完全空乏されなかったため、複数のＰＮ接合キャパシタンスを形成している改善されたピンドフォトダイオードを有するＣＭＯＳイメージセンサのピクセル構造を示した断面図である。

図３に示したように、本発明のＣＭＯＳイメージセンサのピクセルは、高濃度ｐ型半導体基板３０１上に形成された低濃度のｐ型エピタキシャル層３０２と、エピタキシャル層３０２に局部的に形成されたＳＴＩ領域３０４と、エピタキシャル層内に形成されたピンドフォトダイオードＰＰＤ、及びピンドフォトダイオードＰＰＤに生成された光電荷をセンシングノードのＦＤノード３１９に伝達するためのトランスタゲート３１２を備える。

そして、ピンドフォトダイオードＰＰＤは、エピタキシャル層３０２内で互いに異なる深さに形成された低濃度のｎ型ドープ領域３０９，３１０と、エピタキシャル層３０２内でｎ型ドープ領域３０９，３１０との間に形成され、フォトダイオードの空乏のためのバイアスの印加時にも完全に空乏されずに、複数の接合キャパシタを形成する高濃度のｐ 型ドープ領域３０７、及びエピタキシャル層の表面下に浅く形成された高濃度のｐ型ドープ領域３０６（ピニング層）を備える。

ｐ型ドープ領域３０７は、ｎ型ドープ領域３０９，３１０及びエピタキシャル層３０２より相対的に高いドープ濃度を有する。そのため、バイアス印加時にもｐ 型ドープ領域３０７は完全に空乏されず、上及び下のｎ型ドープ領域３０９，３１０の間でキャパシタンス３１７，３１８を形成するようになる。結局、従来に比べて、本実施例では最終的に３つのキャパシタンス３１７，３１８，３１９を形成するようになり、従来のフォトダイオードより増大されたキャパシタンスを有する。

さらに具体的に説明すれば、新しいｐ型ドープ領域及びｎ型ドープ領域をフォトダイオードに追加することによって、本来の接合キャパシタンスＣｓ１と並列に連結される２個の新しい接合キャパシタンスＣｓ２，Ｃｓ３が形成された。これは、ダイオードの電荷蓄積容量を向上させ、低いピン電圧で高い品質及び高いＤＲ（Dynamic Range）イメージを形成するのに十分な電荷を蓄積できるようにする。

この技術分野における通常の知識を有した者にとっては、より多くの層の挿入及びイオン注入、エピタキシャル成長などの様々な形成方法が可能であるというのは自明なものである。これは、本明細書で他の形態の細部事項としては記載されない。

また、この技術分野における通常の知識を有した者にとっては、４Ｔだけでなく、３Ｔ，５Ｔ及び６Ｔのような他の形態のピクセルを有する成層型フォトダイオードの使用が可能であり、ｐ型ドープシリコン基板以外の他の形態の材料の使用が可能であるというのは自明である。

本発明のピクセルにおいて、ｎ型ドープ領域３０９，３１０は、トランスファーゲート３１２の一方のエッジの下部領域でｎ型ドープ領域３０８により互いに連結される。また、本発明のピクセルはＳＴＩ領域３０４のトレンチの底の面及び側面のエピタキシャル層の表面の下部に形成された高濃度ｐ型のフィールドストップドープ領域３０５をさらに備えており、前記フィールドストップドープ領域３０５は、ピニング層３０６及びｎ型ドープ領域３０９，３１０と互いに連結されるように隣接して形成される。これにより、ｐ型ドープ領域３０６、３０７にバイアスが伝達される。

ＳＴＩ領域３０４は、エピタキシャルシリコンの表面側にエッチングされ、トレンチ３０３を形成した後、シリコン酸化膜で充填して形成される。シリコン酸化膜は、またフォトダイオードの全体の表面を覆い、ｐ型エピタキシャル層３０２からゲート３１２を分離させる。ｐ^＋ドープ領域３０５，３０６は、暗電流の発生を最小化する。ｎ型ドープ領域３０８は、ゲート３１２と整列される本来のｐｎフォトダイオードを形成し、ゲート３１２がターンオンすれば、ｎ型ドープ領域のＦＤノード３１９に必要な接続を提供する。適したドーププロパイル及び配列はこの分野でよく知られたゲート側壁の誘電体エクステンション（extensions）３１３を利用して達成される。

概略的に示されたワイヤー３１５を介してバイアスを印加することによってゲートがターンオンする。また、概略的に示されたリ―ド３１６を介してＦＤノード３１９から光−発生信号が抽出される。このようなフォトダイオードの成層型ドープ及び電荷蓄積容量の向上は本来のｎ型ドープ領域３０８にｐ型ドープ領域３０７及び２つのｎ型ドープ領域３０９，３１０を追加することによって達成される。ｐ型ドープ領域３０７は領域３０５，３０６に隣接して、必要な基板バイアスを提供する。

図４は、本発明の他の実施形態に係る成層型ドープ配列を有する本発明によるピンドフォトダイオードの概略的な断面を示した図である。

本実施形態において、高濃度のｐ型半導体基板４０１、低濃度のｐ型エピタキシャル層４０２、ＳＴＩ（shallow Trench Isolation）構造４０３，４０４，４０５、ＦＤノード４１４、トランスタゲート４１２、ワイヤー４１５，４１６、ピニング層４０６などは、図３において説明したことと実質的に同じである。

ただし、第１実施形態(図３を参照)と異なる点は、Ｐ^＋ドープ領域４０７がゲート４１２の下部まで拡張されており、上部のｎ型ドープ領域４０９と下部ｎ型ドープ領域４０８がゲート４１２エッジの近傍で相互連結されることを必要としない。その代りに、ＳＴＩの近傍でＰ^＋ドープ領域４０７にカウンタドープ領域５１０を形成し、上部ｎ型ドープ領域４０９に他のカウンタドープ領域４２０を形成することにより、上下部ｎ型ドープ領域ら４０９，４０８の連結と、下部ｎ型ドープ領域４０８から上部ｎ型ドープ領域４０９のスムーズ電位形状(smooth potential profile）を達成することができる。また、図示しないが、さらに他のカウンタドープ領域が前記カウンタドープ領域５１０下に、平坦な電位形状転移（変化）を提供するために、さらに形成されることができる。Ｐ^＋ドープ領域４０７に対する連結と基板バイアスとは、基板と垂直方向に提供される。したがって、以前の実施形態のような機能は維持される。

なお、本発明は、上記した実施形態に限定されるものでなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。

通常の４Ｔ ＣＭＯＳセンサピクセルにおいて用いられる従来の技術による標準のピンドフォトダイオードの概略的な断面を示した図である。 他の従来の技術によるピンドフォトダイオードの概略的な断面を示した図である。 ＳＴＩ技術で実現された成層型ドープ配列を有する、本発明によるピンドフォトダイオードの概略的な断面を示した図である。 本発明の他の実施形態に係る成層型ドープ配列を有する本発明によるピンドフォトダイオードの概略的な断面を示した図である。

Claims (18)

1. 第１導電型の半導体層と、
   前記半導体層内で互いに異なる深さで形成された複数の第２導電型のドープ領域と、
   前記半導体層内で前記複数の第２導電型のドープ領域の間に形成され、フォトダイオードの空乏のための電圧の印加時に、完全に空乏されずに複数の接合キャパシタを形成する複数の第１導電型のドープ領域と、
   酸化膜の表面下に形成されたピニング層と、
   前記複数の第１導電型のドープ領域のうちの１つの一部に形成され、該第１導電型のドープ領域の上下部に位置する前記第２導電型のドープ領域間の相互連結を提供するカウンタドープ領域と、
   を備える、ＣＭＯＳイメージセンサのピクセルのためのフォトダイオード。
2. 前記第１導電型のドープ領域が、前記半導体層及び前記複数の第２導電型のドープ領域より相対的に高いドープ濃度を有する、請求項１に記載の、ＣＭＯＳイメージセンサのピクセルのためのフォトダイオード。
3. 前記複数の第２導電型のドープ領域が、前記複数の第１導電型のドープ領域の一方のエッジ部で互いに連結される、請求項１に記載の、ＣＭＯＳイメージセンサのピクセルのためのフォトダイオード。
4. 前記カウンタドープ領域に隣接して形成され、前記第１導電型のドープ領域の上部及び下部に位置する前記複数の第２導電型のドープ領域のうちの１つの一部に形成される他のカウンタドープ領域をさらに含む、請求項１に記載の、ＣＭＯＳイメージセンサのピクセルのためのフォトダイオード。
5. 前記ピニング層が、第１導電型である、請求項１〜４のいずれか１項に記載の、ＣＭＯＳイメージセンサのピクセルのためのフォトダイオード。
6. 前記第１導電型と前記第２導電型が互いに相補的なｐ型またはｎ型である、請求項１〜４のいずれか１項に記載の、ＣＭＯＳイメージセンサのピクセルのためのフォトダイオード。
7. 前記ピクセルは、４Ｔ（４トランジスタ）−ピクセルである、請求項１〜４のいずれか１項に記載の、ＣＭＯＳイメージセンサのピクセルのためのフォトダイオード。
8. 前記ピクセルは、３Ｔ（３トランジスタ）−ピクセルである、請求項１〜４のいずれか１項に記載の、ＣＭＯＳイメージセンサのピクセルのためのフォトダイオード。
9. 前記第１導電型の半導体層が、エピタキシャル層である、請求項１〜４のいずれか１項に記載の、ＣＭＯＳイメージセンサのピクセルのためのフォトダイオード。
10. 第１導電型の半導体層と、
    前記半導体層に局部的に形成されたＳＴＩ領域と、
    前記半導体層内に形成されたピンドフォトダイオードと、
    前記ピンドフォトダイオードに生成された光電荷をセンシングノードに伝達するためのトランスファーゲートと、
    を備え、
    前記ピンドフォトダイオードは、
    前記半導体層内で互いに異なる深さに形成された複数の第２導電型のドープ領域と、
    前記半導体層内で前記複数の第２導電型のドープ領域の間に形成され、フォトダイオードの空乏のための電圧印加時にも完全に空乏されずに複数の接合キャパシタを形成する複数の第１導電型のドープ領域と、
    酸化膜の表面下に形成されたピニング層と、
    前記複数の第１導電型のドープ領域のうちの１つの一部に形成され、該第１導電型のドープ領域の上下部に位置する前記第２導電型のドープ領域間の相互連結を提供するカウンタドープ領域と、
    を備える、ＣＭＯＳイメージセンサのピクセル。
11. 前記第１導電型のドープ領域が、前記半導体層及び前記複数の第２導電型のドープ領域より相対的に高いドープ濃度を有する、請求項１０に記載の、ＣＭＯＳイメージセンサのピクセル。
12. 前記複数の第２導電型のドープ領域が、前記トランスファーゲートの一方のエッジ下部領域で互いに連結される、請求項１０に記載の、ＣＭＯＳイメージセンサのピクセル。
13. 前記ＳＴＩ領域の前記半導体層の表面の下部に形成された第１導電型のフィールドストップドープ領域を更に備え、
    前記フィールドストップドープ領域は、前記ピニング層及び前記複数の第１導電型のドープ領域と互いに連結されて形成される、請求項１０に記載の、ＣＭＯＳイメージセンサのピクセル。
14. 前記カウンタドープ領域に隣接して形成され、前記第１導電型のドープ領域の上部及び下部に位置する前記複数の第２導電型のドープ領域のうちの１つの一部に形成される他のカウンタドープ領域をさらに含む、請求項１３に記載の、ＣＭＯＳイメージセンサのピクセル。
15. 前記カウンタドープ領域及び他のカウンタドープ領域は、前記ＳＴＩ領域の近傍に形成される、請求項１４に記載の、ＣＭＯＳイメージセンサのピクセル。
16. 前記ピニング層が、第１導電型である、請求項１０〜１５のいずれか１項に記載の、ＣＭＯＳイメージセンサのピクセル。
17. 前記第１導電型と前記第２導電型が、互いに相補的なｐ型またはｎ型である、請求項１０〜１５のいずれか１項に記載の、ＣＭＯＳイメージセンサのピクセル。
18. 前記第１導電型の半導体層が、エピタキシャル層である、請求項１０〜１５の、いずれか１項に記載のＣＭＯＳイメージセンサのピクセル。

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