CN104103628A - 晶体管重叠电容的测试结构及其测试方法 - Google Patents

晶体管重叠电容的测试结构及其测试方法 Download PDF

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Abstract

一种晶体管重叠电容的测试结构及其测试方法，其中，晶体管重叠电容的测试方法包括：提供测试结构，测试结构包括位于半导体衬底上的晶体管、第一连接结构和第二连接结构，晶体管包括位于衬底上的栅介质层、位于栅介质层上的栅极、位于栅极两侧的半导体衬底中的源区和漏区，第一连接结构位于源区表面且连接源区，第二连接结构位于漏区表面且连接漏区，其中，源区或漏区还包括位于栅介质层下的重叠区；测试获取第一连接结构与栅极之间的第一电容；测试获取第二连接结构与栅极之间的第二电容；计算第一电容和第二电容的差值的绝对值，得到晶体管的重叠电容。本发明晶体管重叠电容的测试方法简单，并能准确简便地测试出晶体管的重叠电容。

Description

晶体管重叠电容的测试结构及其测试方法
技术领域
本发明涉及半导体技术领域，特别涉及一种晶体管重叠电容的测试结构及其测试方法。
背景技术
在现有的半导体技术领域，晶体管是构成集成电路的基本元件之一，并得到广泛应用，晶体管的性能优劣直接影响到整个集成电路的性能。因此，在现有技术中，更多是通过提高晶体管的性能，提高包括该晶体管的集成电路的工作效果。
参照图1，图1是现有技术的包括晶体管的半导体器件的剖面结构示意图，包括：半导体衬底100；位于半导体衬底100上的栅介质层101和位于栅介质层101上的栅极102；位于栅极102周围的半导体衬底100上的侧墙103；位于栅极101两侧的半导体衬底100中的源区104和漏区105；与源区104连接的第一插塞106；与漏区105连接的第二插塞107。其中，所述源区104、漏区105均包括重掺杂区108和轻掺杂区109，轻掺杂区109延伸至栅介质层101下。轻掺杂区109延伸至栅介质层101下，在栅极102与轻掺杂区109之间存在重叠电容Cgd0。当所述重叠电容越大，会导致所述晶体管的频率降低，导致由晶体管所形成的半导体器件的工作效率下降，因此需要在获取所述重叠电容的基础上，在半导体器件中加入与所述重叠电容相应的去耦电容，从而消除所述重叠电容的影响。因此需要对重叠电容进行测量，从而寻求降低重叠电容的大小。
继续参照图1，首先，为本领域技术人员所公知：源区104与漏区105之间、第一插塞106与第二插塞107之间的成分、材料、结构、尺寸等参数均相同。参照图1，在栅极102与第一插塞106之间的电容定义为连接电容，该连接电容等于栅极102与第二插塞107之间存在的连接电容，定义为Ccg。在第一插塞106与侧墙103之间暴露的重掺杂区108，与栅极102之间的电容为边缘电容，等于在第二插塞107与侧墙103之间暴露的重掺杂区108，与栅极102之间的边缘电容，定义为Cgdf。则栅极102与源极104之间的第一电容Cgs=Ccg+Cgdf+Cgd0，栅极102与漏区105之间的第二电容Cgd=Ccg+Cgdf+Cgd0，Cgs=Cgd。在实际测量中，在栅极102上、第一插塞106上、第二插塞107上分别设置测试端，通过测量栅极102的测试端与第一插塞106测试端之间的电容获取第一电容Cgs，或者测量栅极102上的测试端与第二插塞107上的测试端之间的电容获取第二电容Cgd。
在现有技术中，参照图2A和图2B，揭示了现有技术测量晶体管重叠电容的方法。参照图2A，图2A为半导体器件的俯视结构示意图，在衬底100上并列排布多个图1所示的晶体管，每个晶体管两侧的源区和漏区（未示出）上形成有一个插塞111。测得一个晶体管的栅极102与相邻的一个插塞107之间的电容值，用Ca来表示，Ca=Cgd0+（Ccg+Cgdf）*1。参照图2B，图2B为半导体器件的俯视结构示意图，在衬底100上并列排布多个图1所示的晶体管，每个晶体管的源区形成有两个以上插塞106、漏区上形成有两个以上插塞107。测得一个晶体管的栅极102与相邻漏区上的多个插塞107之间的电容值，用Cb来表示，Cb=Cgd0+（Ccg+Cgdf）*n，n为插塞107的个数。计算得到Cgd0=Cb-（Cb-Ca）*n/（n-1）。
现在技术的晶体管的重叠电容测试方法复杂，且很难准确获取重叠电容的数值，导致难以精确消除所述重叠电容对于半导体器件的影响。
更多关于晶体管重叠电容的测试方法的相关技术，请参考2001年1月2日公开的公开号为US6169302B1的美国专利文献。
发明内容
本发明解决的问题是现在技术的晶体管的重叠电容测试方法复杂，且很难准确获取重叠电容的数值，导致难以精确消除所述重叠电容对于半导体器件的影响。
为解决上述问题，本发明提供一种新的晶体管重叠电容的测试方法，包括：
提供测试结构，所述测试结构包括位于半导体衬底上的晶体管、第一连接结构和第二连接结构，所述晶体管包括位于衬底上的栅介质层、位于栅介质层上的栅极、位于栅极两侧的半导体衬底中的源区和漏区，所述第一连接结构位于源区表面且连接所述源区，所述第二连接结构位于漏区表面且连接所述漏区，其中，所述源区或漏区还包括位于栅介质层下的重叠区；
测试获取所述第一连接结构与栅极之间的第一电容；
测试获取所述第二连接结构与栅极之间的第二电容；
计算所述第一电容和第二电容的差值的绝对值，得到晶体管的重叠电容。
可选地，所述源区和漏区均包括重掺杂区，所述重叠区包括轻掺杂区。
可选地，所述重叠区还包括：包围所述轻掺杂区的晕环区。
可选地，所述晶体管还包括位于栅极周围的半导体衬底上的侧墙。
可选地，所述测试结构还包括：位于所述第一连接结构和源区之间、第二连接结构和漏区之间的金属硅化物。
可选地，所述测试结构还包括：半导体衬底、栅极、第一连接结构与第二连接结构之间的层间介质层。
可选地，所述测试结构包括一个晶体管，所述绝对值等于晶体管的重叠电容。
可选地，所述测试结构包括位于半导体衬底上的两个以上并列排布的晶体管，其中所述栅极之间电连接，所述第一连接结构之间电连接，所述第二连接结构之间电连接，
得到晶体管的重叠电容等于，第一电容和第二电容的差值的绝对值与晶体管个数的比值。
可选地，相邻两个晶体管之间共用源区和漏区。
可选地，所述栅介质层的材料包括氧化硅、氮氧化硅或高K介质材料。
本发明还提供一种晶体管重叠电容的测试结构，包括：
晶体管，所述晶体管包括位于半导体衬底上的栅介质层、位于栅介质层上的栅极、位于栅极两侧的衬底中的源区和漏区，其中所述源区或漏区还包括位于栅介质层下的重叠区；
位于源区表面且连接所述源区的第一连接结构；
位于漏区表面且连接所述漏区的第二连接结构。
可选地，所述源区和漏区均包括重掺杂区，所述重叠区包括轻掺杂区。
可选地，所述重叠区还包括：包围所述轻掺杂区的晕环区。
可选地，所述晶体管还包括位于栅极周围的半导体衬底上的侧墙。
可选地，还包括：位于所述第一连接结构和源区之间、第二连接结构和漏区之间的金属硅化物。
可选地，还包括：半导体衬底、栅极、第一连接结构与第二连接结构之间的层间介质层。
可选地，包括位于半导体衬底上的两个或两个以上并列排布的晶体管，其中，所述栅极之间电连接，所述第一连接结构之间电连接，所述第二连接结构之间电连接。
可选地，所述相邻两个晶体管之间为共用源区和漏区。
可选地，所述栅介质层的材料包括氧化硅、氮氧化硅或高K介质材料。
与现有技术相比，本发明具有以下优点：
本发明晶体管的重叠电容测试方法，包括：提供测试结构，所述测试结构包括位于半导体衬底上的晶体管、第一连接结构和第二连接结构。所述晶体管包括位于衬底上的栅极、位于栅极两侧的半导体衬底中的源区和漏区，所述第一连接结构连接源区，所述第二连接结构连接漏区，其中，所述源区或漏区还包括位于栅介质层下的重叠区。之后，测试获取所述第一连接结构与栅极之间的第一电容，测试获取所述第二连接结构与栅极之间的第二电容。最后，计算所述第一电容和第二电容的差值的绝对值，得到栅极与重叠区之间的重叠电容。本发明晶体管重叠电容的测试方法简单，并能准确简便地测试出晶体管的重叠电容。
进一步地，本发明还提供另一种晶体管重叠电容测试方法，其中，提供的测试结构包括位于半导体衬底上的两个或两个以上并列排布的晶体管，其中，所述栅极之间电连接，所述第一连接结构之间电连接，所述第二连接结构之间电连接。之后，测试得到的第一电容包括：多个晶体管的栅极与源区之间的电容值之和，测试得到的第二电容包括：多个晶体管的栅极与漏区之间的电容值之和。最后，计算第一电容与第二电容之差的绝对值，得到晶体管重叠电容为该绝对值与晶体管个数之比。在本实施例中，最终测试得到的第一电容和第二电容的数值较大。较大的电容值可以降低电容测量仪器的测试误差，并且最后获得的重叠电容为多个晶体管的重叠电容的平均值，这可以弥补单个晶体管带来的个体差异性，从而降低测试结构的系统误差，提高测试结果的准确度。
附图说明
图1是现有技术的包括晶体管的半导体器件的剖面结构示意图；
图2A、图2B是现有技术的测量图1所示的晶体管重叠电容的方法的俯视结构示意图；
图3是现有技术的包括晶体管的半导体器件的剖面结构示意图；
图4～图5是本发明第一实施例的晶体管的重叠电容测试方法的剖面结构示意图；
图6是本发明第二实施例的晶体管的重叠电容测试方法的俯视结构示意图。
具体实施方式
发明人针对现有技术中存在的问题进行了研究，发现：在图2A和图2B所示的晶体管电容测试方法中，需要形成多个块状插塞107。我们希望得到的多个块状插塞107的结构、尺寸等参数均相同，但受限于环境因素和人为因素，很难得到结构、尺寸等参数均相同的多个块状插塞107。这成为测量重叠电容Cgd0的一个不确定因素，造成重叠电容Cgd0测量结果不准确。而且现有技术的晶体管重叠电容测试方法，需要形成多个块状插塞107，工艺复杂。
而且，在现有的后栅工艺形成具有高K栅介质层和金属栅极的晶体管过程中，参照图3，图3为包括后栅工艺形成的晶体管的半导体器件的俯视图。在形成晶体管的栅极210、源区和漏区（未示出）后，采用自对准硅化物（salicide）形成工艺在源区和漏区表面分别形成第一插塞201、第二插塞202。第一插塞201与第二插塞202在衬底200表面的投影为条状，条状使得第一插塞201和第二插塞202分别与栅极210之间的相对重叠面积较大，也就使得栅极210与第一插塞201之间、与第二插塞202之间的连接电容Ccg较大。在测量获得的第一电容Cgs、第二电容Cgd中，连接电容Ccg所占的比例较大，很难将重叠电容Cgd0从测量获得的第一电容Cgs、第二电容Cgd中分离出来，单独获得重叠电容Cgd0的大小。而且，也不能使用图2A和图2B所描述的晶体管重叠电容测试方法测量重叠电容Cgd0。
因此，发明人经过创造性劳动，得到一种新的晶体管重叠电容的测试结构及其测试方法，可以获得较为准确的重叠电容。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。所描述的实施例仅仅是本发明的可实施方式的一部分，而不是其全部。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。根据所述实施例，本领域的普通技术人员在无需创造性劳动的前提下可获得的所有其它实施方式，都属于本发明的保护范围。因此本发明不受下面公开的具体实施的限制。
第一实施例
参照图4，执行步骤S1，提供测试结构300。
测试结构300包括位于衬底301上的晶体管310、第一连接结构311和第二连接结构312。晶体管310包括位于衬底301上的栅介质层314、位于栅介质层314上的栅极315、位于栅极315两侧的衬底301中的源区316和漏区317。第一连接结构311位于源区316表面且连接源区316，第二连接结构312位于漏区317表面且连接漏区317。其中，对源区316或漏区317还包括位于栅介质层314下的重叠区，也就是说重叠区只存在于栅极315一侧的衬底中。在本实施例中，漏区317包括栅介质层314下的重叠区318。
在具体实施例中，源区316和漏区317均包括重掺杂区361、包围重掺杂361的轻掺杂区381。而漏区317中的重叠区318可以仅包括轻掺杂区381，或进一步还包括包围轻掺杂区381的晕环区382。
在具体实施例中，形成本发明的源区316和漏区317的方法根据前栅工艺和后栅工艺，而有所不同。
在前栅工艺中，（1）在形成位于衬底301上的栅介质层314、位于栅介质层314上的栅极315后，形成图形化的光刻胶层，定义漏区的位置。（2）接着，以该图形化的光刻胶层为掩模，对栅极315一侧的半导体衬底301进行轻掺杂漏注入（LDD）的浅注入，形成轻掺杂区381。可选的，在进行LDD浅注入后，在轻掺杂区381中再一次进行离子注入，形成晕环区382。所述的晕环区382的作用是限制轻掺杂区381的离子的扩散，使形成的轻掺杂区381较浅。为本领域技术人员所公知：晕环区382的掺杂离子类型不同于轻掺杂区381的掺杂离子类型。若轻掺杂区381中的掺杂离子为n型离子，如磷、砷，则晕环区382中的掺杂离子为p型离子，如硼；若轻掺杂区381中的掺杂离子为p型离子，则晕环区382中的掺杂离子为n型离子。（3）紧接着，去除图形化的光刻胶层。（4）最后，以栅极315为掩模，对栅极315两侧的衬底301进行重掺杂离子注入，形成重掺杂区361。源区316和漏区317均包括重掺杂区361。在进行重掺杂离子注入前，一般会在栅极315周围形成侧墙319，用于保护栅极315侧壁。（5）进行退火处理。
由于在退火处理过程中，轻掺杂区381中的掺杂离子会向栅介质层314下的衬底扩散，而在栅介质层314下形成重叠区318。若在漏区317中还包括晕环区382，晕环区382中的掺杂离子也会扩散到栅介质层314下，形成又一重叠区。
在前栅工艺中，栅介质层314的材料包括氧化硅或氮氧化硅，或者其他高K介质材料。
在后栅工艺中，在衬底301上形成伪栅极后，进行上述（1）～（5）的步骤形成源区316和漏区317。然后，去除伪栅极形成伪栅沟槽，在伪栅沟槽中形成栅极315。栅介质层314的材料一般为高K介质材料，如氧化铪或氧化铬等。
不论是在前栅工艺或后栅工艺或其他可能的工艺中，最终形成的源区316和漏区317中重掺杂区361的材料、剂量、尺寸等参数均大致相同。这样，在栅极315与源区316中未被侧墙319覆盖的重掺杂区表面之间的边缘电容，等于栅极315与漏区317中未被侧墙319覆盖的重掺杂区表面之间的边缘电容，定义为Cgdf。
在具体实施例中，在形成晶体管310后，在源区316表面形成第一连接结构311，在漏区317表面形成第二连接结构312。形成第一连接结构311和第二连接结构312的方法，包括：在衬底301上形成层间介质层320；接着，在层间介质层320中形成连通源区316表面的第一接触孔（未示出）、连通漏区317表面的第二接触孔（未示出）；紧接着，在第一接触孔和第二接触孔中分别形成导电插塞，形成第一连接结构311和第二连接结构312。为本领域技术人员所公知：第一连接结构311和第二连接结构312的材料、结构、尺寸等参数大致相同。在栅极315与第一连接结构311之间的连接电容，等于栅极315与第二连接结构312之间的连接电容，定义为连接电容Ccg。在本实施例中，在半导体衬底301、栅极315、第一连接结构311与第二连接结构312之间存在层间介质层320。在其他实施例中，还可以进一步去除该层间介质层320。
在具体实施例中，在第一连接结构311与源区316之间、在第二连接结构312与漏区317之间还可形成有金属硅化物（未示出）。所述金属硅化物可以降低半导体器件的接触电阻，形成良好的欧姆接触。
参照图5，执行步骤S2，测试获取第一连接结构311与栅极315之间的第一电容Cgs，为栅极315与源区316之间的电容，其中，Cgs=Ccg+Cgdf。
在具体实施例中，将栅极315与第一测试端A连接，将第一连接结构311与第二测试端B连接，之后测试第一测试端A与第二测试端B之间的第一电容Cgs。
继续参照图5，执行步骤S3，测试获取第二连接结构312与栅极315之间的第二电容Cgd，为栅极315与漏区317之间的电容，Cgd=Ccg+Cgdf+Cgd0。
在具体实施例中，将第一连接结构311与第三测试端C连接，之后测试第一测试端A与第三测试端C之间的第二电容Cgd。
最后，执行步骤S4，计算第一电容和第二电容差值的绝对值，等于晶体管的重叠电容Cgd0。也就是，|Cgs-Cgd|=|（Ccg+Cgdf）-（Ccg+Cgdf+Cgd0）|=Cgd0。
使用本发明的晶体管重叠电容的测试方法，测试方法简单，能够准确简便地测试出晶体管的重叠电容。
第二实施例
在第二实施例中，测试结构500包括两个或两个以上晶体管510。
参照图6，图6是第二实施例中的测试结构的俯视图。测试结构500包括位于衬底501上的两个或两个以上的并列排布的晶体管510。晶体管510的栅极511在栅线方向（X-X'方向）上呈条状。位于栅极511一侧源区（未示出）上的第一连接结构512、另一侧漏区（未示出）上的第二连接结构513，在源区或漏区具有位于栅极511下的重叠区（未示出）。将多个栅极511之间电连接，连接第一测试端A；将多个第一连接结构512之间电连接，连接第二测试端B；将多个第二连接结构513之间电连接，连接第三测试端C。
继续参照图6，在本实施例中，相邻两个晶体管510之间共用源区、漏区，也就是其中一个晶体管的源区与另一个晶体管的漏区为同一区域。在其他实施例中，相邻两个栅极之间也可不为共用的源区、漏区，即每个晶体管具有独立的源区和漏区。
结合第一实施例的相关介绍，在第二实施例中，定义晶体管的个数为n，n大于等于2。测试第一测试端A与第二测试端B之间的第一电容C1=nCcg+nCgdf。测试第一测试端A与第三测试端C之间的第二电容C2=nCcg+nCgdf+nCgd0。最后，计算得到第一电容与第二电容的差值的绝对值|C1-C2|=nCgd0，并进而得到重叠电容Cgd0=|C1-C2|/n。
在第二实施例中，测试结构包括两个或两个以上的并列排布的晶体管，这样，最终测试得到的第一电容和第二电容的数值较大。较大的电容值可以降低电容测量仪器的测试误差，并且最后获得的重叠电容为多个晶体管的重叠电容的平均值，这可以弥补单个晶体管带来的个体差异性，从而降低测试结构的系统误差，提高测试结果的准确度。
本发明还提供一种晶体管重叠电容的测试结构，本文分两个实施例介绍。
第一实施例
参照图4，晶体管重叠电容的测试结构300包括：
晶体管310，晶体管310包括位于半导体衬底301上的栅介质层314、位于栅介质层314上的栅极315、位于栅极315两侧的衬底301中的源区316和漏区317，其中，源区316或漏区317还包括位于栅介质层314下的重叠区318；
位于源区316表面且连接源区316的第一连接结构311；
位于漏区317表面且连接所述漏区317的第二连接结构312。
借助于第一实施例的测试结构，可以简单、准确测得晶体管的重叠电容，并进一步根据重叠电容的测试结构，寻求解决重叠电容的方法。
在具体实施例中，源区316和漏区317均包括重掺杂区361，而所述重叠区318包括轻掺杂区381。
在具体实施例中，重叠区318还包括：包围轻掺杂区381的晕环区382。
在具体实施例中，晶体管310还包括位于栅极315周围的半导体衬底301上的侧墙319。
在具体实施例中，还包括：位于所述第一连接结构311和源区316之间、第二连接结构312和漏区317之间的金属硅化物。
在具体实施例中，测试结构300还包括：位于半导体衬底301、栅极315、第一连接结构311与第二连接结构312之间的层间介质层320。
在具体实施例中，栅介质层314的材料包括氧化硅、氮氧化硅或高K介质材料。
第二实施例
参照图6，在第二实施例中，测试结构500包括位于半导体衬底501上的两个或两个以上并列排布的晶体管510，其中，所述多个栅极511之间电连接，所述多个第一连接结构512之间电连接，所述多个第二连接结构513之间电连接。
在具体实施例中，所述相邻两个晶体管510之间共用源区和漏区。在其他实施例中，所述相邻两个栅极之间也可不为共用源区和漏区，即每个栅极两侧具有独立的源区和漏区。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (19)

1.一种晶体管重叠电容的测试方法，其特征在于，包括：
提供测试结构，所述测试结构包括位于半导体衬底上的晶体管、第一连接结构和第二连接结构，所述晶体管包括位于衬底上的栅介质层、位于栅介质层上的栅极、位于栅极两侧的半导体衬底中的源区和漏区，所述第一连接结构位于源区表面且连接所述源区，所述第二连接结构位于漏区表面且连接所述漏区，其中，所述源区或漏区还包括位于栅介质层下的重叠区；
测试获取所述第一连接结构与栅极之间的第一电容；
测试获取所述第二连接结构与栅极之间的第二电容；
计算所述第一电容和第二电容的差值的绝对值，得到晶体管的重叠电容。
2.如权利要求1所述的测试方法，其特征在于，所述源区和漏区均包括重掺杂区，所述重叠区包括轻掺杂区。
3.如权利要求2所述的测试方法，其特征在于，所述重叠区还包括：包围所述轻掺杂区的晕环区。
4.如权利要求1所述的测试方法，其特征在于，所述晶体管还包括位于栅极周围的半导体衬底上的侧墙。
5.如权利要求1所述的测试方法，其特征在于，所述测试结构还包括：位于所述第一连接结构和源区之间、第二连接结构和漏区之间的金属硅化物。
6.如权利要求1所述的测试方法，其特征在于，所述测试结构还包括：半导体衬底、栅极、第一连接结构与第二连接结构之间的层间介质层。
7.如权利要求1所述的测试方法，其特征在于，所述测试结构包括一个晶体管，所述绝对值等于晶体管的重叠电容。
8.如权利要求1所述的测试方法，其特征在于，所述测试结构包括位于半导体衬底上的两个或两个以上并列排布的晶体管，其中所述栅极之间电连接，所述第一连接结构之间电连接，所述第二连接结构之间电连接，
得到晶体管的重叠电容等于，第一电容和第二电容的差值的绝对值与晶体管个数的比值。
9.如权利要求8所述的测试方法，其特征在于，相邻两个所述晶体管之间共用源区和漏区。
10.如权利要求1所述的测试方法，其特征在于，所述栅介质层的材料包括氧化硅、氮氧化硅或高K介质材料。
11.一种晶体管重叠电容的测试结构，其特征在于，包括：
晶体管，所述晶体管包括位于半导体衬底上的栅介质层、位于栅介质层上的栅极、位于栅极两侧的衬底中的源区和漏区，其中所述源区或漏区还包括位于栅介质层下的重叠区；
位于源区表面且连接所述源区的第一连接结构；
位于漏区表面且连接所述漏区的第二连接结构。
12.如权利要求11所述的测试结构，其特征在于，所述源区和漏区均包括重掺杂区，所述重叠区包括轻掺杂区。
13.如权利要求12所述的测试结构，其特征在于，所述重叠区还包括：包围所述轻掺杂区的晕环区。
14.如权利要求11所述的测试结构，其特征在于，所述晶体管还包括位于栅极周围的半导体衬底上的侧墙。
15.如权利要求11所述的测试结构，其特征在于，还包括：位于所述第一连接结构和源区之间、第二连接结构和漏区之间的金属硅化物。
16.如权利要求11所述的测试结构，其特征在于，还包括：半导体衬底、栅极、第一连接结构与第二连接结构之间的层间介质层。
17.如权利要求11所述的测试结构，其特征在于，包括位于半导体衬底上的两个以上并列排布的晶体管，其中，所述栅极之间电连接，所述第一连接结构之间电连接，所述第二连接结构之间电连接。
18.如权利要求17所述的测试结构，其特征在于，所述相邻两个晶体管之间为共用源区和漏区。
19.如权利要求11所述的测试结构，其特征在于，所述栅介质层的材料包括氧化硅、氮氧化硅或高K介质材料。
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