KR20090072035A - 고전압 모스펫 소자와 그의 캐패시턴스 추출 방법 - Google Patents

고전압 모스펫 소자와 그의 캐패시턴스 추출 방법 Download PDF

Info

Publication number
KR20090072035A
KR20090072035A KR1020070140006A KR20070140006A KR20090072035A KR 20090072035 A KR20090072035 A KR 20090072035A KR 1020070140006 A KR1020070140006 A KR 1020070140006A KR 20070140006 A KR20070140006 A KR 20070140006A KR 20090072035 A KR20090072035 A KR 20090072035A
Authority
KR
South Korea
Prior art keywords
high voltage
capacitance
teg
region
extracting
Prior art date
Application number
KR1020070140006A
Other languages
English (en)
Inventor
곽상훈
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020070140006A priority Critical patent/KR20090072035A/ko
Publication of KR20090072035A publication Critical patent/KR20090072035A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 반도체 기술에 있어서, 특히 소자 특성을 나타내는 소자변수를 추출하기 위한 TEG(Test Element Group)를 가지는 고전압 모스펫(high voltage MOSFET) 소자와 그의 캐패시턴스 추출 방법에 관한 것으로, 소자는 웨이퍼에 형성되는 고전압 웰(High voltage well)과, 상기 고전압 웰에서 드리프트 확산 없이 형성되는 소스 및 드레인 영역을 구비하는 대칭 구조의 테스트 엘리먼트 그룹(TEG)을 포함하여 구성되며, 고전압 모스펫 소자의 캐패시턴스 추출 방법은, 고전압 웰에서 드리프트 확산 없이 형성된 소스 및 드레인 영역을 갖는 대칭 구조의 테스트 엘리먼트 그룹(TEG)을 병렬적 구조로 제작하는 단계와, 상기 병렬적 구조의 테스트 엘리먼트 그룹(TEG)에서 캐패시턴스 소자변수를 추출하는 단계와, 상기 추출된 캐패시턴스 소자변수를 비대칭 구조의 소자 형성에 사용하는 단계로 이루어지는 발명이다.
MOSFET, 고전압 MOSFET, TEG, 대칭 구조, 비대칭 구조

Description

고전압 모스펫 소자와 그의 캐패시턴스 추출 방법{high voltage MOSFET device, method of extracting capacitance thereof}
본 발명은 반도체 기술에 관한 것으로, 특히 소자 특성을 나타내는 소자변수를 추출하기 위한 TEG(Test Element Group)를 가지는 고전압 모스펫(high voltage MOSFET) 소자와 그의 캐패시턴스 추출 방법에 관한 것이다.
일반적으로 반도체 소자들이 형성되는 반도체 기판은 크게 다수 셀(cell)들이 형성되는 칩(chip) 영역과 상기 칩들을 구분하기 위한 스크라이브 레인(scribe lane)으로 나누어진다.
이때 상기 칩 영역 상에는 다수 반도체 소자들, 예를 들면 트랜지스터, 저 항, 캐패시터 등이 형성되는 반면, 상기 스크라이브 레인 상에는 반도체 소자가 형성되지 않는다.
반도체 기판 상에 형성되는 반도체 소자들은 확산공정, 증착공정, 사진공정 등의 복잡한 다수 부속 공정이 연속적이고 반복적으로 진행되어 형성된다.
그러므로 제조 공정 중에 상기 반도체 소자들의 특성을 측정하기란 매우 어렵다. 따라서 반도체 소자의 특성을 테스트하기 위하여 반도체 기판 상에 테스트 패턴(test pattern) 등의 테스트 요소들을 별도로 형성하게 되는데, 이와 같은 테스트 요소들이 형성되는 영역을 TEG(Test Element Group) 영역이라고 한다.
이때 TEG 영역은 별도의 TEG 칩 상에 형성될 수 있지만, 최근에는 반도체 웨이퍼의 수율 향상을 위하여 스크라이브 레인 상에 형성된다.
이와 같이 종래 기술에서는 칩에 형성된 소자들의 특성을 알기 위해서 한 웨이퍼당 지정되어 있는 위치에 준비된 패턴을 이용하여야만 설계에서 요구되는 테스트가 가능하다.
한편, 종래 기술에서는 MOSFET 소자에 대한 특성 즉, 소자변수를 추출하는 과정에서 게이트 오버랩 캐패시턴스(Gate Overlap Capacitance) 및 게이트 방향에 대한 접합 캐패시턴스(Junction Capacitance)와 관련된 소자변수를 추출하여 제공하고 있다.
일반적인 구조를 갖는 MOSFET 소자와는 다르게 고전압 MOSFET 소자의 경우는 캐패시턴스 소자변수를 추출할 경우에 고려해야 할 상황이 많다. 특히 비대칭(Asymmetric) 구조의 TEG는 드레인(Drain)과 소스(Source) 영역에 대한 구조가 다르므로, 각 영역과 관련된 캐패시턴스 소자변수는 다르게 제공되어야 한다.
그러나 고전압 MOSFET 소자에서 캐패시턴스 소자변수를 추출하기 위해 많은 면적을 차지하는 TEG가 있어야 하지만, 이를 고려하기는 쉽지 않다.
도 1은 일반적인 MOSFET 소자에서의 캐패시턴스 소자변수를 나타낸 단면도로써, MOSFET 소자에서의 캐패시턴스 소자변수는 동작되는 회로의 속도에 영향을 주는 중요한 요인이다.
도 1에서, 일반적으로 게이트(3)-드레인(4)(Gate-Drain) 혹은 게이트(3)-소스(5)(Gate-Source) 양단 사이에 오버랩되는 캐패시턴스를 오버랩 캐패시턴스(Overlap Capacitance; COVER)라 정의한다. 그 COVER는 절연막(예, SiO2)의 두께에 반비례하고 오버랩되는 길이에 비례한다.
보통의 경우 드레인(4)과 소스(5) 영역은 대칭적인 구조이므로 게이트(3)-드레인(4) 영역이나 게이트(3)-소스(5) 영역 중 한 부분의 캐패시턴스를 추출하여 COVER를 정의하지만, 그 COVER를 추출하는 과정에서 기생 캐패시턴스 값은 최소화해야 하므로, 상당히 큰 면적을 가지는 구조가 요구된다.
상기한 COVER 이외에도 여러 형태의 캐패시턴스가 전체 MOSFET 성능에 영향을 미친다고 할 수 있다. 보통 COX(Oxide Capacitance)는 산화막의 두께가 정해지면 결정되는 값이다.
캐패시턴스 소자변수를 추출하는 경우에, 그 추출 캐패시턴스는 접합 캐패시턴스(Junction Capacitance)와 상기한 COVER 의 두 형태로 나눌 수 있다.
도 1에서 접합 캐패시턴스와 관련된 소자변수는 CJ, CJSW, CJSWG 등이 있다.
여기서는 드레인 영역과 소스 영역에 대한 구조가 동일하므로, 소자변수를 추출하여 스파이스 모델(SPICE MODEL)에 포함시켜 제공하는데 큰 문제는 없다.
그러나 고전압 MOSFET 소자의 경우는 상기한 일반적인 MOSFET 경우와는 다소 차이가 있다. 즉, 고전압 MOSFET 소자의 경우는 소스 및 드레인 영역 모두에 N타입 드리프트(N type Drift) 확산 영역이 형성되는 대칭 구조의 TEG와 드레인 영역에만 N타입 드리프트(N type Drift) 확산 영역이 형성되는 비대칭 구조의 TEG 중 어느 것이냐에 따라 캐패시턴스 소자변수의 추출 결과가 달라질 수 있다.
특히 대칭 구조의 TEG 경우는 동일한 병렬적 구조로 제작하여 캐패시턴스 소자변수를 추출하면 되지만, 비대칭 구조의 소자의 TEG 경우는 드레인과 소스 영역이 상이한 형성 구조이므로 동일한 병렬적 구조로 제작하여 캐패시턴스 소자변수를 추출하는 것은 불가능하다.
상기한 구조적 문제로 인해 비대칭 구조에서는 분리된 드레인과 소스 영역에 대해 정확한 COVER를 추출하기 위해서는 많은 수의 병렬 구조가 요구되었다.
본 발명의 목적은 상기한 점을 감안하여 안출한 것으로, 비대칭 구조 소자의 소스 영역과 동일한 구조로 드레인 영역을 형성하여, 비대칭 구조 소자의 소스 영역 구조가 대칭되는 구조로 TEG를 구현한 고전압 MOSFET 소자 및 그의 캐패시턴스 추출 방법을 제공하는 데 있다.
대칭 구조의 TEG를 구현하여 비대칭 구조에 대한 캐패시턴스 소자변수를 추출하도록 해주는 고전압 MOSFET 소자 및 그의 캐패시턴스 추출 방법을 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 고전압 MOSFET 소자의 특징은, 웨이퍼에 형성되는 고전압 웰(High voltage well)과, 상기 고전압 웰에서 드리프트 확산 없이 형성되는 소스 및 드레인 영역을 구비하는 대칭 구조의 테스트 엘리먼트 그룹(TEG)을 포함하여 구성되는 것이다.
상기한 목적을 달성하기 위한 본 발명에 따른 고전압 모스펫 소자의 캐패시턴스 추출 방법의 특징은, 고전압 웰에서 드리프트 확산 없이 형성된 소스 및 드레인 영역을 갖는 대칭 구조의 테스트 엘리먼트 그룹(TEG)을 병렬적 구조로 제작하는 단계와, 상기 병렬적 구조의 테스트 엘리먼트 그룹(TEG)에서 캐패시턴스 소자변수를 추출하는 단계와, 상기 추출된 캐패시턴스 소자변수를 비대칭 구조의 소자 형성에 사용하는 단계로 이루어지는 것이다.
본 발명에 따르면, 비대칭 구조에 대한 캐패시턴스 소자변수를 추출하기 위한 TEG를 대칭 구조로 구현하므로, 분리된 드레인과 소스 영역에 대해 정확한 COVER를 추출하는데 많은 수의 병렬 구조가 요구되지 않는다.
또한 본 발명에서는 비대칭 구조에 대한 캐패시턴스 소자변수를 추출하기 위해, 대칭 구조 소자의 경우와 같이 드레인과 소스 영역이 같은 구조의 TEG를 이용하므로 소자변수 추출시 요구되는 병렬 구조 개수를 효과적으로 줄일 수 있다.
결국, 고전압 MOSFET 소자의 캐패시턴스 소자 변수를 추출하는데 있어 보다 적은 면적의 TEG를 이용하여 보다 정확한 캐패시턴스 데이터를 산출할 수 있다.
본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 고전압 MOSFET 소자의 바람직한 실시 예를 자세히 설명한다.
도 2와 도 3은 고전압 MOSFET 소자의 대칭 구조 및 비대칭 구조 TEG를 나타낸 단면도이다.
도 2에 도시된 고전압 MOSFET 소자의 대칭 구조 TEG에서는 웨이퍼에 고전압 웰(HP Well)(10)이 형성되며, 그 고전압 웰(HP Well)(10)에 주입된 소스 영역(11a)과 드레인 영역(11b) 모두에 N타입 드리프트(N type Drift) 확산 영역(12a,12b)이 형성되며, 도 3에 도시된 고전압 MOSFET 소자의 비대칭 구조 TEG에서는 드레인 영역(11b)에만 N타입 드리프트(N type Drift) 확산 영역(12b)이 형성된다. 그래서, 비대칭 구조의 경우 드레인과 소스 두 영역 간에 각기 추출되는 캐패시턴스 값에 차이가 있다.
상기와 같은 고전압 MOSFET 소자에 대한 캐패시턴스 소자변수를 추출하기 위해서는 특별한 TEG가 필요하다.
대칭 구조의 경우는 드레인과 소스 영역이 같은 형성 구조이므로 NDT 영역을 포함하는 여러 개의 병렬적 구조로 TEG를 제작한다.
특히, 대칭 구조의 TEG 경우는 드레인과 소스 영역을 함께 연결함으로써, 최소한의 면적을 이용하여 쉽게 캐패시턴스 소자변수를 추출할 수 있다.
그러나 비대칭 구조의 경우는 드레인과 소스 영역이 상이한 형성 구조이므로, 동일한 병렬적 구조로 제작하여 캐패시턴스 소자변수를 추출하는 것은 불가능하다.
그에 따라, 본 발명에서는 상기한 도 3의 비대칭 구조 소자와 동일하게 캐패시턴스 소자변수를 추출하기 위해 도 4의 대칭 구조 TEG를 이용한다.
도 4는 본 발명에 따른 고전압 MOSFET 소자의 TEG를 나타낸 단면도이다.
도 4를 참조하면, 본 발명에 따른 TEG는 비대칭 구조의 캐패시턴스 소자변수를 추출하기 위한 것으로, 드레인 영역(11b)과 소스 영역(11a)이 동일한 구조를 갖도록 형성한다.
즉, 고전압 웰(HP Well)(10)에서의 소스 영역(11a)과 드레인 영역(11b) 모두에 N타입 드리프트(N type Drift) 확산 영역을 형성시키지 않는다.
일단, 소스 및 드레인 영역에 N타입 드리프트(N type Drift) 확산이 없는 대칭 구조의 TEG를 동일한 병렬적 구조로 제작하여 캐패시턴스 소자변수를 추출한다.
예로써, 게이트-드레인(Gate-Drain) 혹은 게이트-소스(Gate-Source) 양단 사이에 오버랩되는 COVER를 추출한다.
그에 따라, 비대칭 구조인 고전압 MOSFET 소자의 드레인 영역을 형성함에 있어서, 도 4의 대칭 구조의 TEG를 이용하여 추출한 캐패시턴스 소자변수 값을 그대로 적용한다. 그리고 비대칭 구조의 소스 영역을 형성함에 있어서는 도 4의 TEG에서 추출한 값을 사용한다.
또한, 접합 캐패시턴스(Junction Capacitance)도 도 4의 구조로부터 추출한다. 즉, 소스 영역(11a)-고전압 웰(HP Well)(10) 간이나 드레인 영역(11b)-고전압 웰(HP Well)(10) 간의 접합 캐패시턴스인 CJ 또는 소스 영역(11a)-소자분리막(미도시) 간이나 드레인 영역(11b)-소자분리막(미도시) 간의 접합 캐패시턴스인 CJSW 등을 도 4의 구조로부터 추출하여 비대칭 구조의 고전압 MOSFET 소자에 그대로 사용한다.
지금까지 본 발명의 바람직한 실시 예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다.
그러므로 여기서 설명한 본 발명의 실시 예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.
도 1은 일반적인 MOSFET 소자에서의 캐패시턴스 소자변수를 나타낸 단면도.
도 2는 고전압 MOSFET 소자의 대칭 구조 TEG를 나타낸 단면도.
도 3은 고전압 MOSFET 소자의 비대칭 구조 TEG를 나타낸 단면도.
도 4는 본 발명에 따른 고전압 MOSFET 소자의 TEG를 나타낸 단면도.
*도면의 주요부분에 대한 부호의 설명*
10 : 고전압 웰(HP Well) 11a,11b : 소스 영역
12a,12b : 드레인 영역

Claims (2)

  1. 웨이퍼에 형성되는 고전압 웰(High voltage well)과,
    상기 고전압 웰에서 드리프트 확산 없이 형성되는 소스 및 드레인 영역을 구비하는 대칭 구조의 테스트 엘리먼트 그룹(TEG)을 포함하여 구성되는 것을 특징으로 하는 고전압 모스펫 소자.
  2. 고전압 웰에서 드리프트 확산 없이 형성된 소스 및 드레인 영역을 갖는 대칭 구조의 테스트 엘리먼트 그룹(TEG)을 병렬적 구조로 제작하는 단계와;
    상기 병렬적 구조의 테스트 엘리먼트 그룹(TEG)에서 캐패시턴스 소자변수를 추출하는 단계와;
    상기 추출된 캐패시턴스 소자변수를 비대칭 구조의 소자 형성에 사용하는 단계로 이루어지는 것을 특징으로 하는 고전압 모스펫 소자의 캐패시턴스 추출 방법.
KR1020070140006A 2007-12-28 2007-12-28 고전압 모스펫 소자와 그의 캐패시턴스 추출 방법 KR20090072035A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070140006A KR20090072035A (ko) 2007-12-28 2007-12-28 고전압 모스펫 소자와 그의 캐패시턴스 추출 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070140006A KR20090072035A (ko) 2007-12-28 2007-12-28 고전압 모스펫 소자와 그의 캐패시턴스 추출 방법

Publications (1)

Publication Number Publication Date
KR20090072035A true KR20090072035A (ko) 2009-07-02

Family

ID=41329306

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070140006A KR20090072035A (ko) 2007-12-28 2007-12-28 고전압 모스펫 소자와 그의 캐패시턴스 추출 방법

Country Status (1)

Country Link
KR (1) KR20090072035A (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104022101A (zh) * 2013-02-28 2014-09-03 中芯国际集成电路制造(上海)有限公司 晶体管重叠电容的测试结构及其测试方法
CN104103628A (zh) * 2013-04-02 2014-10-15 中芯国际集成电路制造(上海)有限公司 晶体管重叠电容的测试结构及其测试方法
CN108878305A (zh) * 2018-06-29 2018-11-23 上海华虹宏力半导体制造有限公司 超结器件的终端结构的耐压验证方法
CN111933546A (zh) * 2020-10-14 2020-11-13 南京晶驱集成电路有限公司 电容的测量结构及测量方法
WO2023035453A1 (zh) * 2021-09-08 2023-03-16 长鑫存储技术有限公司 测试结电容的版图结构及其设计方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104022101A (zh) * 2013-02-28 2014-09-03 中芯国际集成电路制造(上海)有限公司 晶体管重叠电容的测试结构及其测试方法
CN104103628A (zh) * 2013-04-02 2014-10-15 中芯国际集成电路制造(上海)有限公司 晶体管重叠电容的测试结构及其测试方法
CN108878305A (zh) * 2018-06-29 2018-11-23 上海华虹宏力半导体制造有限公司 超结器件的终端结构的耐压验证方法
CN108878305B (zh) * 2018-06-29 2020-09-25 上海华虹宏力半导体制造有限公司 超结器件的终端结构的耐压验证方法
CN111933546A (zh) * 2020-10-14 2020-11-13 南京晶驱集成电路有限公司 电容的测量结构及测量方法
WO2023035453A1 (zh) * 2021-09-08 2023-03-16 长鑫存储技术有限公司 测试结电容的版图结构及其设计方法

Similar Documents

Publication Publication Date Title
US9379106B2 (en) Semiconductor devices having 3D channels, and methods of fabricating semiconductor devices having 3D channels
US8916441B2 (en) FinFET device and methods of fabrication
CN105977159A (zh) 用于鳍片上受限于间隔件的外延成长材料的罩盖层
CN105990374B (zh) 集成电路和用于制造晶体管的方法
US11251179B2 (en) Long channel and short channel vertical FET co-integration for vertical FET VTFET
KR20070029830A (ko) 집적 회로 및 그 형성 방법
US8552503B2 (en) Strained silicon structure
US10062772B2 (en) Preventing bridge formation between replacement gate and source/drain region through STI structure
CN103426915A (zh) 具有自对准互连件的半导体器件
WO2010087878A1 (en) Techniques for improving transistor-to-transistor stress uniformity
KR20090072035A (ko) 고전압 모스펫 소자와 그의 캐패시턴스 추출 방법
TW201423949A (zh) 半導體設備之先進法拉第屏蔽
CN109216281A (zh) 在电子芯片中的半导体区域的制作
US20160314978A1 (en) Spacer Enabled Poly Gate
US20130181301A1 (en) Method for manufacturing a field-effect semiconductor device following a replacement gate process
CN107958934A (zh) 不对称鳍状结构及其制作方法
US10879125B2 (en) FinFET structure and method of manufacturing the same
US20110169079A1 (en) Semiconductor device having an overlapping multi-well implant and method for fabricating same
CN205508821U (zh) Cmos器件测试结构及cmos器件
US10636911B1 (en) Fin structure and method for manufacturing the same
CN103779199A (zh) 金属硅化钨栅极工艺中多晶硅电阻的制造方法
CN109545746B (zh) 具有锗硅源漏的pmos管的制造方法
US11393731B2 (en) Semiconductor structure
US9362125B2 (en) Semiconductor process
US11393915B2 (en) Epi semiconductor structures with increased epi volume in source/drain regions of a transistor device formed on an SOI substrate

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application