CN111933546A - 电容的测量结构及测量方法 - Google Patents
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Abstract
本发明提供一种电容的测量结构及测量方法，包括至少一个第一测量结构和一个第二测量结构，第一测量结构包括在一半导体衬底的P阱的特定区域内形成的P型区、N型区及辅助N型区，所述N型区与所述P阱构成PN结，所述N型区与所述辅助N型区串联后与所述P型区分别通过第一互连结构引出以与第一探针卡连接；第二测量结构与第一测量结构具有相同的半导体衬底、P阱、P型区及辅助N型区，且第一互连结构和第二互连结构、第一探针卡和第二探针卡均相同。本发明在第一测量结构上增加一与N型区串联的辅助N型区，并通过设置第二测量结构形成条件对照，以排除互连结构的寄生电容和探针卡浮置的空针电容对PN结的结电容测量的干扰。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种电容的测量结构及测量方法。
背景技术
PN结结电容利用半导体衬底P区、N区界面处所形成的空间电荷区所具有的独特电容性质，使用传统半导体制造技术，实现大容值电容在硅上的集成。PN 结结电容利用其高频特性佳，反向漏电流小的特点，应用于退耦电路中。
图1a为一电容的测量结构的俯视图，图1b为图1a中电容的测量结构的剖面结构示意图，该测量结构以一块半导体衬底100作为基材，其电容是半导体PN结的结电容，具体包括：高掺杂低阻的P 型半导体衬底（P-sub）100上形成有P阱(P well)102，然后采用扩散法或离子注入法进行P+掺杂、N+掺杂，形成P 型区104、N 型区103，N 型区103与P 阱102形成的PN结（N+ Pwell Junction），优选的，所述P 型半导体衬底还形成有深N阱（Deep N-WEL，DNW）101；所述N 型区103和P 型区104上形成有一金属膜层105；在该金属膜层105上制作互连结构106。在进行PN结结电容Cj测试时，首先，将连接测试机台（Tester）的探针卡（ProbeCard）107浮置（floating）在以测得探针卡107的空针电容Cp；然后，探针卡连接电容测量结构，测得的总电容C= Cj+CBEOL+Cp；最后，计算得到PN结的结电容Cj=C-Cp。上述PN结的结电容Cj的测量过程中，探针卡（Probe Card）浮置测量空针电容Cp时，由于其容值量级接近测试机台的测量精度，这样测量空针电容Cp时易引入误差，导致空针电容Cp测量不准确，且上述结电容Cj的测量过程中，无法扣除后端（BEOL）互连结构的寄生电容CBEOL对电容的测量值的影响，影响电容的测量的精度。
发明内容
本发明的目的在于提供一种电容的测量结构及测量方法，以排除探针卡浮置的空针电容和互连结构的寄生电容对PN结的结电容测量的干扰，提高电容测量的精度。
本发明提供一种电容的测量结构，包括：至少一个第一测量结构和一个第二测量结构，
所述第一测量结构包括在一半导体衬底的P阱的特定区域内形成的P型区、N型区及辅助N型区，所述N型区与所述P阱构成PN结，所述N型区与所述辅助N型区串联后与所述P型区分别通过第一互连结构引出以与第一探针卡连接；
所述第二测量结构包括在一半导体衬底的P阱的特定区域内形成的P型区及辅助N型区，所述P型区和所述辅助N型区分别通过第二互连结构引出以与第二探针卡连接；
其中，所述第二测量结构和所述第一测量结构中的半导体衬底、P阱、P型区及辅助N型区均相同，且所述第一互连结构和所述第二互连结构、所述第一探针卡和所述第二探针卡均相同，以排除互连结构的寄生电容和探针卡浮置的空针电容对所述PN结的结电容测量的干扰。
可选的，所述第一测量结构的所述P型区、所述N型区及所述辅助N型区上均形成有第一金属膜层，所述第二测量结构的所述P型区及所述N型区上均形成有第二金属膜层。
可选的，所述第一金属膜层和所述第二金属膜层均采用热蒸发法、电子束蒸发法或溅射法形成。
可选的，所述第一金属膜层和所述第二金属膜层的材料均包括铝或钛金合金。
可选的，所述第一测量结构的所述半导体衬底上还形成有第一绝缘层，所述第二测量结构的所述半导体衬底上还形成有第二绝缘层，所述第一互连结构贯穿所述第一绝缘层并与所述第一金属膜层连接，所述第二互连结构贯穿所述第二绝缘层并与所述第二金属膜层连接。
可选的，所述第一测量结构中所述N型区及所述辅助N型区通过所述第一互连结构串联。
可选的，采用扩散法或离子注入法在所述第一测量结构的P阱进行形成所述P型区、所述N型区及所述辅助N型区，采用扩散法或离子注入法在所述第二测量结构的P阱形成所述P型区及所述辅助N型区。
可选的，所述第一测量结构和所述第二测量结构中的所述半导体衬底中均形成有深N阱。
相应的，本发明还提供一种电容的测量方法，采用上述任一项所述的电容的测量结构，包括：
将第一测量结构连接至测试机台，测得所述第一测量结构的电容C1= Cj1+Cja1+Cp1+CBEOL1，其中，Cj1为所述第一测量结构中PN结的结电容，Cja1为所述第一测量结构中辅助N型区的电容，Cp1为第一探针卡的空针电容，CBEOL1为第一互连结构的寄生电容；
将第二测量结构连接至测试机台，测得所述第二测量结构的电容C2= Cja2+Cp2+CBEOL2，其中，Cja2为所述第二测量结构中辅助N型区的电容，Cp2为第二探针卡的空针电容，CBEOL2为第二互连结构的寄生电容；
其中，Cja1= Cja2，CBEOL1= CBEOL2，Cp1= Cp2，获得PN结的结电容Cj，Cj= C1- C2。
可选的，所述第一测量结构的P型区通过所述第一互连结构连接探针卡的低压端，所述第一测量结构的N型区与辅助N型区串联后通过所述第一互连结构连接所述第一探针卡的高压端。
可选的，所述第二测量结构的P型区通过所述第二互连结构连接探针卡的低压端，所述第二测量结构的辅助N型区通过所述第二互连结构连接所述第二探针卡的高压端。
综上，本发明提供了一种电容的测量结构及测量方法。电容的测量结构包括至少一个第一测量结构和一个第二测量结构，第一测量结构包括在一半导体衬底的P阱的特定区域内形成P型区、N型区及辅助N型区，所述N型区与所述P阱构成PN结，所述N型区与所述辅助N型区串联后与所述P型区分别通过第一互连结构引出以与第一探针卡连接；第二测量结构与第一测量结构具有相同的半导体衬底、P阱、P型区及辅助N型区，且所述第一互连结构和所述第二互连结构、所述第一探针卡和所述第二探针卡均相同。本发明在第一测量结构上增加一与N型区串联的辅助N型区，并通过设置第二测量结构形成条件对照，以排除互连结构的寄生电容和探针卡浮置的空针电容对PN结的结电容测量的干扰，提高电容测量的精度。
进一步的，本发明提供的电容的测量方法，省去电容测量前测量探针卡浮置的空针电容，降低了电容测量的时间成本，提高了测量效率。
附图说明
图1a为一电容的测量结构的俯视图，图1b为图1a中电容的测量结构的剖面结构示意图；
图2a为本发明一实施例提供的电容的测量结构中第一测量结构的俯视图，图2b为图2a中电容的测量结构中第一测量结构的剖面结构示意图；
图3a为本发明一实施例提供的电容的测量结构中第二测量结构的俯视图，图3b为图3a中电容的测量结构中第二测量结构的剖面结构示意图；
图4a和图4b为现有技术中电容的测量步骤对应的电路图；
图5a为现有技术中一电容的测量结构的俯视图；
图5b为本发明一实施例提供的电容的测量结构的俯视图。
其中，附图标记为：
100、200、300-半导体衬底；101、201、301-深N阱；102、202、302-P阱；103、203、303-N型区；104、204、304-P型区；105、205、305-金属膜层；205-第一金属膜层；305-第二金属膜层；106-互连结构；206-第一互连结构；306-第二互连结构；107-探针卡；207-第一探针卡；307-第二探针卡；208、308-辅助N型区。
具体实施方式
以下结合附图和具体实施例对本发明的电容的测量结构及测量方法作进一步详细说明。根据下面的说明和附图，本发明的优点和特征将更清楚，然而，需说明的是，本发明技术方案的构思可按照多种不同的形式实施，并不局限于在此阐述的特定实施例。附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
在说明书中的术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换，例如可使得本文所述的本发明实施例能够以不同于本文所述的或所示的其他顺序来操作。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。若某附图中的构件与其他附图中的构件相同，虽然在所有附图中都可轻易辨认出这些构件，但为了使附图的说明更为清楚，本说明书不会将所有相同构件的标号标于每一图中。
实施例一
本实施例提供的一种电容的测量结构，图2a为本实施例提供的电容的测量结构中第一测量结构的俯视图，图2b为图2a中电容的测量结构中第一测量结构的剖面结构示意图，图3a为本实施例提供的电容的测量结构中第二测量结构的俯视图，图3b为图3a中电容的测量结构中第二测量结构的剖面结构示意图，如图2a、图2b、图3a及图3b所示，本实施例提供的电容的测量结构包括：至少一个第一测量结构和一个第二测量结构，所述第一测量结构包括在一半导体衬底200的P阱202的特定区域内形成的P型区204、N型区203及辅助N型区208，所述N型区203与所述P阱202构成PN结，所述N型区203与所述辅助N型208区串联后与所述P型区204分别通过第一互连结构206引出以与第一探针卡207连接；
所述第二测量结构包括在一半导体衬底300的P阱302的特定区域内形成的P型区304及辅助N型区303，所述P型区304和所述辅助N型区308分别通过互连结构306引出以与第二探针卡307连接；
其中，所述第二测量结构中的半导体衬底300、P阱302、P型区304及辅助N型308区所述第一测量结构中的半导体衬底200、P阱202、P型区204及辅助N型208区均相同，且所述第二互连结构306和所述第二互连结构、所述第二探针卡307和所述第一探针卡207均相同均相同，以排除互连结构的寄生电容和探针卡浮置的空针电容对所述PN结的结电容测量的干扰。
具体的，本实施例中，所述第一测量结构中的半导体衬底200和所述第二测量结构中的半导体衬底300均为P型半导体衬底（P-Sub），在所述P型半导体衬底200、300中形成P阱（Pwell）202、302，在所述P型半导体衬底200、300中还形成有深N阱(Deep N-Well，DNW)201、301，用于隔离P阱(P well) 202、302和P型半导体衬底(P-sub)，使半导体衬底200、300耦合噪声更小。其中，在第一测量结构中，所述N型区203与所述P阱202构成PN结（N+ PwellJunction），PN结的结电容为Cj，所述辅助N型区208与所述P阱202也构成PN结（N+ PwellJunction），这里记为辅助N型区的电容Cja1；相应的，在第二测量结构中，所述辅助N型区303与所述P阱302也构成PN结，这里记为第二测量结构中辅助N型区的电容Cja2。
在第一测量结构中，通过在所述P阱（Pwell）202的特定区域进行P+掺杂、N+掺杂以形成所述P型区204、所述N型区203及所述辅助N型区208，例如可以采用扩散法或离子注入法进行P+掺杂、N+掺杂。可选的，在进行P+掺杂、N+掺杂之前，可以在P阱（Pwell）202特定区域通过干法或湿法刻蚀出一定深度的隔离沟槽（图中未示出），以定义出所述P型区204、所述N型区203及所述辅助N型区208的区域。相应的，在第二测量结构中，同样通过在所述P阱(Pwell) 302的特定区域进行P+掺杂、N+掺杂以形成所述P型区304及所述辅助N型区308，所述P型区304及所述辅助N型区308与第一测量结构中所述P型区204及所述辅助N型区208的形成方式相同，具有相同的结构，即，Cja1= Cja2。
所述第一测量结构中所述P型区204、所述N型区203及所述辅助N型区208上均形成有第一金属膜层205，所述第一金属膜层205的材料例如包括铝（Al）或钛金合金（Ti/Au），采用热蒸发法、电子束蒸发法或溅射法形成所述金属膜层205。
所述半导体衬底200上还形成有第一绝缘层（图中未示出），所述第一绝缘层覆盖所述半导体衬底200及所述第一金属膜层205。所述第一互连结构206贯穿所述第一绝缘层，并与所述第一金属膜层205连接，以将所述P型区204及串联后的所述N型区203和所述辅助N型区208引出，进行电容测量。其中，所述第一测量结构中所述N型区203及所述辅助N型区208通过所述第一互连结构206串联。所述第一金属膜层205可作为所述P型区204、所述N型区203及所述辅助N型区208的欧姆接触和第一互连结构206的底层金属层，在形成所述第一金属膜层205和所述第一互连结构206等后端（BEOL）工艺中会引入寄生电容CBEOL1，在计算PN结的结电容Cj需要扣除寄生电容CBEOL1，以减少PN结的结电容Cj的测量值与实际值之间的误差。
相应的，在第二测量结构中，所述P型区304及所述辅助N型区308上形成所述金属膜层305，所述半导体衬底300上还形成有第二绝缘层（图中未示出），在所述第二绝缘层内形成有第二互连结构306，所述第二互连结构306与所第二述金属膜层305连接，以将所述P型区304和所述辅助N型区308引出，进行电容测量，在形成所述第二金属膜层305和所述第二互连结构306等后端（BEOL）工艺中会引入寄生电容CBEOL2。以上所述第二金属膜层305及第二互连结构306与第一测量结构中所述第一金属膜层205及第一互连结构206的形成方式相同，具有相同的结构，即，CBEOL1=CBEOL2。
在进行第一测量结构的电容测量时，连接测试机台（Tester）的两个第一探针卡（Probe Card）207之间存在第一空针电容Cp1，在计算PN结的结电容Cj也需要扣除。在进行第二测量结构的电容测量时，连接测试机台的两个第二探针卡（Probe Card）307之间同样存在第二空针电容Cp1，在进行第一测量结构和第二测量结构的电容测量时选用同一探针卡或相同型号的探针卡，以使Cp1= Cp2，排出空针电容对PN结的结电容测量的干扰。即在Cja1=Cja2，CBEOL1= CBEOL2，Cp1= Cp2时，可获得所述PN结的结电容Cj，Cj= C1- C2。
需要说明的是，本实施例提供的所述电容的测量结构包括一个第一测量结构和一个第二测量结构，在本发明其他实施例中，所述电容的测量结构还可以包括若干个第一测量结构和一个第二测量结构，所述若干个第一测量结构具有不同的N型区，即N型区与P阱构成的PN结的结电容不同，且所述若干个第一测量结构与所述第二测量结构具有相同的半导体衬底结构、P型区、辅助N型区、金属膜层及互连结构，以保证具有同一的空白对照组，以消除空针电容Cp和后端互连结构的寄生电容CBEOL对测量的干扰，即若干个所述第一测量结构共享同一个所述第二测量结构。
对比图1a、图1b及图2a、图2b所示的测量结构，本实施例中提供的电容的测量结构中第一测量结构相比于现有技术中的测量结构，多了一个与N型区串联的辅助N型区，即可以理解在现有测量结构上增加一个辅助测量图案（Calculate Pattern），相应的，在第二测量结构仅保留第一测量结构中的P型区和辅助N型区，以形成条件对照，排除电容测量过程中空针电容Cp、后端互连结构的寄生电容CBEOL对电容测量的干扰，提高电容测量的精确度。
进一步的，本实施例提供的电容的测量结构，在测量机台和配件无需做任何变更的情况下即可获得精准的电容值，使之能更准确地表征结构内的电容特性，精准的电性数据能够使电性模型更加精准，从而减少误差，使产品更加符合设计需求。
实施例二
本实施例提供一种电容的测量方法，采用实施例一中提供的电容的测量结构，所述电容的测量方法包括：
将第一测量结构连接至测试机台，测得所述第一测量结构的电容C1= Cj1+Cja1+Cp1+CBEOL1，其中，Cj1为所述第一测量结构中PN结的结电容，Cja1为输送第一测量结构中辅助N型区的电容，Cp1为第一探针卡的空针电容，CBEOL1为第一互连结构的寄生电容；
将第二测量结构连接至测试机台，测得所述第二测量结构的电容C2= Cja2+Cp2+CBEOL2，其中，Cja2为所述第二测量结构中辅助N型区的电容，Cp2为第二探针卡的空针电容，CBEOL2为第二互连结构的寄生电容；
其中，Cja1= Cja2，CBEOL1= CBEOL2，Cp1= Cp2，获得PN结的结电容Cj，Cj= C1- C2。
具体的，参考图2a和图2b所示，所述第一测量结构的P型区204通过第一互连结构206连接第一探针卡207的低压端（Low），所述第一测量结构的N型区203与辅助N型区208串联后通过第一互连结构206连接第一探针卡207的高压端（Hi）。参考图3a和图3b所示，所述第二测量结构的P型区304通过互连结构306连接第二探针卡307的低压端（Low），所述第二测量结构的辅助N型区308通过第二互连结构306连接第二探针卡307的高压端（Hi）。优选的，所述第一测量结构和所述第二测量结构采用相同的探测卡与所述测试机台连接，所述第一探针卡207和所述第二探针卡307具有相同的空针电容。
进一步的，当所述电容的测量结构包括若干个第一测量结构和一个第二测量结构，所述若干个第一测量结构具有不同的N型区，即N型区与P阱构成的PN结的结电容不同，且所述若干个第一测量结构与所述第二测量结构具有相同的半导体衬底结构、P型区、辅助N型区、金属膜层及互连结构，以保证具有同一的条件对照，以消除空针电容Cp和后端互连结构的寄生电容CBEOL对测量的干扰，即若干个所述第一测量结构共享同一个所述第二测量结构。
具体的，依次测量若干个所述第一测量结构的电容，获得电容为C11、C12……C1n，n≥2；然后，测量所述第二测量结构C20;
计算获得若干个所述第一测量结构中PN结的结电容分别为Cj1、Cj2……Cjn，即，Cj1=C11-C20；Cj2= C12-C20；…… Cjn= C1n-C20。
下面以三个Device为例来阐述本实施例提供的电容的测量方法。
图4a和图4b为现有技术中电容的测量步骤对应的电路图，如图4a和图4b所示，现有技术中对电容进行测量需要分两步进行，对电容进行测量前需要先将探针卡悬浮以测得空针电容Cp，如图4a所示；然后，将待测器件 (DUT) 的电极引出端与探针卡连接，测得电容Ctotal，如图4b所示，这里待测器件 (DUT)可以理解为一个Device。其中，电容Ctotal包括待测器件的电容（如PN结的结电容Cj）和空针电容Cp，即，待测器件的电容Cj =Ctotal -Cp。假定一次电容测量耗时约5min/100points，因此完成一个device电容量测需要耗时10min/100points。图5a为现有技术中一电容的测量结构的俯视图，如图5a所示，对三个device进行电容测量，如上所述，每一个Device需要进行两次测量，三个Device则需要进行六次测量，总耗时约30min/100points。
图5b为本实施例提供的电容的测量结构的俯视图，如图5b所示，首先根据需要测量对象建立电容的测量结构，如图5a所示，电容的测量结构包括三个第一测量结构和一个第二测量结构，所述第一测量结构包括待测试的Device及在Device上增加辅助测量图案（Calculate Pattern），即辅助N型区，所述第二测量结构为第一测量结构中增加的辅助测量图案，所述第一测量结构和所述第二测量结构具有相同的半导体衬底结构、P型区、辅助N型区、金属膜层及互连结构等，这里为了方便描述，仅用辅助测量图案（CalculatePattern）代替第二测量结构。然后，分别对三个第一测量结构和一个第二测量结构进行电容测量，获得电容C11、C12、C13及C20，然后计算获得三个第一测量结构的结电容Cj1= C11-C20；Cj2=C12-C20；Cj3= C13-C20。可以看出测量三个Device中的PN结结电容仅需要4次测量，总耗时20min/100points。对比可以发现，以三个Device为例，本实施例提供的电容的测量方法可以节约10min/100points , 降低约30%的时间成本，若以布满整条测试图形（Test key）来看 ( 可布局9个device ), 可以节约50mim/points，降低约40%的时间成本。
本实施例提供的电容的测量方法，在测量机台和配件无需做任何变更的情况下，也无需增加test key条数，且不需要提前测量探针卡浮置的空针电容，仅需在Test key中增加Calculate pattern，即可降低30% ~ 40% 时间成本，提高测量效率。
需要说明的是，本说明书中的各个实施例均采用相关的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于结构实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (11)
1.一种电容的测量结构，用于测量PN结的结电容，其特征在于，包括：至少一个第一测量结构和一个第二测量结构，
所述第一测量结构包括在一半导体衬底的P阱的特定区域内形成的P型区、N型区及辅助N型区，所述N型区与所述P阱构成PN结，所述N型区与所述辅助N型区串联后与所述P型区分别通过第一互连结构引出，以与第一探针卡连接；
所述第二测量结构包括在一半导体衬底的P阱的特定区域内形成的P型区及辅助N型区，所述P型区和所述辅助N型区分别通过第二互连结构引出以与第二探针卡连接；
其中，所述第二测量结构和所述第一测量结构中的半导体衬底、P阱、P型区及辅助N型区均相同，且所述第一互连结构和所述第二互连结构、所述第一探针卡和所述第二探针卡均相同，以排除互连结构的寄生电容和探针卡浮置的空针电容对所述PN结的结电容测量的干扰。
2.根据权利要求1所述的电容的测量结构，其特征在于，所述第一测量结构的所述P型区、所述N型区及所述辅助N型区上均形成有第一金属膜层，所述第二测量结构的所述P型区及所述N型区上均形成有第二金属膜层。
3.根据权利要求2所述的电容的测量结构，其特征在于，所述第一金属膜层和所述第二金属膜层均采用热蒸发法、电子束蒸发法或溅射法形成。
4.根据权利要求2所述的电容的测量结构，其特征在于，所述第一金属膜层和所述第二金属膜层的材料均包括铝或钛金合金。
5.根据权利要求2所述的电容的测量结构，其特征在于，所述第一测量结构的所述半导体衬底上还形成有第一绝缘层，所述第二测量结构的所述半导体衬底上还形成有第二绝缘层，所述第一互连结构贯穿所述第一绝缘层并与所述第一金属膜层连接，所述第二互连结构贯穿所述第二绝缘层并与所述第二金属膜层连接。
6.根据权利要求5所述的电容的测量结构，其特征在于，所述第一测量结构中所述N型区及所述辅助N型区通过所述第一互连结构串联。
7.根据权利要求1所述的电容的测量结构，其特征在于，采用扩散法或离子注入法在所述第一测量结构的P阱进行形成所述P型区、所述N型区及所述辅助N型区，采用扩散法或离子注入法在所述第二测量结构的P阱形成所述P型区及所述辅助N型区。
8.根据权利要求1所述的电容的测量结构，其特征在于，所述第一测量结构和所述第二测量结构中的所述半导体衬底中均形成有深N阱。
9.一种电容的测量方法，其特征在于，采用如权利要求1-8任一项所述的电容的测量结构，包括：
将第一测量结构连接至测试机台，测得所述第一测量结构的电容C1= Cj1+Cja1+Cp1+CBEOL1，其中，Cj1为所述第一测量结构中PN结的结电容，Cja1为所述第一测量结构中辅助N型区的电容，Cp1为第一探针卡的空针电容，CBEOL1为第一互连结构的寄生电容；
将第二测量结构连接至测试机台，测得所述第二测量结构的电容C2= Cja2+Cp2+CBEOL2，其中，Cja2为所述第二测量结构中辅助N型区的电容，Cp2为第二探针卡的空针电容，CBEOL2为第二互连结构的寄生电容；
其中，Cja1= Cja2，CBEOL1= CBEOL2，Cp1= Cp2，PN结的结电容Cj，Cj= C1- C2。
10.根据权利要求9所述的电容的测量方法，其特征在于，所述第一测量结构的P型区通过所述第一互连结构连接探针卡的低压端，所述第一测量结构的N型区与辅助N型区串联后通过所述第一互连结构连接所述第一探针卡的高压端。
11.根据权利要求10所述的电容的测量方法，其特征在于，所述第二测量结构的P型区通过所述第二互连结构连接探针卡的低压端，所述第二测量结构的辅助N型区通过所述第二互连结构连接所述第二探针卡的高压端。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112542444A (zh) * | 2020-12-03 | 2021-03-23 | 武汉新芯集成电路制造有限公司 | 半导体器件 |
| WO2023178756A1 (zh) * | 2022-03-23 | 2023-09-28 | 长鑫存储技术有限公司 | 电容量测方法、系统、装置、电子设备及存储介质 |
| US12044716B2 (en) | 2022-03-23 | 2024-07-23 | Changxin Memory Technologies, Inc. | Capacitance measurement method, system and apparatus, electronic device, and storage medium |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20090072035A (ko) * | 2007-12-28 | 2009-07-02 | 주식회사 동부하이텍 | 고전압 모스펫 소자와 그의 캐패시턴스 추출 방법 |
| CN102956620A (zh) * | 2012-12-03 | 2013-03-06 | 上海集成电路研发中心有限公司 | Mos晶体管结电容测试结构及表征方法 |
| CN103928442A (zh) * | 2013-01-16 | 2014-07-16 | 中芯国际集成电路制造(上海)有限公司 | 一种场效应管重叠电容的测试结构及方法 |
| CN104022101A (zh) * | 2013-02-28 | 2014-09-03 | 中芯国际集成电路制造(上海)有限公司 | 晶体管重叠电容的测试结构及其测试方法 |
| US20150048848A1 (en) * | 2013-08-15 | 2015-02-19 | Freescale Semiconductor, Inc. | Test structure and methodology for estimating sensitivity of pressure sensors |
| CN107290594A (zh) * | 2016-04-05 | 2017-10-24 | 中芯国际集成电路制造(上海)有限公司 | 测试结构及其测试方法 |
| CN109283410A (zh) * | 2018-09-11 | 2019-01-29 | 长鑫存储技术有限公司 | 电容测试器件及其形成方法 |
-
2020
- 2020-10-14 CN CN202011093598.5A patent/CN111933546B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20090072035A (ko) * | 2007-12-28 | 2009-07-02 | 주식회사 동부하이텍 | 고전압 모스펫 소자와 그의 캐패시턴스 추출 방법 |
| CN102956620A (zh) * | 2012-12-03 | 2013-03-06 | 上海集成电路研发中心有限公司 | Mos晶体管结电容测试结构及表征方法 |
| CN103928442A (zh) * | 2013-01-16 | 2014-07-16 | 中芯国际集成电路制造(上海)有限公司 | 一种场效应管重叠电容的测试结构及方法 |
| CN104022101A (zh) * | 2013-02-28 | 2014-09-03 | 中芯国际集成电路制造(上海)有限公司 | 晶体管重叠电容的测试结构及其测试方法 |
| US20150048848A1 (en) * | 2013-08-15 | 2015-02-19 | Freescale Semiconductor, Inc. | Test structure and methodology for estimating sensitivity of pressure sensors |
| CN107290594A (zh) * | 2016-04-05 | 2017-10-24 | 中芯国际集成电路制造(上海)有限公司 | 测试结构及其测试方法 |
| CN109283410A (zh) * | 2018-09-11 | 2019-01-29 | 长鑫存储技术有限公司 | 电容测试器件及其形成方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112542444A (zh) * | 2020-12-03 | 2021-03-23 | 武汉新芯集成电路制造有限公司 | 半导体器件 |
| CN112542444B (zh) * | 2020-12-03 | 2021-09-28 | 武汉新芯集成电路制造有限公司 | 半导体器件 |
| WO2023178756A1 (zh) * | 2022-03-23 | 2023-09-28 | 长鑫存储技术有限公司 | 电容量测方法、系统、装置、电子设备及存储介质 |
| US12044716B2 (en) | 2022-03-23 | 2024-07-23 | Changxin Memory Technologies, Inc. | Capacitance measurement method, system and apparatus, electronic device, and storage medium |
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