CN103872016A - 半导体测试结构、其测试方法及其制造方法 - Google Patents

Abstract

本发明提供一种半导体测试结构、其测试方法及其制造方法，所述半导体测试结构，包括第二类型掺杂区，形成于第二类型阱中；测试栅结构，形成于所述第二类型阱上，所述测试栅结构与第二类型掺杂区之间的半导体衬底中具有隔离结构，所述测试栅结构包括测试栅介质层和形成于所述测试栅介质层上的测试栅导电层。综上所述，本发明所述半导体测试结构通过增加设置第二类型阱，并在第二类型阱中设置测试栅结构，测试栅结构与半导体衬底构成电容结构，该电容结构能够在封装级别测试阶段将振荡电流从半导体测试结构的漏区引出，进而能够获得正确的封装级别测试阶段的衬底电流，则节约了大量人力，降低了测试时间，提高了测试效率，进而降低了测试成本。

Description

半导体测试结构、其测试方法及其制造方法

技术领域

本发明涉及半导体器件及制造工艺，尤其涉及一种半导体测试结构、其测试方法及其制造方法。

背景技术

在半导体集成器件中，例如在金属氧化物半导体(MOS)晶体管中，衬底电流可以被使用并可以表示热电子效应(Hot Electron effect)。热电子效应可以是这样一种现象：在MOS晶体管中，当电子从源区穿过沟道区向漏区移动时，在位于漏区末端周围的沟道中施加给电子的电场可以被最大化，而电子的动能(Kinetic Energy)可以显著地增加。一些电子可以超过Si-SiO2界面处的能量势垒(Energy Barrier)，从而可以进入SiO2膜中。这种具有相当高能量(Significant Energy)的电子可以被称作热电子。当具有高能量的电子移动时，这些具有高能量的电子可能在漏极结的高电场区中引起碰撞电离(Impact Ionization)，其中具有高能量的电子可以是热电子。由于碰撞电离，可能产生二次(Secondary)电子-空穴对。由于这些原因，电子可以向漏区移动并可以使漏极电流增加。此外，空穴可以沿着电场向衬底移动，从而可以形成衬底电流。因此，可以基于衬底电流来分析热电子效应可能发生的程度(Extent)。也就是，衬底电流的增加可以表明，MOS晶体管中的热电子效应可能相对更显著。衬底电流的增加可以影响MOS晶体管的电特性。例如，在CMOS电路中，可能发生诸如噪声或闩锁(latch-up)的各种问题。由于这个原因，如果操作电路，就可能产生错误。因此，在半导体器件的晶圆级别测试阶段和封装级别测试阶段都会测量衬底电流，以作为确定半导体器件性能及稳定性的参数之一。

测试过程通常为在形成半导体测试结构后，进行晶圆级别的可靠性测试(wafer level reliability，WLR)，封装级别的可靠性测试(Package LevelReliability，PLR)。图1为现有技术中封装级别测试阶段和晶圆级别测试阶段半导体测试结构的电流测试结果示意图。如图1所示，在实际测试过程中，半导体测试结构的衬底电流在通过封装级别测试阶段进行测试时，发现其半导体测试结构明显高于在之前晶圆级别测试阶段测得的衬底电流的结果，即半导体器件的衬底电流的测试结果发生了明显的偏移。技术人员通常会在大量发生偏移的情况后，进行进一步测试，首先重新进行晶圆级别测试，获得半导体测试结构的衬底电流，然后将半导体测试结构以单颗的形式通过引线焊接封装在封装封架(例如QFN、QSOP封装封架等)上，测量单颗半导体测试结构的衬底电流，再将多个半导体测试结构封装后进行封装级别测试的衬底电流。技术人员会发现，在一些半导体器件中，相应的半导体测试结构实际并未出现问题，而是封装级别测试阶段的测试结果发生了错误的偏移，形成振荡(Oscillations)现象，振荡现象产生的振荡电流通常不影响半导体器件的正常工作，但是会导致封装级别测试阶段的测试结果发生了错误的偏移，尤其是在以下几种情况最为明显：一种是具有高增益特性的半导体器件，此类半导体器件通常具有低开启电压和高输出的特性，因此这类半导体器件设备容易受到噪声和较小的振荡影响，因此容易导致振荡现象。另一种则是连接到输出测量单元(Source Measureunit，SMU)的半导体器件，多个半导体器件同时工作产生振荡现象非常明显，以至于振荡电流从半导体器件的漏极穿透介质层从测量单元流出，导致振荡现象的产生和错误的测试结果。

随着半导体器件的尺寸不断缩小，半导体器件越来越容易受到振荡效应(Oscillations)的影响，因而导致更容易出现错误的测试结果。

现有技术的解决方法是在形成若干半导体测试结构之后，首先获得在晶圆级别测试过程中半导体测试结构的衬底电流，连接到封装封架上再次测量衬底电流，如果发生了衬底电流的偏移，则将每一半导体测试结构中增加设置一个电容，所述电容通过金属引线层与半导体测试结构的漏区相连，电容能够过滤频率相对较高的振荡电流，从而将振荡电流从漏区排出，避免测试结构的偏移。

但是，所述方法具有以下缺点：

1、需要晶圆级别测试阶段的衬底电流，并且操作员需要一个一个地将电容增加至半导体器件测试结构中，因此耗费大量人力，导致测试效率低、测试时间长；

2、需要增大测试样品的尺寸，且需要增加大量的电容，因此造成测量成本耗费高。

发明内容

本发明的目的是提供一种能够获得正确的封装级别测试阶段的衬底电流，且测试时间短、测试成本低的半导体测试结构、其测试方法及其制造方法。

本发明提供一种半导体测试结构，包括：

半导体衬底，在所述半导体衬底上具有通过隔离结构隔离的第一类型阱和第二类型阱；

栅极，形成于所述第一类型阱所在的半导体衬底上；

源区和漏区，形成于所述栅极两侧的第一类型阱中；

体掺杂区，形成于所述第一类型阱中，并通过隔离结构与所述源区和漏区隔离；

第二类型掺杂区，形成于所述第二类型阱中；

测试栅结构，所述测试栅结构形成于所述第二类型阱上，所述测试栅结构与所述第二类型掺杂区之间的半导体衬底中具有隔离结构，其中所述测试栅结构包括测试栅介质层和形成于所述测试栅介质层上的测试栅导电层；

多层金属引线层，形成于所述半导体衬底上；以及

若干焊盘结构，形成于所述多层金属引线层上，其中一焊盘结构通过所述金属引线层同时将所述源区和所述第二类型掺杂区电性引出，其余焊盘结构分别通过所述金属引线层将所述栅极、漏区、体掺杂区以及测试栅结构电性引出。

进一步的，所述源区和漏区为第二类型源区和第二类型漏区，所述体掺杂区为第一类型体掺杂区。

进一步的，所述第二类型掺杂区与所述源区和漏区同时形成。

进一步的，所述栅极包括栅极介质层和形成于所述栅极介质层上的栅极导电层。

进一步的，所述栅极和所述测试栅结构同时形成。

进一步的，在进行晶圆级别测试阶段，所述测试结构中，与所述测试栅结构连接的焊盘结构置空进行测试；在进行封装级别测试阶段，将与所述测试栅结构连接的焊盘结构和与所述漏区连接的焊盘结构连接后进行测试。

进一步的，所述多层金属引线层通过介质层隔离。

进一步的，所述第一类型为P型，所述第二类型为N型。

进一步的，所述第一类型为N型，所述第二类型为P型。

本发明还提供一种半导体测试结构的测试方法，包括：

在进行晶圆级别测试阶段，与所述测试栅结构连接的焊盘结构置空，进行测试；

在进行封装级别测试阶段，将与所述测试栅结构连接的焊盘结构和与所述漏区连接的焊盘结构连接后，进行测试。

本发明还提供一种半导体测试结构的制造方法，包括：

提供半导体衬底，在所述半导体衬底中形成第一类型阱、第二类型阱及若干隔离结构，所述第一类型阱和第二类型阱通过隔离结构隔离；

在所述第一类型阱中形成源区和漏区，同时在所述第二类型阱中形成第二类型掺杂区；

在所述第一类型阱中形成体掺杂区，所述体掺杂区通过隔离结构与所述源区和漏区隔离；

在所述第一类型阱上形成栅极，同时在所述第二类型阱上形成测试栅结构，所述测试栅结构与所述第二类型掺杂区之间的第二类型阱中具有隔离结构，其中，所述测试栅结构包括测试栅介质层和形成于所述测试栅介质层上的测试栅导电层；

在所述半导体衬底上形成多层金属引线层；

在所述多层金属引线层上形成焊盘结构，其中一焊盘结构通过所述金属引线层同时将所述源区和所述第二类型掺杂区电性引出，其余焊盘结构分别通过所述金属引线层将所述栅极、漏区、体掺杂区以及测试栅结构电性引出。

进一步的，所述源区和漏区为第二类型源区和第二类型漏区，所述体掺杂区为第一类型体掺杂区。

进一步的，所述栅极包括栅极介质层和形成于所述栅极介质层上的栅极导电层。

进一步的，所述多层金属引线层通过介质层隔离。

进一步的，所述第一类型为P型，所述第二类型为N型。

进一步的，所述第一类型为N型，所述第二类型为P型。

综上所述，本发明所述半导体测试结构通过增加与第一类型阱相邻的第二类型阱，并在所述第二类型阱中设置测试栅结构，测试栅结构包括测试栅介质层和测试栅导电层，则测试栅导电层、测试栅介质层及半导体衬底构成电容结构，该电容结构能够在封装级别测试阶段将振荡电流从半导体测试结构的漏区引出，进而能够获得正确的封装级别测试阶段的衬底电流，与现有技术需要对每一半导体测试结构的单颗连接一电容后接入封装封架相比，节约了大量人力，降低了测试时间，提高了测试效率，进而降低了测试成本。

同时，本发明的半导体测试结构可以适用于P型半导体器件或N型半导体器件，例如PMOS器件或NMOS器件，并且所述的半导体测试结构的制造方法未增加复杂工艺，其制造方法可以与实际生产的半导体器件在同一晶圆上形成，或若干半导体测试结构单独形成于测试晶圆上，因此所述半导体测试结构在晶圆上的设置灵活，且由于制造方法不需要增加额外工艺步骤，降低了工艺成本。

附图说明

图1为现有技术中封装级别测试阶段和晶圆级别测试阶段半导体测试结构的电流测试结果示意图。

图2为本发明一实施例中半导体测试结构的结构示意图。

图3为本发明一实施例中半导体测试结构的制造方法的简要流程示意图。

具体实施方式

为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。

其次，本发明利用示意图进行了详细的表述，在详述本发明实例时，为了便于说明，示意图不依照一般比例局部放大，不应以此作为对本发明的限定。

图2为本发明一实施例中半导体测试结构的结构示意图。如图2所示，本发明提供一种半导体测试结构，包括：半导体衬底100、隔离结构102、第一类型阱110和第二类型阱120、栅极111、源区112和漏区113、体掺杂区114、第二类型掺杂区121、测试栅结构122、多层金属引线层130以及若干焊盘结构140。

其中，在所述半导体衬底100上具有通过隔离结构102隔离的第一类型阱110和第二类型阱120；所述栅极111形成于所述第一类型阱110所在的半导体衬底100上；所述源区112和漏区113形成于所述栅极111两侧的第一类型阱110中；所述体掺杂区114形成于所述第一类型阱114中，并通过隔离结构102与所述源区111和漏区112隔离；所述第二类型掺杂区121形成于所述第二类型阱120中；所述测试栅结构122形成于所述第二类型阱上，所述测试栅结构122与所述第二类型掺杂区121之间的半导体衬底100中具有隔离结构102。

其中，所述测试栅结构122包括测试栅介质层111a和形成于所述测试栅介质层111a上的测试栅导电层111b；所述多层金属引线层130形成于所述半导体衬底100上；所述若干焊盘结构140形成于所述多层金属引线层130上，其中一焊盘结构140通过所述金属引线层130同时将所述源区112和所述第二类型掺杂区121电性引出，其余焊盘结构140分别通过所述金属引线层130将所述栅极111、漏区113、体掺杂区114以及测试栅结构122电性引出。

在本发明中，半导体测试结构可以适用于PMOS器件，则针对PMOS器件的半导体测试结构中，所述第一类型为P型，所述第二类型为N型；半导体测试结构还可以适用于NMOS器件，则针对所述NMOS器件的半导体测试结构中，所述第一类型为N型，所述第二类型为P型。

本发明所述的半导体测试结构可以与实际生产的半导体器件在同一晶圆上形成，即在晶圆上规划测试区域，若干半导体测试结构形成于测试区域中，以在生产过程的同时进行检测；或若干半导体测试结构单独形成于测试晶圆上，为测试过程提供测试结构，因此所述半导体测试结构的形成方式及在晶圆上的设置灵活。

进一步的，所述源区112和漏区113为第二类型源区和第二类型漏区，所述体掺杂区114为第一类型体掺杂区。

所述第二类型掺杂区121与所述源区112和漏区113同时形成，所述栅极112和所述测试栅结构112同时形成。因此，半导体测试结构的形成不需要单独增加任何特殊的工艺步骤，仅需更换掩模板，因此可以节约工艺步骤，进而降低工艺成本。

此外，所述第二类型掺杂区121与所述源区112通过金属引线130与同一焊盘结构140a相连，所述焊盘结构140a属于焊盘结构140中的一个，所述焊盘结构140a表示其中同时连接所述第二类型掺杂区121与所述源区112的一个，因为在测试过程中，源区112始终接地，第二类型阱120也需要通过第二类型掺杂区121接地，因此将所述第二类型掺杂区121与所述源区112同一焊盘结构140a电性引出，可以节约焊盘结构的数量，节约制造工艺时间；所述第二类型掺杂区121用于降低半导体衬底与金属引线的接触电阻。

进一步的，所述栅极111包括栅极介质层111a和形成于所述栅极介质层111a上的栅极导电层111b。

进一步的，所述多层金属引线层130通过介质层隔离。

结合图2，本发明还提供一种所述半导体测试结构的测试方法，包括：

在进行晶圆级别测试阶段，与所述测试栅结构122连接的焊盘结构140置空，即图2中外置引线200断开连接，进行测试；

在进行封装级别测试阶段，将与所述测试栅结构122连接的焊盘结构140和与所述漏区113连接的焊盘结构140连接，即图2中外置引线200连接后，进行测试。

在进行封装级别测试阶段，将与所述测试栅结构122连接的焊盘结构140和与所述漏区113连接的焊盘结构140连接后，进行测试，其中所述测试栅结构122包括测试栅介质层111a和形成于所述测试栅介质层111a上的测试栅导电层111b，则测试栅导电层111b、测试栅介质层111a及半导体衬底100构成电容结构，由此形成的电容结构在封装级别测试阶段能够从半导体测试结构的漏区113将振荡电流引出，进而获得正确的封装级别测试阶段的衬底电流，且不需要如现有技术中对每一半导体测试结构的单颗连接一电容后接入封装封架，因此测试时间短，测试效率高，节约大量人力，测试成本耗费低。

图3为本发明一实施例中半导体测试结构的制造方法的简要流程示意图。如图3所示，本发明还提供一种半导体测试结构的制造方法，包括以下步骤：

步骤S01：提供半导体衬底，在所述半导体衬底中形成第一类型阱、第二类型阱及若干隔离结构，所述第一类型阱和第二类型阱通过隔离结构隔离；

步骤S02：在所述第一类型阱中形成源区和漏区，同时在所述第二类型阱中形成第二类型掺杂区；

步骤S03：在所述第一类型阱中形成体掺杂区，所述体掺杂区通过隔离结构与所述源区和漏区隔离；

步骤S04：在所述第一类型阱上形成栅极，同时在所述第二类型阱上形成测试栅结构，所述测试栅结构与所述第二类型掺杂区之间的第二类型阱中具有隔离结构，其中，所述测试栅结构包括测试栅介质层和形成于所述测试栅介质层上的测试栅导电层；

步骤S05：在所述半导体衬底上形成多层金属引线层；

步骤S06：在所述多层金属引线层上形成焊盘结构，其中一焊盘结构通过所述金属引线层同时将所述源区和所述第二类型掺杂区电性引出，其余焊盘结构分别通过所述金属引线层将所述栅极、漏区、体掺杂区以及测试栅结构电性引出。

在本发明中，半导体测试结构可以适用于PMOS器件，则针对PMOS器件的半导体测试结构中，所述第一类型为P型，所述第二类型为N型；半导体测试结构还可以适用于NMOS器件，则针对所述NMOS器件的半导体测试结构中，所述第一类型为N型，所述第二类型为P型。

本发明所述的半导体测试结构可以与实际生产的半导体器件在同一晶圆上形成，即在晶圆上规划测试区域，若干半导体测试结构形成于测试区域中，以在生产过程的同时进行检测；或若干半导体测试结构单独形成于测试晶圆上，为测试过程提供测试结构，因此所述半导体测试结构的形成方式及在晶圆上的设置灵活。

结合图2和图3，进一步的，在步骤S02中，所述源区112和漏区113为第二类型源区和第二类型漏区，所述体掺杂区114为第一类型体掺杂区。所述第二类型掺杂区121与所述源区112和漏区113同时形成，所述栅极112和所述测试栅结构112同时形成。因此，半导体测试结构的形成不需要单独增加任何特殊的工艺步骤，仅需更换掩模板，因此可以节约工艺步骤，节约工艺成本。

进一步的，所述栅极111包括栅极介质层111a和形成于所述栅极介质层111a上的栅极导电层111b。

进一步的，所述多层金属引线层130通过介质层隔离。

此外，本发明所述的半导体测试结构可以广泛用于P型半导体器件和N型半导体器件中，所述的半导体测试结构的适用范围广泛，工艺要求可随实际生产调整。因此，在步骤S01～步骤S06的制造过程中，源区112和漏区113、体掺杂区114、第二类型掺杂区121的掺杂浓度、工艺条件，栅极111和测试栅结构122的厚度、形成工艺，多层金属引线层130的走线方式、尺寸，以及若干焊盘结构140的尺寸、位置等均可根据实际半导体器件的要求进行调整，故不作详细限定。

本发明所述半导体测试结构的制造方法，可以在生产实际使用的半导体器件中，同时制作半导体测试结构，因此本发明所述半导体测试结构不需要增加任何工艺过程，从而无需增加工艺制作步骤，进而节约工艺制作时间。

综上所述，本发明所述半导体测试结构通过增加设置与第一类型阱相邻的第二类型阱，并在所述第二类型阱中设置测试栅结构，测试栅结构包括测试栅介质层和测试栅导电层，则测试栅导电层、测试栅介质层及半导体衬底构成电容结构，该电容结构能够在封装级别测试阶段将振荡电流从半导体测试结构的漏区引出，进而能够获得正确的封装级别测试阶段的衬底电流，则与现有技术需要对每一半导体测试结构的单颗连接一电容后接入封装封架相比，节约了大量人力，降低了测试时间，提高了测试效率，进而降低了测试成本。

同时，本发明所述半导体测试结构可以适用于P型半导体器件或N型半导体器件，例如PMOS器件或NMOS器件，并且所述的半导体测试结构的制造方法未增加复杂工艺，其制造方法可以与实际生产的半导体器件在同一晶圆上形成，或若干半导体测试结构单独形成于测试晶圆上，因此所述半导体测试结构在晶圆上的设置灵活，且制造方法不需要增加额外工艺步骤，进而介于工艺成本。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求书所界定者为准。

Claims (15)

1.一种半导体测试结构，包括：

半导体衬底，在所述半导体衬底上具有通过隔离结构隔离的第一类型阱和第二类型阱；

栅极，形成于所述第一类型阱所在的半导体衬底上；

源区和漏区，形成于所述栅极两侧的第一类型阱中；

体掺杂区，形成于所述第一类型阱中，并通过所述隔离结构与所述源区和漏区隔离；

第二类型掺杂区，形成于所述第二类型阱中；

测试栅结构，所述测试栅结构形成于所述第二类型阱上，所述测试栅结构与所述第二类型掺杂区之间的半导体衬底中具有隔离结构，所述测试栅结构包括测试栅介质层和形成于所述测试栅介质层上的测试栅导电层；

多层金属引线层，形成于所述半导体衬底上；以及

若干焊盘结构，形成于所述多层金属引线层上，其中一焊盘结构通过所述金属引线层同时将所述源区和所述第二类型掺杂区电性引出，其余焊盘结构分别通过所述金属引线层将所述栅极、漏区、体掺杂区以及测试栅结构电性引出。

2.如权利要求1所述的半导体测试结构，其特征在于，所述源区和漏区为第二类型源区和第二类型漏区，所述体掺杂区为第一类型体掺杂区。

3.如权利要求1所述的半导体测试结构，其特征在于，所述第二类型掺杂区与所述源区和漏区同时形成。

4.如权利要求1所述的半导体测试结构，其特征在于，所述栅极包括栅极介质层和形成于所述栅极介质层上的栅极导电层。

5.如权利要求4所述的半导体测试结构，其特征在于，所述栅极和所述测试栅结构同时形成。

6.如权利要求1所述的半导体测试结构，其特征在于，所述多层金属引线层通过介质层隔离。

7.如权利要求1至6中任意一项所述的半导体测试结构，其特征在于，所述第一类型为P型，所述第二类型为N型。

8.如权利要求1至6中任意一项所述的半导体测试结构，其特征在于，所述第一类型为N型，所述第二类型为P型。

9.一种采用如权利要求1至8中任意一项所述的半导体测试结构的测试方法，其特征在于，包括：

在进行晶圆级别测试阶段，与所述测试栅结构连接的焊盘结构置空，进行测试；

在进行封装级别测试阶段，将与所述测试栅结构连接的焊盘结构和与所述漏区连接的焊盘结构连接后，进行测试。

10.一种半导体测试结构的制造方法，包括：

提供半导体衬底，在所述半导体衬底中形成第一类型阱、第二类型阱及若干隔离结构，所述第一类型阱和第二类型阱通过隔离结构隔离；

在所述第一类型阱中形成源区和漏区，同时在所述第二类型阱中形成第二类型掺杂区；

在所述第一类型阱中形成体掺杂区，所述体掺杂区通过隔离结构与所述源区和漏区隔离；

在所述第一类型阱上形成栅极，同时在所述第二类型阱上形成测试栅结构，所述测试栅结构与所述第二类型掺杂区之间的第二类型阱中具有隔离结构，所述测试栅结构包括测试栅介质层和形成于所述测试栅介质层上的测试栅导电层；

在所述半导体衬底上形成多层金属引线层；

在所述多层金属引线层上形成焊盘结构，其中一焊盘结构通过所述金属引线层同时将所述源区和所述第二类型掺杂区电性引出，其余焊盘结构分别通过所述金属引线层将所述栅极、漏区、体掺杂区以及测试栅结构电性引出。

11.如权利要求10所述的半导体测试结构的制造方法，其特征在于，所述源区和漏区为第二类型源区和第二类型漏区，所述体掺杂区为第一类型体掺杂区。

12.如权利要求10所述的半导体测试结构的制造方法，其特征在于，所述栅极包括栅极介质层和形成于所述栅极介质层上的栅极导电层。

13.如权利要求10所述的半导体测试结构的制造方法，其特征在于，所述多层金属引线层通过介质层隔离。

14.如权利要求10至13中任意一项所述的半导体测试结构的制造方法，其特征在于，所述第一类型为P型，所述第二类型为N型。

15.如权利要求10至13中任意一项所述的半导体测试结构的制造方法，其特征在于，所述第一类型为N型，所述第二类型为P型。

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