CN109216344A - 具低压基极触发静电电流放电电路的高压静电保护电路 - Google Patents
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Abstract
本发明公开一种具低压基极触发静电电流放电电路的高压静电保护电路，包含一连接至一高压系统电源的静电检知电路与一堆叠式低压半导体元件电路，以及一连接于其间的开关电路；由于该堆叠式低压半导体元件电路由多个低压基板隔离型晶体管串接而成，故其加总后崩溃电压即可适用于高压系统电源；又令各低压基板隔离型晶体管的基极与该开关电路连接，而不与一基板连接，除可提高其耐压外，当该静电检知电路检知静电发生，会通过触发该开关电路，由该开关电路一并触发各低压基板隔离型晶体管导通，顺利排除静电电流。
Description
技术领域
本发明涉及一种高压静电保护电路，尤其涉及一种具低压基极触发静电电流放电电路的高压静电保护电路。
背景技术
在使用高压电压源的集成电路中，通常会于该集成电路的输出、入端设计有一高压静电保护电路，防止静电通过输出、入端放电至该集成电路的内部，造成电路损坏。
请参阅图4所示，为一常见的高压静电保护电路，其包含有一静电检测电路50及一高压的栅极触发型晶体管60，该栅极触发型晶体管60与该静电检测电路50并联，且连接于该高压电压源的高、低电压端HV_VCC、HV_VSS之间；当静电发生时，由该静电检测电路50首先检知，并通过栅极G触发该栅极触发型晶体管60导通，令静电电流经由该导通的栅极触发型晶体管60排除。然而，该高压的栅极触发型晶体管60虽然大电流耐受能力，但其触发电压较高，不易快速导通排除静电电流，再加上其内阻较高，使得导通后，静电电流排除速度慢，而有必要进一步改良之。
发明内容
有鉴于前揭集成电路使用的高压静电保护电路的缺点，本发明主要目的在于提供一种具低压基极触发静电电流放电电路的高压静电保护电路。
欲达上述目的所使用的主要技术手段是令高压静电保护电路包含有：
一静电检知电路；
一堆叠式低压半导体元件电路，并联该静电检知电路，且由多个低压基板隔离型晶体管串接而成；其中各该低压基板隔离型晶体管的基极不与一基板连接，而该堆叠式低压半导体元件电路的一崩溃电压为该些低压基板隔离型晶体管的崩溃电压的加总；
一开关电路，包含有多个半导体开关元件，分别连接于该静电检知电路及其对应低压半导体元件之间，受该静电检知电路触发而触发其对应低压半导体元件导通；其中各该半导体开关元件的基极连接至该基板。
上述本发明高压静电保护电路主要使用低压基板隔离型晶体管作静电电流放电路径，由于各低压基板隔离型晶体管的崩溃电压无法适用于高压系统电源中，故将多个低压基板隔离型晶体管(例如5V ISO-GRNMOS)予以串连，以构成堆叠式低压半导体元件电路，其崩溃电压为该些低压基板隔离型晶体管的崩溃电压的加总，而可适用于高压系统电源；然而，为避免各低压基板隔离型晶体管的漏极对基板的耐压不足与来自基板的杂讯(噪声)干扰，其基极不直接与基板连接，但与该开关电路连接；如此，当该静电检知电路检知静电发生，即可通过触发该开关电路一并触发各低压基板隔离型晶体管导通，顺利排除静电电流。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
图1：本发明高压静电保护电路的一较佳实施例的一电路图；
图2：本发明一堆叠式低压半导体元件电路的一半导体结构图；
图3：本发明一堆叠式低压半导体元件电路其中一半导体元件与一开关电路其中一半导体开关元件的一半导体结构图；
图4：既有高压静电保护电路的一电路图。
其中，附图标记
10静电检知电路 11反相器
111第二高压PMOS晶体管 112第二高压NMOS晶体管
20堆叠式低压半导体元件电路 21低压半导体元件
211半导体结构 30开关电路
31半导体开关元件 311半导体结构
50静电检测电路 60栅极触发型晶体管
具体实施方式
本发明是针对高压静电保护电路进行改良，以下配合附图详细说明本发明高压静电保护电路的电路特征及功效。
首先请参阅图1所示，本发明高压静电保护电路包含有一静电检知电路10、一堆叠式低压半导体元件电路20及一开关电路30；其中该堆叠式低压半导体元件电路20并联于该静电检知电路10，该开关电路30连接于该静电检知电路10及该堆叠式低压半导体元件电路20之间。
于本实施例，如图1所示，静电检知电路10包含有一电阻R1、一电容C及一反相器11；其中该电阻R1及电容C相串接，而该反相器11再与串连的电阻R1及电容C并联，且该反相器11的一输入端I/P连接至该电阻R1及电容C的串接节点N1，而其一输出端O/P则连接至该开关电路30。
于本实施例，如图1所示，该电容C为一第一高压PMOS晶体管，其栅极G与一高压系统电源的低电位端HV_VSS连接；而该反相器11包含有一第二高压PMOS晶体管111及一第二高压NMOS晶体管112，该第二高压PMOS晶体管111的源极S与该高压系统电源的高电位端HV_VCC连接，而该第二高压NMOS晶体管112的源极S供该高压系统电源的低电位端HV_VSS连接，又其栅极G连接至该第二高压PMOS元件111的栅极G，并与该反相器11的输入端I/P连接，又该第二高压NMOS元件112的漏极D连接至第二高压PMOS元件的漏极D，并与该反相器11的输出端O/P连接。
如图1所示，于本实施例，该堆叠式低压半导体元件电路20包含有多个低压基板隔离型晶体管21，且该些低压基板隔离型晶体管21相互串接；其中各该低压基板隔离型晶体管21的基极B不与一基板连接，而与该开关电路30连接。由于该堆叠式低压半导体元件电路20由该些低压基板隔离型晶体管21相互串接所构成，故其崩溃电压即为该些串接的低压基板隔离型晶体管21的崩溃电压的加总，而可依据所使用高压系统电源的电压范围，决定该该堆叠式低压半导体元件电路20的崩溃电压，并由此一崩溃电压决定串接低压基板隔离型晶体管21的数量；换言之，串接不同数量即可决定该堆叠式低压半导体元件电路20的触发电压Vt及崩溃电压VB，如下表数例所示，其中数据为该低压基板隔离型晶体管选用5V隔离型栅极电阻接地NMOS晶体管(Ioslated-Gate Resistance NMOS；ISO-GRNMOS)的电压数据。
| 5V ISO-GRNMOS数量 | 触发电压Vt(V) | 崩溃电压VB(V) |
| 2 | 16.1 | 22 |
| 3 | 25.24 | 33 |
| 4 | 34.38 | 44 |
| 5 | 48.53 | 55 |
| 6 | 60.55 | 66 |
于本实施例，再配合图2所示，各该低压半导体元件21为一低压NMOS晶体管，其半导体结构211形成于一P型基板P-SUB的N型深阱DEEP N-WELL中，即该低压NMOS晶体管的半导体结构211是由该N型阱DEEP N-WELL包围，而与该P型基板P-SUB隔离，故其基板B不与该基板P-SUB连接，有效提高该低压NMOS晶体管21的耐压以及阻隔来自该基板P-SUB的干扰。又各该低压NMOS晶体管的栅极G与其源极S连接，其基极B连接至该开关电路30，其漏极D连接至前一级低压半导体元件21的源极S，除了该堆叠式低压半导体元件电路20的第一级低压NMOS晶体管21的漏极D连接至该高压系统电源的高压端HV_VCC，以及最后一级低压NMOS晶体管21的源极S连接至该高压系统电源的低压端HV_VSS。再者，各该低压NMOS晶体管的栅极G与该源极S之间可进一步连接有一电阻R2。
于本实施例，如图1所示，该开关电路30包含有多个半导体开关元件31，各半导体开关元件31连接于该静电检知电路10及对应低压半导体元件21，并受该静电检知电路10触发而触发其对应低压半导体元件21导通。各该半导体开关元件31为一第一高压NMOS晶体管，如图3所示，以连接至该第一级低压NMOS晶体管21的第一颗半导体开关元件31为例，其半导体结构311成形于该P型基板P_SUB中，令其基极BH直接连接至该基板P_SUB，其漏极D形成于一轻掺杂区域NDD中，且该漏极DH与栅极GH一同连接至该静电检知电路10的输出端O/P，其源极SH则连接至其对应低压NMOS晶体管的基极B。
以上为本发明高压静电防护电路的电路图说明，以下谨进一步说明该高压静电防护电路的电路动作。
如图1所示，当静电发生时，作为电容C的第一高压PMOS元件视为短路，将该反相器11的输入端I/P电压拉低至该高压系统电源的低电位HV_VSS；此时，该第二高压PMOS晶体管111导通，而该第二高压NMOS晶体管112不导通，故该反相器11的输出端O/P电压会拉升至该高压系统电源的高电位HV_VCC，如此使得该开关电路30的各该第一高压NMOS晶体管导通，各导通的第一高压NMOS晶体管会触发其对应的低压NMOS晶体管21的基极B，使所有的低压NMOS晶体管21导通；如此，该堆叠式低压半导体元件电路20即构成一静电放电电流路径，顺利将静电电流排除。
综上所述，上述本发明高压静电保护电路主要使用低压基板隔离型晶体管作静电电流放电路径，由于各低压基板隔离型晶体管的崩溃电压无法适用于高压系统电源中，故将多个低压基板隔离型晶体管予以串连，以构成堆叠式低压半导体元件电路，其崩溃电压为该些低压基板隔离型晶体管的崩溃电压的加总，而可适用于高压系统电源；然而，为避免各低压基板隔离型晶体管的漏极对基板的耐压不足与来自基板的杂讯干扰，其基极不直接与基板连接，但与该开关电路连接；如此，当该静电检知电路检知静电发生，即可通过触发该开关电路一并触发各低压基板隔离型晶体管导通，顺利排除静电电流。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
Claims (7)
1.一种具低压基极触发静电电流放电电路的高压静电保护电路，其特征在于，包括：
一静电检知电路；
一堆叠式低压半导体元件电路，并联该静电检知电路，且由多个低压基板隔离型晶体管串接而成；其中各该低压基板隔离型晶体管的基极不与一基板连接，而该堆叠式低压半导体元件电路的一崩溃电压为该些低压基板隔离型晶体管的崩溃电压的加总；
一开关电路，包含有多个半导体开关元件，分别连接于该静电检知电路及其对应低压基板隔离型晶体管之间，受该静电检知电路触发而触发其对应低压基板隔离型晶体管导通；其中各该半导体开关元件的基极连接至该基板。
2.根据权利要求1所述的高压静电保护电路，其特征在于：
该基板为一P型基板；
各该低压基板隔离型晶体管为一低压NMOS晶体管，其半导体结构成形于一N型深阱中，使其基极与该P型基板隔离；以及
各该半导体开关元件为一第一高压NMOS晶体管，其半导体结构成形于该P型基板中，令其基极直接连接至该P型基板，且其漏极形成于一轻掺杂区域中，又该漏极及栅极一同连接至该静电检知电路。
3.根据权利要求2所述的高压静电保护电路，其特征在于，各该低压基板隔离型晶体管进一步包含有一第一电阻，连接于对应低压基板隔离型晶体管的栅极及源极之间。
4.根据权利要求1至3任一项所述的高压静电保护电路，其特征在于，该静电检知电路包含：
一第二电阻，与一电容串连连接；
一反相器，与该串连的第二电阻及电容并联，其一输入端连接至该第二电阻及电容的串接节点，其一输出端连接至该开关电路的各半导体开关元件。
5.根据权利要求4所述的高压静电保护电路，其特征在于，该电容为一第一高压PMOS晶体管构成，其栅极供一高压系统电源的低电位端连接。
6.根据权利要求4所述的高压静电保护电路，其特征在于，该反相器包含有：
一第二高压PMOS晶体管，其源极供一高压系统电源的高电位端连接；以及
一第二高压NMOS晶体管，其源极供该高压系统电源的低电位端连接，其栅极连接至该第二高压PMOS元件的栅极，并与该反相器的输入端连接，又该第二高压NMOS元件的漏极连接至第二高压PMOS元件的漏极，并与该反相器的输出端连接。
7.根据权利要求3所述的高压静电保护电路，其特征在于，各该低压基板隔离型晶体管为一5V隔离型栅极电阻接地NMOS晶体管。
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