CN106357261A - 具自身静电防护功能的输出缓冲电路 - Google Patents

Abstract

本发明一种具自身静电防护功能的输出缓冲电路，包含一输出缓冲器、一静电放电触发电路及一高速单向导通开关元件；其中该静电放电触发电路于检知一静电电压后，自其信号输出端输出一触发信号至一高速单向导通开关元件，令该高速单向导通开关元件导通；由于该导通高速单向导通开关元件直接连接至该输出缓冲器的第二元件单元，故可直接触发该输出缓冲器的第二元件单元一并导通；如此，该静电放电电荷即可透过该导通的第二元件单元对该低电位端渲泄，故本发明的输出缓冲器具有自身渲泄静电放电电荷的防护能力。

Description

具自身静电防护功能的输出缓冲电路

技术领域

本发明关于一种输出缓冲器，尤指一种具自身静电防护功能的输出缓冲电路。

背景技术

一般来说，使用MOS制程的集成电路(Integrated Circuit；IC)，其MOS元件容易因受到静电高压放电而损坏。如图7及图8所示，静电通常会自该集成电路的一输出接垫51放电对集成电路的内部电路放电，而该输出接垫51通常连接一输出缓冲器50，该输出缓冲器50即是由一PMOS元件单元MP及一NMOS元件单元MN组成；其中该PMOS元件单元MP由多个PMOS元件MP1～MPm组成，而该NMOS元件单元MN由多个NMOS元件MN1～MNm组成。当正的静电高压+V_ESD出现在输出接垫51时，各PMOS元件MP1～MPm的寄生二极管Dp会导通，静电放电电荷通过导通的二极管Dp向一正电位端VDD渲泄，而不会通过PMOS元件MP1～MPm；至于各NMOS元件MN1～MNm则透过其栅极G及漏极D之间的寄生电容Cgd将该正的静电电压+V_ESD耦合至该栅极G后，当栅极耦合电压于超过导通电压即导通，并由导通的NMOS元件MN1～MNm将静电放电电荷渲泄至一低电位端VSS。因此，各NMOS元件会于正的静电高压+V_ESD出现在输出接垫51的一小段时间后导通，将静电放电电荷自高电位端或低电位端VSS渲泄掉。

事实上，多个NMOS元件MN1～MNm因布局位置不同，相对输出接垫51有远近之分，当正的静电高压+V_SED出现在输出接垫51时，多个NMOS元件MN1～MNm无法全部同时导通，而无法均匀导通，其中远离该输出接垫51的部份NMOS元件MN1、MNm来不及导通，使得最靠近输出接垫51的NMOS元件先导通，因导通NMOS元件不多，因而无法承受ESD大电流，故最易遭到正的静电放电电荷损坏。

再以应用于电源管理的集成电路来说，其输出缓冲器为提供较大的驱动电流，各PMOS元件及各NMOS元件的导通电阻必须设计非常低，故无法藉由加上限流电阻来提高自身静电放电耐受力；此外，该输出缓冲器为提供较大的驱动电流，必须增加较多PMOS元件及NMOS元件，相对需要更大的布局面积；因此，为维持在一定面积内完成大驱动电流的该输出缓冲器的布局，通常使用半导体元件制程最小的面积规范(Minimum design rule)来布局各PMOS元件及各NMOS元件；如此一来，较小尺寸的各PMOS元件及NMOS元件的自身静电放电防护效果更差，会更容易受到静电放电损坏。

发明内容

有鉴于上述既有输出缓冲器的MOS元件的自身静电放电耐受力差的缺陷，本发明主要发明目的为提供一具自身静电防护功能的输出缓冲电路。

欲达上述目的所使用的主要技术手段是令该具自身静电防护功能的输出缓冲电路包含有：

一输出缓冲器，包含有一第一元件单元、一第二元件单元、一输入端及一输出端；其中该第一元件单元连接于一高电位端、该输入端及该输出端，该第二元件单元连接于一低电位端、该输入端及该输出端，该输出端用以连接一输出接垫，该输入端用以连接一前级驱动电路；

一静电放电触发电路，连接至该输出缓冲器的输出端，以检知一静电电压并自一信号输出端输出一触发信号；以及

一高速单向导通开关元件，串接于该静电放电触发电路的信号输出端与该输出缓冲器的输入端之间，于接收该静电放电触发电路的触发信号后导通，并直接触发该输出缓冲器的第二元件单元导通，使该输出端短路到该低电位端。

上述本发明主要于该输出接垫与该输出缓冲器之间设置有检知静电电压的静电放电触发电路，可较该输出缓冲器更早检知静电电压出现，再透过高快单向导通开关元件，于检知有静电电压后，令该高快单向导通开关元件导通，而直接驱动该输出缓冲器的第二元件单元导通，提供一对低电位端的放电路径，顺利将静电放电电荷渲泄至该低电位端。

附图说明

图1A：本发明输出缓冲电路的一第一较佳实施例的电路图。

图1B：图1A输出缓冲器的详细电路图。

图2：图1A于静电放电测试组合的PS模式下的静电放电路径示意图。

图3：本发明输出缓冲电路的一第二较佳实施例的电路图。

图4：本发明输出缓冲电路的一第三较佳实施例的电路图。

图5：本发明输出缓冲电路的一第四较佳实施例的电路图。

图6：图5于静电放电测试组合的ND模式下的静电放电路径示意图。

图7：既有一输出缓冲器于静电放电测试组合的PS模式下的静电放电路径示意图。

图8：图7输出缓冲器的详细电路图。

其中，附图标记：

10输出缓冲器 101输入端

102输出端 11输出接垫

12前级驱动电路 20、20a静电放电触发电路

201信号输出端 21第一RC电路

22第一反相器 30、30a高速单向导通开关元件

40静电放电制电路 41第二RC电路

42第二反相电路 43NMOS开关元件

50输出缓冲器 51输出接垫

52前级驱动电路

具体实施方式

本发明提出一种集成电路中具自身静电防护功能的一输出缓冲电路，并以下数个实施例说明本发明的技术内容。首先请参阅图1A所示，为本发明输出缓冲电路的第一较佳实施例，其包含有一输出缓冲器10、一静电放电触发电路20及一高速单向导通开关元件30。

上述输出缓冲器10包含有一第一元件单元MP、一第二元件单元MN、一输入端101及一输出端102；其中该第一元件单元MP连接于一高电位端VDD、该输入端101及该输出端102，该第二元件单元MN连接于一低电位端VSS、该输入端101及该输出端102，该输出端102用以连接至该集成电路的其中一输出接垫11，该输入端101用以连接一前级驱动电路12；该前级驱动电路驱动12该第一元件单元MP导通时，该输出缓冲器10的输出端102电位即为高电位端的高电位；反之，若该前级驱动电路12驱动该第二元件单元MN导通时，该输出缓冲器10的输出端102电位即为低电位端VSS的低电位。请配合参阅图1B，于本实施例中，该输出缓冲器10为一开漏极输出缓冲器，其中该第一元件单元包含有多个并联的第一PMOS元件MP1～MPm，该多个第一PMOS元件MP1～MPm的源极S均连接至该高电位VDD，而栅极G均连接至该输入端101，漏极连接该输出端102；而该第二元件单元MN，包含有多个并联的第二NMOS元件MN1～MNm，该多个第二NMOS元件MN1～MNm的源极S均连接至该低电位VSS，而栅极G均连接至该输入端101，漏极D连接该输出端102。

请参阅图1A所示，该静电放电触发电路20连接至该输出缓冲器10的输出端102，以检知该输出缓冲器10的输出端102所连接输出接垫11是否出现有一静电电压，若检知有静电电压即自其一信号输出端201输出一触发信号。于本实施例中，该静电放电触发电路20包含一第一RC电路21及一第一反相器22。该第一RC电路21包含一串联的一电阻R1及一电容C1，其中该电阻R1连接至该输出缓冲器10的输出端102，该电容C1连接至该低电位端VSS。该第一反相器22包含有一第二PMOS元件MP’及一第二NMOS元件MN’，该第二PMOS元件MP’的源极S连接至该输出缓冲器10的输出端102，而该第二NMOS元件MN’的源极S连接至该低电位端VSS，其漏极D与该第二PMOS元件MP’的漏极D共同连接并连接至该信号输出端201，以与该高速单向导通开关元件30连接，又该第二PMOS元件MP’的栅极G与该第二NMOS元件MN’的栅极G共同连接并连接至该第一RC电路21的串联节点N1。请配合参阅图2所示，以静电测试组合中的PS模式(该PS模式将该低电位端接地0V，该高电位端VDD与其他集成电路的接脚均浮接NC)来看，当一正的ESD电压+V_ESD出现在该输出接垫11时，该第一RC电路21的电容C1短路，令该第一反相器22的该信号输出端201自原本的低准位转换为高准位；换言之，该静电放电触发电路20可检知该正的ESD电压+V_ESD，并自该信号输出端201输出一高准位的触发信号。

请参阅图1A所示，该高速单向导通开关元件30串接于该静电放电触发电路20的信号输出端201与该输出缓冲器10的输入端101之间，于接收该静电放电触发电路20的触发信号后导通，并直接触发该输出缓冲器10的第二元件单元MN导通，使该输出缓冲器10的输出端102短路到该低电位端VSS。于本实施例中，该高速单向导通开关元件30为一NMOS元件，其源极S及栅极G共同连接至该静电放电触发电路20的信号输出端201，其漏极D连接至该输出缓冲器10的输入端101，即连接至该第二元件单元MN的所有NMOS元件MN1～MNm的栅极G，于接收如图2所示该静电放电触发电路20的高准位的触发信号后导通，并触发该第二元件单元MN的多个并联的NMOS元件MN1～MNm全部导通(如图1B所示)。由于使用该NMOS元件的高速单向导通开关元件30，其漏极D连接至第二元件单元MN的多个并联的NMOS元件MN1～MNm的所有栅极G，当输出接垫11没有出现正的ESD电压，而是由该前级驱动电路12驱动该第二元件单元MN导通时，并不会使该高速单向导通开关元件30的NMOS元件作动，因此，使用该NMOS元件的高速单向导通开关元件30不会被该前级驱动电路12驱动，仅由该静电放电触发电路20触发其导通与否，故本发明的该静电放电触发电路20及高速单向导通开关元件30并不会造成该输出缓冲器10于正常使用下产生误动作。此外，如图3所示，为本发明的第二较佳实施例，其大结构与图1C的第一较佳实施例相同，该高速单向导通开关元件30a为一NPN型的BJT元件，其发射极E及基极B共同连接至该静电放电触发电路20的信号输出端201，其集电极C连接至该输出缓冲器10的输入端101，同样可于接收该静电放电触发电路20触发信号后导通，并触发该第二元件单元MN的多个并联的NMOS元件MN1～MNm全部导通(如图1B所示)。

请参阅图4所示，为本发明的第三较佳实施例，其大结构与图1C的第一较佳实施例相同，该静电放电触发电路20a包含有一CR电路，该CR电路包含一串联的一电容C1及一电阻R1，该电容C1连接至该输出缓冲器10的输出端102，该电阻R1连接至该低电位端VSS，且该CR电路的一串联节点N2连接至该信号输出端201，以与该高速单向导通开关元件30连接。

请参阅图5所示，为本发明的第三较佳实施例，相较图1C的第一较佳实施例，更进一步包含有一静电放电制电路40。该静电放电制电路40包含有一第二RC电路41、一第二反相器42及一NMOS开关元件43。该第二RC电路41包含一串联的一电阻R2及一电容C2，该电阻R2连接至该高电位端VDD，该电容C2连接至该低电位端VSS。该第二反相器42的一输入端i/p连接于该第二RC电路41的一串联节点N3。而该NOMS开关元件43的栅极G连接至该第二反相器42的一输出端o/p及该静电放电触发电路20的信号输出端201，其漏极D连接至该高电位端VDD，该源极S连接至该低电位端VSS及该静电放电触发电路20的信号输出端201。因此，该静电放电制电路40连接于该高电位端VDD与该低电位端VSS之间。

再请参阅图6所示，以静电测试组合中的ND模式(该ND模式将该高电位端接地0V，该低电位端VSS与其他集成电路的接脚均浮接NC)来看，当一负的ESD电压-V_ESD出现在该输出接垫11时，该第一RC电路21的电容C1短路，令该第一反相器22的信号输出端201自原本的低准位转换为高准位，令该高速单向导通开关元件30的NMOS元件导通，进而触发该第二元件单元MN的多个并联的NMOS元件MN1～MNm全部导通(如图1B所示)；此外，该第一反相器22输出的高准位的触发信号，亦使该静电放电制电路40的NMOS开关元件43一并导通，由于该高电位端VDD接地0V，故负的ESD电压-V_ESD会透过该导通的NMOS开关元件43，依序通过该低电位端VSS及导通的该高速单向导通开关元件30的NMOS元件，向输出接垫11静电放电。

综上所述，上述本发明主要于该输出接垫与该输出缓冲器之间设置有检知静电电压的静电放电触发电路，可较该输出缓冲器更早检知静电电压出现，再透过高快单向导通开关元件，于检知有静电电压后，令该高快单向导通开关元件导通，而直接驱动该输出缓冲器的第二元件单元导通，提供一对低电位端的放电路径，顺利将静电放电电荷渲泄至该低电位端。再者，由于该第二元件单元包含有多个并联的NMOS元件，因静电电压而导通的该高快单向导通开关元件，会使全部的NMOS元件导通，以避免因各栅极耦合电压导通方式造成NMOS元件的不均匀导通，而使不均匀导通的NMOS元件被静电放电损坏。因此，本发明的输出缓冲器不仅具有自身静电放电防护的耐受力，且其PMOS元件及NMOS元件仍可以半导体元件制程最小的面积规范(Minimum designrule)来布局。

Claims (10)

1.一种具自身静电防护功能的输出缓冲电路，其特征在于，包括：

一输出缓冲器，包含有一第一元件单元、一第二元件单元、一输入端及一输出端；其中该第一元件单元连接于一高电位端、该输入端及该输出端，该第二元件单元连接于一低电位端、该输入端及该输出端，该输出端用以连接一输出接垫，该输入端用以连接一前级驱动电路；

一静电放电触发电路，连接至该输出缓冲器的输出端，以检知一静电电压并自一信号输出端输出一触发信号；以及

一高速单向导通开关元件，串接于该静电放电触发电路的信号输出端与该输出缓冲器的输入端之间，于接收该静电放电触发电路的触发信号后导通，并直接触发该输出缓冲器的第二元件单元导通，使该输出端短路到该低电位端。

2.如权利要求1所述的输出缓冲电路，其特征在于，该输出缓冲器为一开漏极缓冲器，其中：

该第一元件单元，包含有多个并联的第一PMOS元件，该多个第一PMOS元件的源极均连接至该高电位，而栅极均连接至该输入端，漏极连接该输出端；

该第二元件单元，包含有多个并联的第二NMOS元件，该多个第二NMOS元件的源极均连接至该低电位，而栅极均连接至该输入端，漏极连接该输出端。

3.如权利要求2所述的输出缓冲电路，其特征在于，该静电放电触发电路包含：

一第一RC电路，包含一串联的一电阻及一电容，该电阻连接至该输出缓冲器的输出端，该电容连接至该低电位端；及

一第一反相器，连接于该输出缓冲器的输出端与低电位端之间，其一输入端连接至该第一RC电路的一串联节点，其一输出端为该静电放电触发电路的信号输出端，并连接至该高速单向导通开关元件。

4.如权利要求3所述的输出缓冲电路，其特征在于，该第一反相器包含：

一第二PMOS元件，其源极连接至该输出缓冲器的输出端；及

一第二NMOS元件，其源极连接至该低电位端，其漏极与该第二PMOS元件的漏极共同连接并连接至该信号输出端，其栅极与该第二PMOS元件的栅极共同连接并连接至该第一RC电路的串联节点。

5.如权利要求2所述的输出缓冲电路，其特征在于，该静电放电触发电路包含：

一CR电路，包含一串联的一电容及一电阻，该电容连接至该输出缓冲器的输出端，该电阻连接至该低电位端，且该CR电路的一串联节点连接至该信号输出端，以与该高速单向导通开关元件。

6.如权利要求2至5中任一所述的输出缓冲电路，其特征在于，该高速单向导通开关元件为一NMOS元件，其源极及栅极共同连接至该静电放电触发电路的信号输出端，其漏极连接至该输出缓冲器的输入端，于接收该静电放电触发电路的触发信号后，触发该第二元件单元的多个并联的NMOS元件导通。

7.如权利要求2至5中任一所述的输出缓冲电路，其特征在于，该高速单向导通开关元件为一NPN型BJT元件，其发射极及基极共同连接至该静电放电触发电路的信号输出端，其集电极连接至该输出缓冲器的输入端，于接收该静电放电触发电路的触发信号后，触发该多个并联的NMOS元件导通。

8.如权利要求1至5中任一所述的输出缓冲电路，其特征在于，进一步包含一静电放电制电路，连接于该高电位端与该低电位端之间，并包含：

一第二RC电路，包含一串联的一电阻及一电容，该电阻连接至该高电位端，该电容连接至该低电位端；及

一第二反相器，其一输入端连接于该第二RC电路的一串联节点；

一NOMS开关元件，其栅极连接至该第二反相器的一输出端及该静电放电触发电路的信号输出端，其漏极连接至该高电位端，该源极连接至该低电位端及该静电放电触发电路的信号输出端。

9.如权利要求6所述的输出缓冲电路，其特征在于，进一步包含一静电放电制电路，连接于该高电位端与该低电位端之间，并包含：

一第二RC电路，包含一串联的一电阻及一电容，该电阻连接至该高电位端，该电容连接至该低电位端；及

一第二反相器，其一输入端连接于该第二RC电路的一串联节点；

一NOMS开关元件，其栅极连接至该第二反相器的一输出端及该静电放电触发电路的信号输出端，其漏极连接至该高电位端，该源极连接至该低电位端及该静电放电触发电路的信号输出端。

10.如权利要求7所述的输出缓冲电路，其特征在于，进一步包含一静电放电制电路，连接于该高电位端与该低电位端之间，并包含：

一第二RC电路，包含一串联的一电阻及一电容，该电阻连接至该高电位端，该电容连接至该低电位端；及

一第二反相器，其一输入端连接于该第二RC电路的一串联节点；

一NOMS开关元件，其栅极连接至该第二反相器的一输出端及该静电放电触发电路的信号输出端，其漏极连接至该高电位端，该源极连接至该低电位端及该静电放电触发电路的信号输出端。