TWI573242B

TWI573242B - 具自身靜電防護功能的輸出緩衝電路

Info

Publication number: TWI573242B
Application number: TW104121985A
Authority: TW
Inventors: 林欣逸; 林碩彥
Original assignee: 台灣類比科技股份有限公司
Priority date: 2015-07-07
Filing date: 2015-07-07
Publication date: 2017-03-01
Also published as: TW201703222A

Description

具自身靜電防護功能的輸出緩衝電路

本發明係關於一種輸出緩衝器，尤指一種具自身靜電防護功能的輸出緩衝電路。

一般來說，使用MOS製程的積體電路(Integrated Circuit；IC)，其MOS元件容易因受到靜電高壓放電而損壞。如圖7及圖8所示，靜電通常會自該積體電路的一輸出接墊51放電對積體電路的內部電路放電，而該輸出接墊51通常連接一輸出緩衝器50，該輸出緩衝器50即是由一PMOS元件單元MP及一NMOS元件單元MN組成；其中該PMOS元件單元MP係複數PMOS元件MP1~MPm組成，而該NMOS元件單元MN係由複數NMOS元件MN1~MNm組成。當正的靜電高壓+V _ESD出現在輸出接墊51時，各PMOS元件MP1~MPm的寄生二極體Dp會導通，靜電放電電荷通過導通的二極體Dp向一正電位端VDD渲洩，而不會通過PMOS元件MP1~MPm；至於各NMOS元件MN1~MNm則透過其閘極G及汲極D之間的寄生電容Cgd將該正的靜電電壓+V _ESD耦合至該閘極G後，當閘極耦合電壓於超過導通電壓即導通，並由導通的NMOS元件MN1~MNm將靜電放電電荷渲洩至一低電位端VSS。因此，各NMOS元件會於正的靜電高壓+V _ESD出現在輸出接墊51的一小段時間後導通，將靜電放電電荷自高電位端或低電位端VSS渲洩掉。

事實上，複數NMOS元件MN1~MNm因佈局位置不同，相對輸出接墊51有遠近之分，當正的靜電高壓+V _SED出現在輸出接墊51時，複數NMOS元件MN1~MNm無法全部同時導通，而無法均勻導通，其中遠離該輸出接墊51的部份NMOS元件MN1、MNm來不及導通，使得最靠近輸出接墊51的NMOS元件先導通，因導通NMOS元件不多，因而無法承受ESD大電流，故最易遭到正的靜電放電電荷損壞。

再以應用於電源管理的積體電路來說，其輸出緩衝器為提供較大的驅動電流，各PMOS元件及各NMOS元件的導通電阻必須設計非常低，故無法藉由加上限流電阻來提高自身靜電放電耐受力；此外，該輸出緩衝器為提供較大的驅動電流，必須增加較多PMOS元件及NMOS元件，相對需要更大的佈局面積；因此，為維持在一定面積內完成大驅動電流的該輸出緩衝器的佈局，通常使用半導體元件製程最小的面積規範(Minimum design rule)來佈局各PMOS元件及各NMOS元件；惟如此一來，較小尺寸的各PMOS元件及NMOS元件的自身靜電放電防護效果更差，會更容易受到靜電放電損壞。

有鑑於上述既有輸出緩衝器的MOS元件的自身靜電放電耐受力差的缺陷，本發明主要發明目的係提供一具自身靜電防護功能的輸出緩衝電路。

欲達上述目的所使用的主要技術手段係令該具自身靜電防護功能的輸出緩衝電路包含有：一輸出緩衝器，係包含有一第一元件單元、一第二元件單元、一輸入端及一輸出端；其中該第一元件單元係連接於一高電位端、該輸入端及該輸出端，該第二元件單元係連接於一低電位端、該輸入端及該輸出端，該輸出端係用以連接一輸出接墊，該輸入端係用以連接一前級驅動電路；一靜電放電觸發電路，係連接至該輸出緩衝器的輸出端，以檢知一靜電電壓並自一訊號輸出端輸出一觸發訊號；以及一高速單向導通開關元件，係串接於該靜電放電觸發電路的訊號輸出端與該輸出緩衝器的輸入端之間，於接收該靜電放電觸發電路的觸發訊號後導通，並直接觸發該輸出緩衝器的第二元件單元導通，使該輸出端短路到該低電位端。

上述本發明主要於該輸出接墊與該輸出緩衝器之間設置有檢知靜電電壓的靜電放電觸發電路，可較該輸出緩衝器更早檢知靜電電壓出現，再透過高快單向導通開關元件，於檢知有靜電電壓後，令該高快單向導通開關元件導通，而直接驅動該輸出緩衝器的第二元件單元導通，提供一對低電位端的放電路徑，順利將靜電放電電荷渲洩至該低電位端。

本發明係提出一種積體電路中具自身靜電防護功能的一輸出緩衝電路，並以下數個實施例說明本發明的技術內容。首先請參閱圖1A所示，為本發明輸出緩衝電路的第一較佳實施例，其包含有一輸出緩衝器10、一靜電放電觸發電路20及一高速單向導通開關元件30。

上述輸出緩衝器10係包含有一第一元件單元MP、一第二元件單元MN、一輸入端101及一輸出端102；其中該第一元件單元MP係連接於一高電位端VDD、該輸入端101及該輸出端102，該第二元件單元MN係連接於一低電位端VSS、該輸入端101及該輸出端102，該輸出端102係用以連接至該積體電路的其中一輸出接墊11，該輸入端101係用以連接一前級驅動電路12；該前級驅動電路驅動12該第一元件單元MP導通時，該輸出緩衝器10的輸出端102電位即為高電位端的高電位；反之，若該前級驅動電路12驅動該第二元件單元MN導通時，該輸出緩衝器10的輸出端102電位即為低電位端VSS的低電位。請配合參閱圖1B，於本實施例中，該輸出緩衝器10係為一開汲極輸出緩衝器，其中該第一元件單元包含有複數並聯的第一PMOS元件MP1~MPm，該複數第一PMOS元件MP1~MPm的源極S均連接至該高電位VDD，而閘極G均連接至該輸入端101，汲極連接該輸出端102；而該第二元件單元MN，係包含有複數並聯的第二NMOS元件MN1~MNm，該複數第二NMOS元件MN1~MNm的源極S均連接至該低電位VSS，而閘極G均連接至該輸入端101，汲極D連接該輸出端102。

請參閱圖1A所示，該靜電放電觸發電路20係連接至該輸出緩衝器10的輸出端102，以檢知該輸出緩衝器10的輸出端102所連接輸出接墊11是否出現有一靜電電壓，若檢知有靜電電壓即自其一訊號輸出端201輸出一觸發訊號。於本實施例中，該靜電放電觸發電路20係包含一第一RC電路21及一第一反相器22。該第一RC電路21係包含一串聯的一電阻R1及一電容C1，其中該電阻R1連接至該輸出緩衝器10的輸出端102，該電容C1連接至該低電位端VSS。該第一反相器22係包含有一第二PMOS元件MP’及一第二NMOS元件MN’，該第二PMOS元件MP’的源極S連接至該輸出緩衝器10的輸出端102，而該第二NMOS元件MN’的源極S連接至該低電位端VSS，其汲極D與該第二PMOS元件MP’的汲極D共同連接並連接至該訊號輸出端201，以與該高速單向導通開關元件30連接，又該第二PMOS元件MP’的閘極G與該第二NMOS元件MN’的閘極G共同連接並連接至該第一RC電路21的串聯節點N1。請配合參閱圖2所示，以靜電測試組合中的PS模式(該PS模式係將該低電位端接地0V，該高電位端VDD與其他積體電路的接腳均浮接NC)來看，當一正的ESD電壓+V _ESD出現在該輸出接墊11時，該第一RC電路21的電容C1短路，令該第一反相器22的該訊號輸出端201自原本的低準位轉換為高準位；換言之，該靜電放電觸發電路20可檢知該正的ESD電壓+V _ESD，並自該訊號輸出端201輸出一高準位的觸發訊號。

請參閱圖1A所示，該高速單向導通開關元件30係串接於該靜電放電觸發電路20的訊號輸出端201與該輸出緩衝器10的輸入端101之間，於接收該靜電放電觸發電路20的觸發訊號後導通，並直接觸發該輸出緩衝器10的第二元件單元MN導通，使該輸出緩衝器10的輸出端102短路到該低電位端VSS。於本實施例中，該高速單向導通開關元件30係為一NMOS元件，其源極S及閘極G係共同連接至該靜電放電觸發電路20的訊號輸出端201，其汲極D係連接至該輸出緩衝器10的輸入端101，即連接至該第二元件單元MN的所有NMOS元件MN1~MNm的閘極G，於接收如圖2所示該靜電放電觸發電路20的高準位的觸發訊號後導通，並觸發該第二元件單元MN的複數並聯的NMOS元件MN1~MNm全部導通(如圖1B所示)。由於使用該NMOS元件的高速單向導通開關元件30，其汲極D連接至第二元件單元MN的複數並聯的NMOS元件MN1~MNm的所有閘極G，當輸出接墊11沒有出現正的ESD電壓，而是由該前級驅動電路12驅動該第二元件單元MN導通時，並不會使該高速單向導通開關元件30的NMOS元件作動，因此，使用該NMOS元件的高速單向導通開關元件30不會被該前級驅動電路12驅動，僅由該靜電放電觸發電路20觸發其導通與否，故本發明的該靜電放電觸發電路20及高速單向導通開關元件30並不會造成該輸出緩衝器10於正常使用下產生誤動作。此外，如圖3所示，為本發明的第二較佳實施例，其大結構與圖1C的第一較佳實施例相同，惟該高速單向導通開關元件30a係為一NPN型的BJT元件，其射極E及基板B係共同連接至該靜電放電觸發電路20的訊號輸出端201，其集極C係連接至該輸出緩衝器10的輸入端101，同樣可於接收該靜電放電觸發電路20觸發訊號後導通，並觸發該第二元件單元MN的複數並聯的NMOS元件MN1~MNm全部導通(如圖1B所示)。

請參閱圖4所示，係為本發明的第三較佳實施例，其大結構與圖1C的第一較佳實施例相同，惟該靜電放電觸發電路20a包含有一CR電路，該CR電路包含一串聯的一電容C1及一電阻R1，該電容C1連接至該輸出緩衝器10的輸出端102，該電阻R1連接至該低電位端VSS，且該CR電路的一串聯節點N2連接至該訊號輸出端201，以與該高速單向導通開關元件30連接。

請參閱圖5所示，係為本發明的第三較佳實施例，相較圖1C的第一較佳實施例，更進一步包含有一靜電放電㟛制電路40。該靜電放電㟛制電路40係包含有一第二RC電路41、一第二反相器42及一NMOS開關元件43。該第二RC電路41係包含一串聯的一電阻R2及一電容C2，該電阻R2連接至該高電位端VDD，該電容C2連接至該低電位端VSS。該第二反相器42的一輸入端i/p係連接於該第二RC電路41的一串聯節點N3。而該NOMS開關元件43的閘極G係連接至該第二反相器42的一輸出端o/p及該靜電放電觸發電路20的訊號輸出端201，其汲極D係連接至該高電位端VDD，該源極S係連接至該低電位端VSS及該靜電放電觸發電路20的訊號輸出端201。因此，該靜電放電㟛制電路40係連接於該高電位端VDD與該低電位端VSS之間。

再請參閱圖6所示，以靜電測試組合中的ND模式(該ND模式係將該高電位端接地0V，該低電位端VSS與其他積體電路的接腳均浮接NC)來看，當一負的ESD電壓-V _ESD出現在該輸出接墊11時，該第一RC電路21的電容C1短路，令該第一反相器22的訊號輸出端201自原本的低準位轉換為高準位，令該高速單向導通開關元件30的NMOS元件導通，進而觸發該第二元件單元MN的複數並聯的NMOS元件MN1~MNm全部導通(如圖1B所示)；此外，該第一反相器22輸出的高準位的觸發訊號，亦使該靜電放電㟛制電路40的NMOS開關元件43一併導通，由於該高電位端VDD接地0V，故負的ESD電壓-V _ESD會透過該導通的NMOS開關元件43，依序通過該低電位端VSS及導通的該高速單向導通開關元件30的NMOS元件，向輸出接墊11靜電放電。

綜上所述，上述本發明主要於該輸出接墊與該輸出緩衝器之間設置有檢知靜電電壓的靜電放電觸發電路，可較該輸出緩衝器更早檢知靜電電壓出現，再透過高快單向導通開關元件，於檢知有靜電電壓後，令該高快單向導通開關元件導通，而直接驅動該輸出緩衝器的第二元件單元導通，提供一對低電位端的放電路徑，順利將靜電放電電荷渲洩至該低電位端。再者，由於該第二元件單元係包含有複數並聯的NMOS元件，因靜電電壓而導通的該高快單向導通開關元件，會使全部的NMOS元件導通，以避免因各閘極耦合電壓導通方式造成NMOS元件的不均勻導通，而使不均勻導通的NMOS元件被靜電放電損壞。因此，本發明的輸出緩衝器不僅具有自身靜電放電防護的耐受力，且其PMOS元件及NMOS元件仍可以半導體元件製程最小的面積規範(Minimum design rule)來佈局。

10 輸出緩衝器 101 輸入端 102 輸出端 11 輸出接墊 12 前級驅動電路 20、20a 靜電放電觸發電路 201 訊號輸出端 21 第一RC電路 22 第一反相器 30、30a 高速單向導通開關元件 40 靜電放電㟛制電路 41 第二RC電路 42 第二反相電路 43 NMOS開關元件 50 輸出緩衝器 51 輸出接墊 52 前級驅動電路

圖1A：本發明輸出緩衝電路的一第一較佳實施例的電路圖。圖1B：圖1A輸出緩衝器的詳細電路圖。圖2：圖1A於靜電放電測試組合的PS模式下的靜電放電路徑示意圖。圖3：本發明輸出緩衝電路的一第二較佳實施例的電路圖。圖4：本發明輸出緩衝電路的一第三較佳實施例的電路圖。圖5：本發明輸出緩衝電路的一第四較佳實施例的電路圖。圖6：圖5於靜電放電測試組合的ND模式下的靜電放電路徑示意圖。圖7：既有一輸出緩衝器於靜電放電測試組合的PS模式下的靜電放電路徑示意圖。圖8：圖7輸出緩衝器的詳細電路圖。

10 輸出緩衝器 101 輸入端 102 輸出端 11 輸出接墊 12 前級驅動電路 20 靜電放電觸發電路 201 訊號輸出端 21 第一RC電路 22 第一反相器 30 高速單向導通開關元件

Claims

一種具自身靜電防護功能的輸出緩衝電路，包括：一輸出緩衝器，係包含有一第一元件單元、一第二元件單元、一輸入端及一輸出端；其中該第一元件單元係連接於一高電位端、該輸入端及該輸出端，該第二元件單元係連接於一低電位端、該輸入端及該輸出端，該輸出端係用以連接一輸出接墊，該輸入端係用以連接一前級驅動電路；一靜電放電觸發電路，係連接至該輸出緩衝器的輸出端，以檢知一靜電電壓並自一訊號輸出端輸出一觸發訊號；以及一高速單向導通開關元件，係串接於該靜電放電觸發電路的訊號輸出端與該輸出緩衝器的輸入端之間，於接收該靜電放電觸發電路的觸發訊號後導通，並直接觸發該輸出緩衝器的第二元件單元導通，使該輸出端短路到該低電位端。
如請求項1所述之輸出緩衝電路，該輸出緩衝器係為一開汲極緩衝器，其中：該第一元件單元，係包含有複數並聯的第一PMOS元件，該複數第一PMOS元件的源極均連接至該高電位，而閘極均連接至該輸入端，汲極連接該輸出端；該第二元件單元，係包含有複數並聯的第二NMOS元件，該複數第二NMOS元件的源極均連接至該低電位，而閘極均連接至該輸入端，汲極連接該輸出端。
如請求項2所述之輸出緩衝電路，該靜電放電觸發電路係包含：一第一RC電路，係包含一串聯的一電阻及一電容，該電阻連接至該輸出緩衝器的輸出端，該電容連接至該低電位端；及一第一反相器，係連接於該輸出緩衝器的輸出端與低電位端之間，其一輸入端係連接至該第一RC電路的一串聯節點，其一輸出端為該靜電放電觸發電路的訊號輸出端，並連接至該高速單向導通開關元件。
如請求項3所述之輸出緩衝電路，該第一反相器包含：一第二PMOS元件，其源極連接至該輸出緩衝器的輸出端；及一第二NMOS元件，其源極連接至該低電位端，其汲極與該第二PMOS元件的汲極共同連接並連接至該訊號輸出端，其閘極與該第二PMOS元件的閘極共同連接並連接至該第一RC電路的串聯節點。
如請求項2所述之輸出緩衝電路，該靜電放電觸發電路包含：一CR電路，係包含一串聯的一電容及一電阻，該電容連接至該輸出緩衝器的輸出端，該電阻連接至該低電位端，且該CR電路的一串聯節點連接至該訊號輸出端，以與該高速單向導通開關元件。
如請求項2至5中任一項所述之輸出緩衝電路，該高速單向導通開關元件係為一NMOS元件，其源極及閘極係共同連接至該靜電放電觸發電路的訊號輸出端，其汲極係連接至該輸出緩衝器的輸入端，於接收該靜電放電觸發電路的觸發訊號後，觸發該第二元件單元的複數並聯的NMOS元件導通。
如請求項2至5所述之輸出緩衝電路，該高速單向導通開關元件係為一NPN型BJT元件，其射極及基板係共同連接至該靜電放電觸發電路的訊號輸出端，其集極係連接至該輸出緩衝器的輸入端，於接收該靜電放電觸發電路的觸發訊號後，觸發該複數並聯的NMOS元件導通。
如請求項1至5中任一項所述之輸出緩衝電路，進一步包含一靜電放電㟛制電路，係連接於該高電位端與該低電位端之間，並包含：一第二RC電路，係包含一串聯的一電阻及一電容，該電阻連接至該高電位端，該電容連接至該低電位端；及一第二反相器，其一輸入端係連接於該第二RC電路的一串聯節點；一NOMS開關元件，其閘極係連接至該第二反相器的一輸出端及該靜電放電觸發電路的訊號輸出端，其汲極係連接至該高電位端，該源極係連接至該低電位端及該靜電放電觸發電路的訊號輸出端。
如請求項6所述之輸出緩衝電路，進一步包含一靜電放電㟛制電路，係連接於該高電位端與該低電位端之間，並包含：一第二RC電路，係包含一串聯的一電阻及一電容，該電阻連接至該高電位端，該電容連接至該低電位端；及一第二反相器，其一輸入端係連接於該第二RC電路的一串聯節點；一NOMS開關元件，其閘極係連接至該第二反相器的一輸出端及該靜電放電觸發電路的訊號輸出端，其汲極係連接至該高電位端，該源極係連接至該低電位端及該靜電放電觸發電路的訊號輸出端。
如請求項7所述之輸出緩衝電路，進一步包含一靜電放電㟛制電路，係連接於該高電位端與該低電位端之間，並包含：一第二RC電路，係包含一串聯的一電阻及一電容，該電阻連接至該高電位端，該電容連接至該低電位端；及一第二反相器，其一輸入端係連接於該第二RC電路的一串聯節點；一NOMS開關元件，其閘極係連接至該第二反相器的一輸出端及該靜電放電觸發電路的訊號輸出端，其汲極係連接至該高電位端，該源極係連接至該低電位端及該靜電放電觸發電路的訊號輸出端。