DE102020104129A1

DE102020104129A1 - Logikpufferschaltung und verfahren

Info

Publication number: DE102020104129A1
Application number: DE102020104129.2A
Authority: DE
Inventors: Wan-Yen Lin; Yuan-Ju Chan; Bo-Ting Chen
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2019-05-03
Filing date: 2020-02-18
Publication date: 2020-11-05
Also published as: US11916548B2; US20230107156A1

Abstract

Eine Pufferschaltung weist Folgendes auf: einen Eingangsanschluss; einen Ausgangsanschluss; einen Puffer; und eine Widerstands-Kondensator-Schaltung (RC-Schaltung), die in Reihe mit dem Puffer zwischen dem Eingangsanschluss und dem Ausgangsanschluss geschaltet ist. Die RC-Schaltung ist so konfiguriert, dass sie eine Übergangszeit zwischen logischen Spannungspegeln eines Ausgangssignals, das an dem Ausgangsanschluss erzeugt wird, in Bezug zu einer Übergangszeit zwischen logischen Spannungspegeln eines Eingangssignals, das an dem Eingangsanschluss empfangen wird, verlängert, wobei die Übergangszeit des Ausgangssignals auf einer Dauer einer Logikinversion des Eingangssignals basiert.

Description

Die vorliegende Anmeldung beansprucht die Priorität der am 3. Mai 2019 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/843.049, die durch Bezugnahme aufgenommen ist.
Hintergrund
Integrierte Schaltkreise (ICs) werden häufig gegen elektrostatische Entladung (ESD) und andere potentiell schädliche transiente Vorgänge durch externe Schutzschaltungen geschützt, die in einigen Fällen als Überspannungsschutzschaltungen (OPCs) oder TVS-Schaltungen (TVS: Überspannungsbegrenzer) bezeichnet werden. Dieser Schutz wird normalerweise bereitgestellt, während der IC eingeschaltet ist, und er kann ein Einschalten einer Blockierschaltung zum Entladen eines Übergangsstroms umfassen, wodurch eine starke Spannungsbeanspruchung an einem Eingangs-Pad verhindert wird.
Figurenliste
Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.

1 ist ein Schaltbild eines IC-Systems gemäß einigen Ausführungsformen.
2A ist ein Schaltbild einer Pufferschaltung gemäß einigen Ausführungsformen.
2B ist ein Schaltbild einer Pufferschaltung gemäß einigen Ausführungsformen.
Die 3A bis 3D sind Schaltbilder von Verzögerungsschaltungen gemäß einigen Ausführungsformen.
4 ist ein Schaltbild einer Pufferschaltung gemäß einigen Ausführungsformen.
5 ist eine Darstellung von Betriebsparametern einer Pufferschaltung gemäß einigen Ausführungsformen.
6 ist ein Ablaufdiagramm eines Verfahrens zum Betreiben einer Pufferschaltung gemäß einigen Ausführungsformen.

Detaillierte Beschreibung
Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten, Werte, Schritte, Materialien, Anordnungen oder dergleichen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Es werden auch andere Komponenten, Werte, Schritte, Materialien, Anordnungen oder dergleichen in Betracht gezogen. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
Bei verschiedenen Ausführungsformen erzeugt eine Pufferschaltung, die eine Verzögerungsschaltung aufweist, die mit einem oder mehreren Puffern in Reihe geschaltet ist, ein Ausgangssignal mit einer verlängerten Zeit bis zu einem Übergang zwischen logischen Spannungspegeln im Vergleich zu einer Übergangszeit eines Eingangssignals. Durch Verlängern der Übergangszeit mittels einer Verzögerungsschaltung, z. B. einer Widerstands-Kondensator-Schaltung (RC-Schaltung), kann die Pufferschaltung unerwünschte Ausgangssignalübergänge verhindern, die von kurzzeitigen Eingangssignal-Logikinversionen ausgelöst werden, z. B. solchen, die auf ESD-Vorgängen basieren. Im Vergleich zu Ansätzen, die keine Verzögerungsschaltungen verwenden, ist die Pufferschaltung besser in der Lage, ein Ausgangssignal mit einem konstanten logischen Spannungspegel in Reaktion auf eine kurzzeitige Eingangssignal-Logikinversion zu erzeugen.
1 ist ein Schaltbild eines IC-Systems 100 gemäß einigen Ausführungsformen. Das IC-System 100 weist eine Schutzschaltung 110 auf, die über einen Signalweg RST mit einem IC-Chip 120 verbunden ist. Bei einigen Ausführungsformen weist das IC-System 100 eine Schutzschaltung 110 und einen IC-Chip 120 als diskrete Komponenten auf, die auf ein Substrat, z. B. eine gedruckte Leiterplatte (PCB), montiert sind. Bei einigen Ausführungsformen ist das IC-System 100 ein gesamtes IC-Bauelement-Package, z. B. ein 2.5D-IC-Package, ein 3D-IC-Package oder ein InFO-Package (integriertes Fan-out-Package), oder ein Teil davon. Bei einigen Ausführungsformen weist das IC-System 100 weitere Komponenten zusätzlich zu denen auf, die in 1 gezeigt sind, z. B. einen Interposer und/oder einen oder mehrere IC-Chips zusätzlich zu dem IC-Chip 120.
Es wird unterstellt, dass zwei oder mehr Schaltkreiselemente auf Grund einer direkten elektrischen Verbindung oder einer elektrischen Verbindung, die ein oder mehrere weitere Schaltkreiselemente, z. B. ein oder mehrere Logik- oder Übertragungs-Gates, umfasst, verbunden sind und dadurch gesteuert werden können, z. B. von einem Transistor oder einem anderen Schaltelement resistiv oder offen gemacht werden können.
Bei der Ausführungsform, die in 1 gezeigt ist, ist die Schutzschaltung 110 über den Signalweg RST direkt mit dem IC-Chip 120 verbunden. Bei verschiedenen Ausführungsformen sind ein oder mehrere weitere Schaltkreiselemente, z. B. ein oder mehrere Schaltelemente, zwischen die Schutzschaltung 110 und den IC-Chip 120 entlang einem Signalweg PSP geschaltet. Bei verschiedenen Ausführungsformen umfasst der Signalweg PSP einen Bonddraht, eine oder mehrere Umverteilungsschichten (RDLs) einer PPI-Struktur (PPI: Nachpassivierungsverbindung), die mehrere RDLs umfasst, und/oder ein oder mehrere leitfähige Elemente, die zum Übertragen eines oder mehrerer Signale zwischen der Schutzschaltung 110 und dem IC-Chip 120 geeignet sind.
Die Schutzschaltung 110 ist eine elektronische Schaltung, die Folgendes aufweist: einen Eingangsanschluss 111, der mit einem Ausgangsanschluss 112 verbunden ist; einen Spannungsreferenzanschluss 113; eine Detektionsschaltung 114, die zwischen den Eingangsanschluss 111 und den Spannungsreferenzanschluss 113 geschaltet ist; und eine Blockierschaltung 116, die zwischen den Ausgangsanschluss 112 und den Spannungsreferenzanschluss 113 geschaltet ist.
Bei verschiedenen Ausführungsformen ist der Eingangsanschluss 111 mit einer Schaltung (nicht dargestellt) in dem oder außerhalb des IC-Systems 100 verbunden und ist dadurch so konfiguriert, dass er ein Signal Rext empfängt. Der Ausgangsanschluss 112 ist mit dem Signalweg RST verbunden und ist dadurch so konfiguriert, dass er ein Signal RextPC an den Signalweg RST ausgibt. Der Spannungsreferenzanschluss 113 ist mit einem Referenzspannungsknoten VSSN verbunden und ist dadurch so konfiguriert, dass er eine Referenzspannung VSS von dem Referenzspannungsknoten VSSN empfängt. Bei einigen Ausführungsformen hat die Referenzspannung VSS einen Referenzspannungspegel, z. B. einen Erdspannungspegel, des IC-Systems 100.
Ein Signal, z. B. das Signal Rext und/oder das Signal RextPC, kann mehrere Spannungspegel haben, die logischen Zuständen entsprechen. Spannungspegel unterhalb eines ersten Schwellenwerts in Bezug zu dem Referenzspannungspegel entsprechen einem logischen L-Zustand, was bei einigen Ausführungsformen als ein niedriger logischer Spannungspegel bezeichnet wird, und Spannungspegel über einem zweiten Schwellenwert, der größer als der erste Schwellenwert in Bezug zu dem Referenzspannungspegel ist, entsprechen einem logischen H-Zustand, was bei einigen Ausführungsformen als ein hoher logischer Spannungspegel bezeichnet wird.
Die Detektionsschaltung 114 ist eine elektronische Schaltung, die so konfiguriert ist, dass sie einen Spannungspegel des Signals Rext in Bezug zu dem Referenzspannungspegel detektiert und in Reaktion auf einen Überspannungszustand des Signals Rext, z. B. einen ESD-Vorgang, ein Steuersignal (nicht bezeichnet) ausgibt, das von der Blockierschaltung 116 verwendet werden kann und den Überspannungszustand anzeigt. Bei einigen Ausführungsformen ist die Detektionsschaltung 114 so konfiguriert, dass sie ein Steuersignal, das einen ersten der niedrigen oder hohen logischen Spannungspegel hat, was einem normalen Betriebszustand entspricht, und ein Steuersignal ausgibt, das einen zweiten der niedrigen oder hohen logischen Spannungspegel hat, was einem Überspannungszustand entspricht.
Die Blockierschaltung 116 ist eine elektronische Schaltung, die so konfiguriert ist, dass sie das Steuersignal empfängt, das von der Detektionsschaltung 114 ausgegeben wird, und sie weist ein oder mehrere Schaltelemente (nicht dargestellt) auf, die so konfiguriert sind, dass sie in Reaktion auf das Steuersignal einen Strompfad zwischen dem Ausgangsanschluss 112 und dem Referenzanschluss 113 herstellt. Bei einigen Ausführungsformen weist die Blockierschaltung 116 ein oder mehrere Schaltelemente auf, die so konfiguriert sind, dass sie den Strompfad selektiv durch direktes Verbinden des Ausgangsanschlusses 112 mit dem Referenzanschluss 113 herstellen. Bei verschiedenen Ausführungsformen umfassen das eine oder die mehreren Schaltelemente einen NMOS-Transistor (NMOS: n-Metalloxidhalbleiter) oder einen PMOS-Transistor (PMOS: p-Metalloxidhalbleiter), und der Strompfad umfasst einen Kanal des NMOS- oder des PMOS-Transistors.
Bei einigen Ausführungsformen ist die Blockierschaltung 116 so konfiguriert, dass sie den Strompfad in Reaktion darauf unterbricht, dass das Steuersignal den ersten logischen Spannungspegel hat, der dem normalen Betriebszustand entspricht, und den Strompfad in Reaktion darauf herstellt, dass das Steuersignal den zweiten logischen Spannungspegel hat, der dem Überspannungszustand entspricht.
Bei verschiedenen Ausführungsformen sind die Detektionsschaltung 114 und die Blockierschaltung 116 so konfiguriert, dass sie einen transienten Überspannungszustand des Signals Rext detektieren und auf diesen reagieren, der auf einem ESD-Vorgang, z. B. auf einem Menschlicher-Körper-Modell (HBM) oder einem Lade-Element-Modell (CDM), und/oder auf einem EOS-Vorgang (EOS: elektrische Überbeanspruchung) basiert, und/oder andere transiente Überspannungszustände detektieren und auf diese reagieren. Bei verschiedenen Ausführungsformen weisen die Detektionsschaltung 114 und/oder die Blockierschaltung 116 eine oder mehrere Teilschaltungen (nicht dargestellt) auf, und sie sind dadurch so konfiguriert, dass sie auf mehr als eine Art von Überspannungszuständen reagieren können.
Die Schutzschaltung 110 ist dadurch so konfiguriert, dass sie einen Spannungspegel des Signals Rext detektiert und in Reaktion auf einen normalen Betriebszustand des Signals Rext das Signal Rext an dem Ausgangsanschluss 112 als ein Signal RextPC ausgibt und in Reaktion auf einen detektierten Überspannungszustand des Signals Rext ein Signal RextPC mit einem Spannungspegel auf oder nahe dem Spannungspegel der Referenzspannung VSS ausgibt, der dadurch dem niedrigen logischen Spannungspegel entspricht.
Die Konfiguration der Schutzschaltung 110, die in 1 gezeigt ist, ist ein nichtbeschränkendes Beispiel, das nur der Erläuterung dient. Bei verschiedenen Ausführungsformen ist die Schutzschaltung 110 in anderer Weise konfiguriert, z. B. durch Verwenden einer oder mehrerer Schaltungskomponenten zwischen dem Eingangsanschluss 111 und dem Ausgangsanschluss 112, um einen normalen Betriebszustand des Signals Rext zu detektieren und darauf durch Ausgeben des Signals Rext an dem Ausgangsanschluss 112 als ein Signal RextPC zu reagieren, oder um einen Überspannungszustand des Signals Rext zu detektieren und darauf durch Ausgeben eines Signals RextPC mit einem niedrigen logischen Spannungspegel zu reagieren. Bei einigen Ausführungsformen weist die Schutzschaltung 110 nicht die Detektionsschaltung 114 auf, und die Schutzschaltung 110 ist so konfiguriert, dass sie ein Steuersignal von einer externen Schaltung (nicht dargestellt) empfängt, und/oder sie ist so konfiguriert, dass sie einen Überspannungszustand auf Grund eines anderen Signals als des Signals Rext detektiert, sodass sie ein Signal RextPC mit dem niedrigen logischen Spannungspegel in Reaktion auf einen detektierten Überspannungszustand ausgibt.
Die Schutzschaltung 110 ist so konfiguriert, dass sie das Signal RextPC mit dem niedrigen logischen Spannungspegel für eine Dauer ausgibt, die auf einer Zeitcharakteristik des detektierten Überspannungszustands und/oder auf den Konfigurationen der Detektionsschaltung 114 und der Blockierschaltung 116 basiert. Für den Fall, dass die Schutzschaltung 110 bei Betrieb das Signal RextPC mit dem hohen logischen Spannungspegel vor und nach einem detektierten Überspannungszustand ausgibt, stellt das Signal RextPC mit dem niedrigen logischen Spannungspegel eine Logikinversion mit einer Dauer dar, die der Dauer entspricht, mit der die Schutzschaltung 110 das Signal RextPC mit dem niedrigen logischen Spannungspegel ausgibt. Bei einigen Ausführungsformen entspricht der Fall, dass die Schutzschaltung 110 das Signal RextPC mit dem hohen logischen Spannungspegel vor und nach einer oder mehreren Logikinversionen ausgibt, einem normalen Betriebsmodus des IC-Systems 100.
Bei verschiedenen Ausführungsformen ist die Schutzschaltung 110 so konfiguriert, dass sie ein Signal RextPC mit einem Spannungspegel auf oder nahe dem Referenzspannungspegel in Abhängigkeit von der Art des detektierten Überspannungszustands für eine unterschiedliche Dauer ausgibt, z. B. für eine festgelegte Dauer auf Grund eines detektierten ESD-Vorgangs und für eine variable Dauer auf Grund eines detektierten EOS-Vorgangs, oder umgekehrt.
Bei einigen Ausführungsformen ist die Schutzschaltung 110 so konfiguriert, dass sie ein Signal RextPC mit einem Spannungspegel auf oder nahe dem Referenzspannungspegel für eine festgelegte Dauer und/oder für eine variable Dauer von 0,1 µs bis 100 µs ausgibt. Bei einigen Ausführungsformen ist die Schutzschaltung 110 so konfiguriert, dass sie ein Signal RextPC mit einem Spannungspegel auf oder nahe dem Referenzspannungspegel für eine festgelegte Dauer und/oder für eine variable Dauer von 0,2 µs bis 10 µs ausgibt. Bei einigen Ausführungsformen ist die Schutzschaltung 110 so konfiguriert, dass sie ein Signal RextPC mit einem Spannungspegel auf oder nahe dem Referenzspannungspegel für eine festgelegte Dauer und/oder für eine variable Dauer von 0,5 µs bis 2 µs ausgibt.
Der IC-Chip 120 ist ein Halbleiterchip, der Folgendes aufweist: einen Eingangsanschluss 121, der mit einem Versorgungsspannungsknoten VDDN verbunden ist, der so konfiguriert ist, dass er eine Versorgungsspannung VDD mit einem Versorgungsspannungspegel führt; eine Pufferschaltung 122, die einen Eingangsanschluss 123, der mit dem Signalweg RST verbunden ist, und einen Ausgangsanschluss 124 aufweist; einen Eingangsanschluss 125, der mit dem Referenzspannungsknoten VSSN verbunden ist; und eine oder mehrere weitere Komponenten, die der Übersichtlichkeit halber in 1 nicht dargestellt sind. Bei einigen Ausführungsformen umfassen der Eingangsanschluss 121, der Eingangsanschluss 123 und/oder der Eingangsanschluss 125 ein Kontaktpad des IC-Chips 120.
Bei einigen Ausführungsformen umfasst der IC-Chip 120 ein System-on-a-Chip (SoC). Ein SoC umfasst mehrere ICs, z. B. eine Kombination von Prozessoren, Coprozessoren, Signalverarbeitungsschaltungen, Logikschaltungen, Controllern, Speicherschaltungen, anwendungsspezifischen ICs (ASICs), Eingabe-/Ausgabe-Schnittstellen (E/A-Schnittstellen), Übertragungsschaltungen oder dergleichen, die in einem einzigen Halbleiterchip integriert sind.
Mindestens eine Komponente des IC-Chips 120 umfasst eine Einschaltschaltung (POC) (nicht dargestellt), die so konfiguriert ist, dass sie in Reaktion auf ein von dem Ausgangsanschluss 124 empfangenes Signal Rint eine Einschaltsequenz initiiert. Die Einschaltsequenz umfasst einen oder mehrere Schritte, mit denen bei Betrieb zumindest ein Teil des IC-Chips 120, der z. B. ein oder mehrere Register, Flipflops und/oder Latches umfasst, steuerbar konfiguriert wird, damit er in einem normalen Betriebsmodus arbeitet, und der IC-Chip 120 wird daran gehindert, während der Abarbeitung der Einschaltsequenz in dem normalen Betriebsmodus zu arbeiten. Bei verschiedenen Ausführungsformen ist die POC so konfiguriert, dass sie die Einschaltsequenz in Reaktion darauf initiiert, dass das Signal Rint entweder den hohen oder den niedrigen logischen Spannungspegel hat. Bei verschiedenen Ausführungsformen werden ein oder mehrere der Signale Pext, PextPC und Rint als Rücksetzsignale bezeichnet, das Signal RextPC wird als ein geschütztes Signal oder ein geschütztes Rücksetzsignal bezeichnet, und der Eingangsanschluss 123 wird als ein Rücksetzstift bezeichnet.
Die Pufferschaltung 122 ist eine elektronische Schaltung, die so konfiguriert ist, dass sie das Signal RextPC an dem Eingangsanschluss 123 empfängt, das Signal Rint auf Grund des Signals RextPC erzeugt und das Signal Rint an dem Ausgangsanschluss 124 ausgibt. Die Pufferschaltung 122 weist mindestens einen Puffer (nicht dargestellt) und mindestens eine Verzögerungsschaltung 126 auf, die in Reihe zwischen den Eingangsanschluss 123 und den Ausgangsanschluss 124 geschaltet sind. Mindestens ein Puffer, der in der Pufferschaltung 122 enthalten ist, ist zwischen die Verzögerungsschaltung 126 und den Ausgangsanschluss 124 geschaltet. Bei einigen Ausführungsformen weist die Pufferschaltung 122 zusätzlich zu den vorstehend erörterten Komponenten eine oder mehrere Komponenten (nicht dargestellt) auf, die der Übersichtlichkeit halber nicht dargestellt sind oder näher erörtert werden.
Die Verzögerungsschaltung 126 weist einen Eingangsanschluss 127 und einen Ausgangsanschluss 128 auf. Bei verschiedenen Ausführungsformen ist der Eingangsanschluss 127 mit dem Eingangsanschluss 123 der Pufferschaltung 122 verbunden, oder er ist mit einem Ausgangsanschluss eines Puffers des mindestens einen Puffers der Pufferschaltung 122 verbunden. Der Ausgangsanschluss 128 ist mit einem Eingangsanschluss eines Puffers des mindestens einen Puffers der Pufferschaltung 122 verbunden.
Die Verzögerungsschaltung 126 ist so konfiguriert, dass sie ein Signal OUT durch Invertieren eines an dem Eingangsanschluss 127 empfangenen Signals IN und durch Verlängern der Übergangszeit zwischen logischen Spannungspegeln des Signals OUT in Bezug zu einer Übergangszeit zwischen logischen Spannungspegeln des Signals IN erzeugt, wie später dargelegt wird. Bei verschiedenen Ausführungsformen ist die Verzögerungsschaltung 126 so konfiguriert, dass sie die Übergangszeiten der Übergänge des Signals OUT von dem niedrigen logischen Spannungspegel zu dem hohen logischen Spannungspegel und/oder der Übergänge des Signals OUT von dem hohen logischen Spannungspegel zu dem niedrigen logischen Spannungspegel verlängert.
Durch Integrieren der Verzögerungsschaltung 126 ist die Pufferschaltung 122 so konfiguriert, dass sie eine Übergangszeit zwischen logischen Spannungspegeln des Signals Rint in Bezug zu einer Übergangszeit zwischen logischen Spannungspegeln des Signals RextPC verlängert. Bei verschiedenen Ausführungsformen umfasst die Pufferschaltung 122 eine Pufferschaltung 222A oder eine Pufferschaltung 222B, die nachstehend unter Bezugnahme auf die 2A und 2B erörtert werden, oder eine Pufferschaltung 400, die nachstehend unter Bezugnahme auf 4 erörtert wird.
Die Übergangszeit des Signals RextPC entspricht einer Zeit bis zu einem Übergang von dem hohen logischen Spannungspegel zu dem niedrigen logischen Spannungspegel, z. B. zu Beginn der Dauer, während der die Schutzschaltung 110 das Signal RextPC mit einem Spannungspegel auf oder nahe der Referenzspannung VSS in Reaktion auf einen detektierten Überspannungszustand des Signals Rext ausgibt. Die Übergangszeit des Signals Rint entspricht bei einigen Ausführungsformen einer Zeit bis zu einem Übergang von dem hohen logischen Spannungspegel zu dem niedrigen logischen Spannungspegel oder entspricht bei anderen Ausführungsformen einer Zeit bis zu einem Übergang von dem niedrigen logischen Spannungspegel zu dem hohen logischen Spannungspegel. Nicht-beschränkende Beispiele für die Signal-Übergangszeiten werden nachstehend unter Bezugnahme auf 5 erörtert.
Bei einigen Ausführungsformen weist die Verzögerungsschaltung 126 ein Widerstands-Kondensator(RC)-Netzwerk (in 1 nicht dargestellt), z. B. ein RC-Netzwerk von Verzögerungsschaltungen 300A bis 300D, auf, die später unter Bezugnahme auf die 3A bis 3D erörtert werden, und sie ist dadurch so konfiguriert, dass sie die Übergangszeit des Signals Rint in Bezug zu der Übergangszeit des Signals RextPC auf Grund des Signals OUT verlängert. Bei einigen Ausführungsformen weist die Verzögerungsschaltung 126 eine Inverterverzögerung, einen Zähler oder eine andere geeignete Schaltungskomponente auf, und sie ist dadurch in anderer Weise so konfiguriert, dass sie die Übergangszeit des Signals Rint in Bezug zu der Übergangszeit des Signals RextPC auf Grund des Signals OUT verlängert.
Bei verschiedenen Ausführungsformen sind der mindestens eine Puffer und die Verzögerungsschaltung 126, die in der Pufferschaltung 122 enthalten sind, so konfiguriert, dass sie das Signal Rint als ein synchronisiertes Signal mit dem gleichen niedrigen oder hohen logischen Spannungspegel wie das Eingangssignal RextPC in einem stationären Zustand oder als ein komplementäres Signal mit einem niedrigen oder hohen logischen Spannungspegel ausgeben, der dem des Eingangssignals RextPC in einem stationären Zustand entgegengesetzt ist.
Der mindestens eine Puffer, der in der Pufferschaltung 122 enthalten ist, ist eine elektronische Schaltung, die so konfiguriert ist, dass sie ein Eingangssignal an einem Eingangsanschluss (in 1 nicht dargestellt) empfängt und in Reaktion auf einen Spannungspegel in Bezug zu einer Schwellenspannung, z. B. einer Schwellenspannung eines Transistors, der Pufferschaltung ein Ausgangssignal an einem Ausgangsanschluss (in 1 nicht dargestellt) erzeugt. Bei verschiedenen Ausführungsformen weist der mindestens eine Puffer, der in der Pufferschaltung 122 enthalten ist, einen Inverter und/oder eine nichtinvertierende Schaltungskomponente, z. B. einen Verstärker, auf.
Bei einigen Ausführungsformen sind der mindestens eine Puffer und die Verzögerungsschaltung 126, die in der Pufferschaltung 122 enthalten sind, so konfiguriert, dass sie die Übergangszeit des Signals Rint in Bezug zu der Übergangszeit des Signals RextPC auf Grund einer Schwellenspannung eines mit dem Ausgangsanschluss 128 verbundenen Puffers verlängern. Bei einigen Ausführungsformen entspricht die Schwellenspannung der eines NMOS-Transistors, und die Übergangszeit des Signals Rint entspricht einer Zeit, die das Signal OUT benötigt, um von dem Referenzspannungspegel der Referenzspannung VSS auf die Schwellenspannung aufwärts zu rampen. Bei einigen Ausführungsformen entspricht die Schwellenspannung der eines PMOS-Transistors, und die Übergangszeit des Signals Rint entspricht einer Zeit, die das Signal OUT benötigt, um von dem Versorgungsspannungspegel der Versorgungsspannung VDD auf die Schwellenspannung abwärts zu rampen.
Die Verzögerungsschaltung 126 ist so konfiguriert, dass sie das Signal OUT in Reaktion darauf, dass das Signal IN einen ersten der niedrigen oder hohen logischen Spannungspegel hat, zu der Schwellenspannung rampt, und das Signal OUT in Reaktion darauf, dass das Signal IN einen zweiten der niedrigen oder hohen logischen Spannungspegel hat, zu dem entsprechenden der Referenz- oder Versorgungsspannungspegel rampt.
Da bei Betrieb das Ausgangssignal des Puffers, der mit der Verzögerungsschaltung 126 verbunden ist, keinen Übergang von einem ersten logischen Spannungspegel zu einem zweiten logischen Spannungspegel durchläuft, bis das Signal OUT die Schwellenspannung erreicht, schaltet das Puffer-Ausgangssignal nicht um, wenn das Signal IN den ersten logischen Spannungspegel für eine Dauer hat, die kürzer als die Zeit ist, die das Signal OUT zum Rampen auf die Schwellenspannung benötigt. Dadurch definiert die Verzögerungsschaltung 126 zusammen mit der Schwellenspannung eine Zeitschwelle so, dass verhindert wird, dass das Signal IN, das für eine Dauer, die kürzer als die Zeitschwelle ist, den ersten logischen Spannungspegel hat, einen Übergang in dem Puffer-Ausgangssignal bewirkt.
Bei einigen Ausführungsformen ist die Verzögerungsschaltung 126 so konfiguriert, dass sie für eine gegebene Schwellenspannung die Zeitschwelle auf Grund eines oder mehrerer Erwartungswerte einer Dauer einer Logikinversion in dem Signal RextPC, das von der Schutzschaltung 110 ausgegeben wird, definiert, wie vorstehend dargelegt worden ist. Bei einigen Ausführungsformen umfassen der eine oder die mehreren Erwartungswerte eine festgelegte Dauer, die einem ESD-Modell, z. B. einem HBM oder einem CDM, entspricht.
Bei einigen Ausführungsformen weist das IC-System 100 die Schutzschaltung 110 nicht auf, und die Verzögerungsschaltung 126 ist so konfiguriert, dass sie die Zeitschwelle auf Grund eines oder mehrerer Erwartungswerte einer Dauer einer Logikinversion in ein Signal definiert, z. B. in ein Signal RextPC, das die vorstehend dargelegten Eigenschaften hat und mittels der Pufferschaltung 122 von einer anderen Quelle als der Schutzschaltung 110 empfangen wird. Bei einigen Ausführungsformen entspricht eine Logikinversion in einem mittels der Pufferschaltung 122 empfangenen Signal einem Übergang von dem niedrigen logischen Spannungspegel zu dem hohen logischen Spannungspegel und einem anschließenden Übergang von dem hohen logischen Spannungspegel zu dem niedrigen logischen Spannungspegel.
Mittels der vorstehend erörterten Konfiguration ist die Pufferschaltung 122 in der Lage, die Übergangszeit des Signals Rint in Bezug zu der Übergangszeit des Signals RextPC zu verlängern, sodass in Reaktion darauf, dass das Signal RextPC die Logikinversion für eine kürzere Dauer als die Zeitschwelle hat, die Pufferschaltung 122 das Signal Rint ausgibt, wobei ein gegebener Spannungspegel aufrechterhalten wird. Bei einigen Ausführungsformen ist die Pufferschaltung 122 in anderer Weise konfiguriert, um die Übergangszeit des Signals Rint in Bezug zu der Übergangszeit des Signals RextPC zu verlängern.
Dadurch, dass die Pufferschaltung 122 so konfiguriert ist, dass sie die Übergangszeit des Signals Rint in Bezug zu der Übergangszeit des Signals RextPC verlängert, ist die Pufferschaltung 122 so konfiguriert, dass sie eine Reaktionszeit einer Schaltung, die das Signal Rint in Bezug zu dem Signal RextPC empfängt, z. B. eine Reaktionszeit einer POC für das Signal RextPC und/oder das Signal Rext, verlängert. Bei einigen Ausführungsformen ist die Pufferschaltung 122 so konfiguriert, dass sie die Übergangszeit des Signals Rint in Bezug zu der Übergangszeit des Signals RextPC um einen Betrag verlängert, der kleiner als eine festgelegte Reaktionszeit ist, z. B. eine Reaktionszeit, die Bestandteil einer Spezifikation einer Schaltung, z. B. eines SoC, ist.
Bei einigen Ausführungsformen ist die Pufferschaltung 122 so konfiguriert, dass sie die Übergangszeit des Signals Rint auf eine Zeit von 0,2 µs bis 1000 µs verlängert. Bei einigen Ausführungsformen ist die Pufferschaltung 122 so konfiguriert, dass sie die Übergangszeit des Signals Rint auf eine Zeit von 1 µs bis 100 µs verlängert. Bei einigen Ausführungsformen ist die Pufferschaltung 122 so konfiguriert, dass sie die Übergangszeit des Signals Rint auf eine Zeit von 2 µs bis 10 µs verlängert.
Durch Integrieren der Verzögerungsschaltung 126 und dadurch, dass die Pufferschaltung 122 so konfiguriert ist, dass sie die Übergangszeit des Signals Rint in Bezug zu der Übergangszeit des Signals RextPC verlängert, kann die Pufferschaltung 122 Ausgangssignalübergänge verhindern, die von kurzzeitigen Logikinversionen in einem Eingangssignal ausgelöst werden, z. B. solchen, die auf ESD-Vorgängen basieren. Im Vergleich zu Ansätzen, die keine Verzögerungsschaltungen verwenden, ist die Pufferschaltung 122 besser in der Lage, ein Ausgangssignal mit einem konstanten logischen Spannungspegel in Reaktion auf eine kurzzeitige Logikinversion in einem Eingangssignal zu erzeugen.
Bei Ausführungsformen, bei denen die Pufferschaltung 122 in einem IC-System, z. B. dem IC-System 100, verwendet wird, wird dadurch verhindert, dass eine POC, die ein Signal Rint mit dem konstanten Spannungspegel empfängt, in Reaktion auf eine Logikinversion mit einer ausreichend kurzen Dauer eine unerwünschte Einschaltsequenz initiiert.
2A ist ein Schaltbild einer Pufferschaltung 222A gemäß einigen Ausführungsformen. Die Pufferschaltung 222A ist als die Pufferschaltung 122 verwendbar, die vorstehend unter Bezugnahme auf 1 erörtert worden ist.
Die Pufferschaltung 222A weist Folgendes auf: einen Eingangsanschluss 123 und eine Verzögerungsschaltung 126 mit einem Eingangsanschluss 127, der mit dem Eingangsanschluss 123 verbunden ist, die jeweils vorstehend unter Bezugnahme auf 1 erörtert worden sind; einen Ausgangsanschluss 224; und eine Anzahl N von Invertern INV1 bis INVN, die zwischen einem Ausgangsanschluss 128 der Verzögerungsschaltung 126 und dem Ausgangsanschluss 224 in Reihe geschaltet sind. Der Ausgangsanschluss 224 kann als der Ausgangsanschluss 124 verwendet werden, und die Inverter INV1 bis INVN können als der mindestens eine Puffer der Pufferschaltung 122 verwendet werden, der vorstehend unter Bezugnahme auf 1 erörtert worden ist. Bei verschiedenen Ausführungsformen weist die Verzögerungsschaltung 126 der Pufferschaltung 222A eine vom mehreren Verzögerungsschaltungen 300A bis 300D auf, die später unter Bezugnahme auf die 3A bis 3D erörtert werden. Bei einigen Ausführungsformen weist die Pufferschaltung 222A eine oder mehrere Komponenten (nicht dargestellt) zusätzlich zu den vorstehend erörterten Komponenten auf, die jedoch der Übersichtlichkeit halber nicht dargestellt sind oder näher erörtert werden.
Die Inverter INV1 bis INVN sind jeweils ein Logikgate, das so konfiguriert ist, dass es ein Eingangssignal an einem Eingangsanschluss empfängt und ein komplementäres Ausgangssignal an einem Ausgangsanschluss erzeugt. Bei einigen Ausführungsformen umfassen die Inverter INV1 bis INVN jeweils einen PMOS-Transistor (nicht dargestellt), der mit einem NMOS-Transistor (nicht dargestellt) zwischen einer Versorgungsspannung VDD und einer Referenzspannung VSS in Reihe geschaltet ist; Gates des PMOS- und des NMOS-Transistors sind miteinander verbunden und sind so konfiguriert, dass sie das Eingangssignal empfangen; und Drain-Anschlüsse des PMOS- und des NMOS-Transistors sind miteinander verbunden und sind so konfiguriert, dass sie das Ausgangssignal erzeugen.
Bei der Ausführungsform, die in 2A gezeigt ist, umfasst der Inverter INV1 eine oder mehrere Schaltungen, z. B. einen Schmitt-Trigger, die so konfiguriert sind, dass sie eine Hysterese-Funktion dadurch ausführen, dass sie die Schwellenspannung für den Übergang von dem niedrigen logischen Spannungspegel auf den hohen logischen Spannungspegel größer als die Schwellenspannung für den Übergang von dem hohen logischen Spannungspegel auf den niedrigen logischen Spannungspegel einstellen. Die Hysterese-Schaltung funktioniert so, dass sie bei Betrieb einen Schutz gegen Übergänge bietet, die von Rauschsignalen ausgelöst werden, die Größen haben, die in Bezug zu den Schwellenspannungen klein sind, sodass diese Schaltung als ein Rauschfilter fungiert. Bei einigen Ausführungsformen weist der Inverter INV1 nicht eine oder mehrere Schaltungen auf, die so konfiguriert sind, dass sie eine Hysterese-Funktion ausführen.
Bei verschiedenen Ausführungsformen weist die Pufferschaltung 222A eine Verzögerungsschaltung 126 und eine ungerade Anzahl N von Invertern INV1 bis INVN auf, sodass das Signal Rint mit dem Signal RextPC synchronisiert wird, oder sie weist eine Verzögerungsschaltung 126 und eine gerade Anzahl N von Invertern INV1 bis INVN auf, sodass das Signal Rint zu dem Signal RextPC komplementär ist.
Bei der Ausführungsform, die in 2A gezeigt ist, weist die Pufferschaltung 222A mehr als einen der Inverter INV1 bis INVN auf. Bei einigen Ausführungsformen weist die Pufferschaltung 222A eine Anzahl N von Invertern INV1 bis INVN auf, die gleich eins ist. Bei einigen Ausführungsformen weist die Pufferschaltung 222A eine Anzahl N von Invertern INV1 bis INVN auf, die zwei bis acht beträgt. Bei einigen Ausführungsformen weist die Pufferschaltung 222A eine Anzahl N von Invertern INV1 bis INVN auf, die drei bis fünf beträgt. Bei einigen Ausführungsformen weist die Pufferschaltung 222A eine Anzahl N von Invertern INV1 bis INVN auf, die größer als acht ist.
Dadurch ist die Pufferschaltung 222A so konfiguriert, dass sie das Signal RextPC an dem Eingangsanschluss 123 empfängt und ein Signal RDint an dem Ausgangsanschluss 224 erzeugt, das eine verlängerte Übergangszeit zwischen logischen Spannungspegeln in Bezug zu einer Übergangszeit zwischen logischen Spannungspegeln des Signals RextPC hat. Das Erzeugen des Signals RDint entspricht dem Erzeugen des Signals Rint unter Verwendung der Pufferschaltung 122, wie vorstehend unter Bezugnahme auf 1 dargelegt worden ist, und bei Ausführungsformen, bei denen der Ausgangsanschluss 224 dem Ausgangsanschluss 124 entspricht, ist das Signal RDint als das Signal Rint verwendbar.
2B ist ein Schaltbild einer Pufferschaltung 222B gemäß einigen Ausführungsformen. Die Pufferschaltung 222B ist als die Pufferschaltung 122 verwendbar, die vorstehend unter Bezugnahme auf 1 erörtert worden ist.
Die Pufferschaltung 222B weist Folgendes auf: einen Eingangsanschluss 123; einen Ausgangsanschluss 224; eine Verzögerungsschaltung 126; und Inverter INV1 bis INVN, die jeweils vorstehend unter Bezugnahme auf die Pufferschaltung 222A und 2A erörtert worden sind. Bei einigen Ausführungsformen weist die Pufferschaltung 222B eine oder mehrere Komponenten (nicht dargestellt) zusätzlich zu den vorstehend erörterten Komponenten auf, die jedoch der Übersichtlichkeit halber nicht dargestellt sind oder näher erörtert werden.
Die Pufferschaltung 222B hat eine Konfiguration, die mit der Konfiguration der vorstehend erörterten Pufferschaltung 222A übereinstimmt, mit der Ausnahme, dass die Verzögerungsschaltung 126 zwischen zwei Inverter der Inverter INV1 bis INVN statt zwischen den Eingangsanschluss 123 und den Inverter INV1 geschaltet ist. Bei der Ausführungsform, die in 2B gezeigt ist, sind mindestens zwei Inverter der Inverter INV1 bis INVN zwischen den Eingangsanschluss 123 und die Verzögerungsschaltung 126 geschaltet. Bei einigen Ausführungsformen ist der Inverter INV1 nur ein Inverter der Inverter INV1 bis INVN, der zwischen den Eingangsanschluss 123 und die Verzögerungsschaltung 126 geschaltet ist.
Dadurch ist die Pufferschaltung 222B so konfiguriert, dass sie so, wie es für die Pufferschaltung 222A unter Bezugnahme auf 2A dargelegt worden ist, das Signal RextPC an dem Eingangsanschluss 123 empfängt und das Signal RDint an dem Ausgangsanschluss 224 so erzeugt.
Durch Integrieren der Verzögerungsschaltung 126 und der Inverter INV1 bis INVN, die wie vorstehend konfiguriert sind, sind die Pufferschaltungen 222A und 222B jeweils so konfiguriert, dass sie die Übergangszeit des Signals RDint in Bezug zu der Übergangszeit des Signals RextPC verlängern und dadurch die Vorzüge (z. B. Verhindern von Ausgangssignalübergängen, die von kurzzeitigen Eingangssignal-Logikinversionen ausgelöst werden) erzielen können, die vorstehend für die Pufferschaltung 122 und das IC-System 100 dargelegt worden sind.
Die 3A bis 3D sind Schaltbilder von jeweiligen Verzögerungsschaltungen 300A bis 300D gemäß einigen Ausführungsformen. Die Verzögerungsschaltungen 300A bis 300D können jeweils als die Verzögerungsschaltung 126 verwendet werden, die vorstehend unter Bezugnahme auf die 1 bis 2B erörtert worden ist. Bei einigen Ausführungsformen werden die Verzögerungsschaltungen 300A bis 300D jeweils als eine RC-Schaltung bezeichnet.
Die Verzögerungsschaltungen 300A bis 300D weisen jeweils Folgendes auf: einen Eingangsanschluss 127, der so konfiguriert, dass er ein Signal IN empfängt; einen Ausgangsanschluss 128, der so konfiguriert ist, dass er ein Signal OUT ausgibt; einen Versorgungsspannungsknoten VDDN; und einen Referenzspannungsknoten VSSN, die jeweils vorstehend unter Bezugnahme auf die 1 bis 2B erörtert worden sind. Die Verzögerungsschaltungen 300A bis 300D weisen außerdem jeweils ein Widerstandselement R1 auf, das in den Verzögerungsschaltungen 300A und 300B zwischen den Ausgangsanschluss 128 und den Versorgungsspannungsknoten VDDN geschaltet ist oder in den Verzögerungsschaltungen 300C und 300D zwischen den Ausgangsanschluss 128 und den Referenzspannungsknoten VSSN geschaltet ist.
Bei einigen Ausführungsformen ist das Widerstandselement R1 parallel zu einem kapazitiven Element C1 geschaltet, wobei die Parallelschaltung in den Verzögerungsschaltungen 300A und 300B zwischen dem Ausgangsanschluss 128 und dem Versorgungsspannungsknoten VDDN erfolgt oder in den Verzögerungsschaltungen 300C und 300D zwischen dem Ausgangsanschluss 128 und der Referenzspannungsknoten VSSN erfolgt. Bei einigen Ausführungsformen wird die Parallelschaltung des Widerstandselements R1 und des kapazitiven Elements C1, die zwischen den Ausgangsanschluss 128 und den Versorgungsspannungsknoten VDDN oder den Referenzspannungsknoten VSSN geschaltet sind, als ein RC-Netzwerk bezeichnet.
Bei einigen Ausführungsformen ist das Widerstandselement R1 in Reihe mit dem kapazitiven Element C1 geschaltet, und in den Verzögerungsschaltungen 300A und 300B ist das kapazitive Element C1 zwischen den Ausgangsanschluss 128 und den Referenzspannungsknoten VSSN geschaltet oder ist in den Verzögerungsschaltungen 300C und 300D zwischen den Ausgangsanschluss 128 und den Versorgungsspannungsknoten VDDN geschaltet. Bei einigen Ausführungsformen wird die Reihenschaltung des Widerstandselements R1 und des kapazitiven Elements C1, die zwischen den Versorgungsspannungsknoten VDDN und den Referenzspannungsknoten VSSN geschaltet sind, als ein RC-Netzwerk bezeichnet.
Die Verzögerungsschaltungen 300A und 300B weisen einen NMOS-Transistor N1 auf, der zwischen den Ausgangsanschluss 128 und den Referenzspannungsknoten VSSN geschaltet ist und ein Gate hat, das mit dem Eingangsanschluss 127 verbunden sind. Im Vergleich zu der Verzögerungsschaltung 300A weist die Verzögerungsschaltung 300B weiterhin mindestens einen PMOS-Transistor P2-PM auf, der zwischen dem Ausgangsanschluss 128 und dem Widerstandselement R1 in Reihe geschaltet ist, wobei jeder PMOS-Transistor P2-PM ein Gate hat, das mit dem Eingangsanschluss 127 verbunden ist.
Die Verzögerungsschaltungen 300C bis 300D weisen jeweils einen PMOS-Transistor P1 auf, der zwischen den Ausgangsanschluss 128 und den Versorgungsspannungsknoten VDDN geschaltet ist und ein Gate hat, das mit dem Eingangsanschluss 127 verbunden ist. Im Vergleich zu der Verzögerungsschaltung 300C weist die Verzögerungsschaltung 300D weiterhin mindestens einen NMOS-Transistor N2-NM auf, der zwischen dem Ausgangsanschluss 128 und dem Widerstandselement R1 in Reihe geschaltet ist, wobei jeder NMOS-Transistor N2-NM ein Gate hat, das mit dem Eingangsanschluss 127 verbunden ist.
Bei verschiedenen Ausführungsformen umfasst das Widerstandselement R1 ein IC-Element, z. B. einen Teil einer Schicht, die Polysilizium und/oder ein Metall oder ein anderes geeignetes Material aufweist und Abmessungen entsprechend einem festgelegten Widerstandswert hat, wodurch das Widerstandselement R1 so konfiguriert ist, dass es als ein Widerstand in den Verzögerungsschaltungen 300A bis 300D arbeitet.
Bei verschiedenen Ausführungsformen umfasst das kapazitive Element C1 ein oder mehrere IC-Elemente, die gemäß einem entsprechenden ersten oder zweiten festgelegten Kapazitätswert konfiguriert sind und dadurch so konfiguriert sind, dass sie als ein Kondensator in den Verzögerungsschaltungen 300A bis 300D arbeiten. Bei verschiedenen Ausführungsformen umfasst das kapazitive Element C1 einen Metall-Isolator-Metall(MIM)-Kondensator, einen Transistor, der als ein Kondensator konfiguriert ist, oder ein anderes IC-Element, das zum Bereitstellen eines gesteuerten Kapazitätswerts geeignet ist.
Die Parallel- oder Reihenschaltung des Widerstandselements R1 und des kapazitiven Elements C1 ist, wie vorstehend dargelegt worden ist, so konfiguriert, dass sie bei Betrieb so funktioniert, dass sie eine Geschwindigkeit steuert, mit der ein Spannungspegel an dem Ausgangsanschluss 128 zu dem entsprechenden des Versorgungsspannungsknotens VDDN oder des Referenzspannungsknotens VSSN rampt, nachdem sie mittels des entsprechenden Transistors N1 oder P1 von dem jeweils anderen des Versorgungsspannungsknotens VDDN oder des Referenzspannungsknotens VSSN getrennt worden ist.
Das Widerstandselement R1 hat einen festgelegten Widerstandswert, und das kapazitive Element C1 hat einen festgelegten Kapazitätswert, die einer festgelegten Geschwindigkeit entsprechen, mit der eine der Verzögerungsschaltungen 300A bis 300D das Signal OUT rampt. Bei Betrieb veranlassen das Widerstandselement R1, das zwischen den Ausgangsanschluss 128 und den Versorgungsspannungsknoten VDDN geschaltet ist, und das kapazitive Element C1, das zwischen den Ausgangsanschluss 128 und den Versorgungsspannungsknoten VDDN oder den Referenzspannungsknoten VSSN in den Verzögerungsschaltungen 300A und 300B geschaltet ist, das Signal OUT, mit der festgelegten Geschwindigkeit von dem logisch niedrigen Spannungspegel zu dem logisch hohen Spannungspegel aufwärts zu rampen. In den Verzögerungsschaltungen 300C und 300D veranlassen das Widerstandselement R1, das zwischen den Ausgangsanschluss 128 und den Referenzspannungsknoten VSSN geschaltet ist, und das kapazitive Element C1, das zwischen den Ausgangsanschluss 128 und den Versorgungsspannungsknoten VDDN oder den Referenzspannungsknoten VSSN geschaltet ist, das Signal OUT, mit der festgelegten Geschwindigkeit von dem logisch hohen Spannungspegel zu dem logisch niedrigen Spannungspegel abwärts zu rampen.
Bei der vorstehend erörterten Konfiguration trennt bei Betrieb der mindestens eine Transistor P2-PM in der Verzögerungsschaltung 300B das Widerstandselement R1 elektrisch von dem Ausgangsanschluss 128, wenn das Signal IN den hohen logischen Spannungspegel hat, wodurch ein Leckstrom zwischen dem Versorgungsspannungsknoten VDDN und dem Ausgangsanschluss 128 im Vergleich zu der Verzögerungsschaltung 300A reduziert wird. Bei verschiedenen Ausführungsformen weist die Verzögerungsschaltung 300B eine Anzahl M des mindestens einen Transistors P2-PM auf, die eins bis acht beträgt.
In ähnlicher Weise trennt bei der vorstehend erörterten Konfiguration bei Betrieb der mindestens eine Transistor N2-NM in der Verzögerungsschaltung 300D das Widerstandselement R1 elektrisch von dem Ausgangsanschluss 128, wenn das Signal IN den niedrigen logischen Spannungspegel hat, wodurch ein Leckstrom zwischen dem Ausgangsanschluss 128 und dem Referenzspannungsknoten VSSN im Vergleich zu der Verzögerungsschaltung 300C reduziert wird. Bei verschiedenen Ausführungsformen weist die Verzögerungsschaltung 300D eine Anzahl M des mindestens einen Transistors N2-NM auf, die eins bis acht beträgt.
Die Konfigurationen der Verzögerungsschaltungen 300A bis 300D, die in den 3A bis 3D gezeigt sind und vorstehend erörtert worden sind, sind nicht-beschränkende Beispiele, bei denen bei Betrieb das Signal OUT mit einer festgelegten Geschwindigkeit zu dem Versorgungsspannungsknoten VDDN oder dem Referenzspannungsknoten VSSN gerampt wird. Bei verschiedenen Ausführungsformen weist eine RC-Schaltung, z. B. eine der Verzögerungsschaltungen 300A bis 300D, mindestens ein Widerstandselement und mindestens ein kapazitives Element auf, die in anderer Weise konfiguriert sind, um bei Betrieb eine Geschwindigkeit zu steuern, mit der ein Signal, z. B. das Signal OUT, zu dem Versorgungsspannungsknoten VDDN oder dem Referenzspannungsknoten VSSN gerampt wird.
Mittels der vorstehend erörterten Konfigurationen können die Verzögerungsschaltungen 300A bis 300D jeweils eine Übergangszeit des Signals OUT in Bezug zu einer entsprechenden Übergangszeit des Signals IN verlängern. Durch Integrieren der Verzögerungsschaltungen 300A bis 300D in eine Pufferschaltung, z. B. in die Pufferschaltung 122, können die Verzögerungsschaltungen 300A bis 300D jeweils die Vorzüge erzielen, die vorstehend für die Pufferschaltung 122 und das IC-System 100 erörtert worden sind.
4 ist ein Schaltbild einer Pufferschaltung 400 gemäß einigen Ausführungsformen. Die Pufferschaltung 400 kann als die Pufferschaltung 122 verwendet werden, die vorstehend unter Bezugnahme auf 1 erörtert worden ist.
Die Pufferschaltung 400 weist einen Eingangsanschluss 123 und einen Ausgangsanschluss 124 auf, die jeweils unter Bezugnahme auf die 1 bis 2B erörtert worden sind. Die Pufferschaltung 400 weist außerdem Folgendes auf: eine Pufferschaltung 422, die mit dem Eingangsanschluss 123 verbunden ist; eine Logikschaltung 430, die mit dem Eingangsanschluss 123 verbunden ist; und eine Logikschaltung 440, die mit dem Ausgangsanschluss 124 verbunden ist. Die Pufferschaltung 422 weist einen Ausgangsanschluss 224 und eine der Pufferschaltungen 222A und 222B auf, die jeweils vorstehend unter Bezugnahme auf die 2A und 2B erörtert worden sind. Der Ausgangsanschluss 224 ist mit einem ersten Eingangsanschluss (nicht bezeichnet) der Logikschaltung 440 verbunden, und die Logikschaltung 430 weist einen Ausgangsanschluss (nicht bezeichnet) auf, der mit einem zweiten Eingangsanschluss (nicht bezeichnet) der Logikschaltung 440 verbunden ist.
Die Logikschaltung 430 weist mindestens ein Logikelement (nicht dargestellt) auf und ist dadurch so konfiguriert, dass sie auf Grund des eingegebenen Signals RextPC, das vorstehend unter Bezugnahme auf die 1 bis 2B erörtert worden ist, ein Signal RinPC an den zweiten Eingangsanschluss der Logikschaltung 440 ausgibt. Bei einigen Ausführungsformen weist das mindestens eine Logikelement mindestens einen Puffer auf, der zwischen dem Eingangsanschluss 123 und dem Ausgangsanschluss der Logikschaltung 430 in Reihe geschaltet ist. Bei einigen Ausführungsformen weist das mindestens eine Logikelement eine Mehrzahl von Invertern auf, die zwischen dem Eingangsanschluss 123 und dem Ausgangsanschluss der Logikschaltung 430 in Reihe geschaltet sind, wobei die Mehrzahl von Invertern eine Anzahl umfasst, die um eins größer als die Anzahl N von Invertern INV1 bis INVN ist, die vorstehend unter Bezugnahme auf die 2A und 2B erörtert worden sind.
Die Logikschaltung 440 weist mindestens ein Logikelement (nicht dargestellt) auf und ist dadurch so konfiguriert, dass sie zusätzlich zu dem Signal RinPC von der Logikschaltung 430 ein Signal RDint von der Pufferschaltung 422 empfängt und auf Grund der Signale RDint und RinPC das Signal Rint, das vorstehend unter Bezugnahme auf die 1 bis 2B erörtert worden ist, an den Ausgangsanschluss 124 ausgibt. Bei einigen Ausführungsformen weist das mindestens eine Logikelement ein NAND-Gate, das den ersten und den zweiten Ausgangsanschluss der Logikschaltung 440 umfasst, und mindestens einen Puffer auf, der zwischen dem NAND-Gate und dem Ausgangsanschluss 124 in Reihe geschaltet ist.
Bei einigen Ausführungsformen weisen die Logikschaltung 430 und/oder die Logikschaltung 440 einen oder mehrere Eingangsanschlüsse und/oder Ausgangsanschlüsse zusätzlich zu denen auf, die in 4 gezeigt sind, und dadurch ist die Pufferschaltung 400 so konfiguriert, dass sie das Signal Rint auf Grund eines oder mehrerer Signale zusätzlich zu dem Signal RextPC erzeugt und/oder ein oder mehrere Signale (nicht dargestellt) zusätzlich zu dem Signal Rint erzeugt.
Durch Integrieren der Logikschaltungen 430 und 440 zusätzlich zu der Pufferschaltung 422 ist die Pufferschaltung 400 so konfiguriert, dass sie das Signal Rint mit einer höheren Flexibilität im Vergleich zu den vorstehend erörterten Pufferschaltungen 122, 222A und 222B erzeugt. Durch Verwenden der Pufferschaltung 422, die eine der Pufferschaltungen 222A und 222B umfasst, kann die Pufferschaltung 400 die Übergangszeit des Signals Rint in Bezug zu der Übergangszeit des Signals RextPC verlängern und kann dadurch die Vorzüge (z. B. Verhindern von Ausgangssignalübergängen, die von kurzzeitigen Eingangssignal-Logikinversionen ausgelöst werden) erzielen, die vorstehend für die Pufferschaltung 122 und das IC-System 100 dargelegt worden sind.
5 ist eine Darstellung von Betriebsparametern einer Pufferschaltung gemäß einigen Ausführungsformen. 5 zeigt nicht-beschränkende Beispiele für die folgenden Signale als eine Funktion der Zeit: ein Signal IN1 oder ein Signal IN2, die mittels einer Verzögerungsschaltung empfangen werden; ein entsprechendes Signal OUT1 oder Signal OUT2, die von der Verzögerungsschaltung erzeugt werden; und ein Signal Reset, das von einer Pufferschaltung, die die Verzögerungsschaltung enthält, z. B. von der Pufferschaltung 122, die die Verzögerungsschaltung 126 enthält, erzeugt wird.
Die Signale IN1 und OUT1 sind nicht-beschränkende Beispiele für jeweilige Signale IN und OUT, die vorstehend unter Bezugnahme auf die 1 bis 3D erörtert worden sind, für eine Ausführungsform, bei der die Verzögerungsschaltung 126 die Zeit, in der das Signal OUT von dem niedrigen logischen Spannungspegel zu dem hohen logischen Spannungspegel übergeht, in Bezug zu der Zeit verlängert, in der das Signal IN von dem hohen logischen Spannungspegel zu dem niedrigen logischen Spannungspegel übergeht. Die Signale IN2 und OUT2 sind nicht-beschränkende Beispiele für jeweilige Signale IN und OUT für eine Ausführungsform, bei der die Verzögerungsschaltung 126 die Zeit, in der das Signal OUT von dem hohen logischen Spannungspegel zu dem niedrigen logischen Spannungspegel übergeht, in Bezug zu der Zeit verlängert, in der das Signal IN von dem niedrigen logischen Spannungspegel zu dem hohen logischen Spannungspegel übergeht. Das Signal Reset ist ein nichtbeschränkendes Beispiel für das Signal Rint, das vorstehend unter Bezugnahme auf die 1 bis 4 erörtert worden ist, und entspricht jeweils den vorstehend erörterten nichtbeschränkenden Beispielen.
Die Signale IN1, IN2, OUT1, OUT2 und Reset sind jeweils für einen hohen Logikpegel H und einen niedrigen Logikpegel L dargestellt. Bei verschiedenen Ausführungsformen entspricht der hohe Logikpegel H dem hohen logischen Spannungspegel oder einer Schwellenspannung, z. B. einer Schwellenspannung eines Puffers, und der niedrige Logikpegel L entspricht dem niedrigen logischen Spannungspegel oder einer Schwellenspannung, z. B. einer Schwellenspannung eines Puffers.
Vor einem Zeitpunkt ti hat das Signal IN1 den hohen Logikpegel H und das Signal OUT1 hat den niedrigen Logikpegel L. Von dem Zeitpunkt ti bis zu einem Zeitpunkt t2 geht das Signal IN1 auf den niedrigen Logikpegel L und bleibt dort, und zu dem Zeitpunkt t2 kehrt das Signal IN1 zu dem hohen Logikpegel H zurück. Das Signal IN1, das den niedrigen Logikpegel L hat, stellt eine Logikinversion mit einer Dauer von dem Zeitpunkt ti bis zu dem Zeitpunkt t2 dar. Zu dem Zeitpunkt ti rampt das Signal OUT1 von dem niedrigen Logikpegel L aufwärts zu dem hohen Logikpegel H mit einer Geschwindigkeit, die von der Konfiguration der Verzögerungsschaltung 126 bestimmt wird. Auf Grund der relativ verlängerten Übergangszeit bleibt das Signal OUT1 unter dem hohen Logikpegel H zu dem Zeitpunkt t2, zu dem das Signal OUT1 in Reaktion darauf, dass das Signal IN1 zu dem hohen Logikpegel H zurückkehrt, zu dem niedrigen Logikpegel L zurückkehrt.
Vor dem Zeitpunkt ti hat das Signal IN2 den niedrigen Logikpegel L und das Signal OUT2 hat den hohen Logikpegel H. Von dem Zeitpunkt ti bis zu dem Zeitpunkt t2 geht das Signal IN2 auf den hohen Logikpegel H und bleibt dort, und zu dem Zeitpunkt t2 kehrt das Signal IN2 zu dem niedrigen Logikpegel L zurück. Das Signal IN2, das den hohen Logikpegel H hat, stellt eine Logikinversion mit einer Dauer von dem Zeitpunkt ti bis zu dem Zeitpunkt t2 dar. Zu dem Zeitpunkt ti rampt das Signal OUT2 von dem hohen Logikpegel H abwärts zu dem niedrigen Logikpegel L mit einer Geschwindigkeit, die von der Konfiguration der Verzögerungsschaltung 126 bestimmt wird. Auf Grund der relativ verlängerten Übergangszeit bleibt das Signal OUT2 über dem niedrigen Logikpegel L zu dem Zeitpunkt t2, zu dem das Signal OUT2 in Reaktion darauf, dass das Signal IN2 zu dem niedrigen Logikpegel L zurückkehrt, zu dem hohen Logikpegel H zurückkehrt.
Da bei der ersten Ausführungsform das Signal OUT1 für die gesamte Dauer der Logikinversion des Signals IN1 unter dem hohen Logikpegel H bleibt, schaltet ein Puffer der Pufferschaltung 122, der das Signal OUT1 empfängt, nicht zwischen logischen Spannungspegeln um, und die Pufferschaltung 122 gibt ein Signal Reset aus, das einen unveränderten Pegel hat, der dem hohen Logikpegel H oder dem niedrigen Logikpegel L entspricht.
Da bei der zweiten Ausführungsform in ähnlicher Weise das Signal OUT2 für die gesamte Dauer der Logikinversion des Signals IN2 über dem niedrigen Logikpegel L bleibt, schaltet ein Puffer der Pufferschaltung 122, der das Signal OUT2 empfängt, nicht zwischen logischen Spannungspegeln um, und die Pufferschaltung 122 gibt ein Signal Reset aus, das einen unveränderten Pegel hat, der dem hohen Logikpegel H oder dem niedrigen Logikpegel L entspricht.
6 ist ein Ablaufdiagramm eines Verfahrens 600 zum Betreiben einer Pufferschaltung gemäß einigen Ausführungsformen. Das Verfahren 600 kann mit einer Pufferschaltung, z. B. der Pufferschaltung 122, 222A, 222B oder 400, die vorstehend unter Bezugnahme auf die 1 bis 4 erörtert worden sind, und mit einem IC-System verwendet werden, das eine Pufferschaltung aufweist, z. B. mit dem IC-System 100, das die Pufferschaltung 122 aufweist, die vorstehend unter Bezugnahme auf 1 erörtert worden ist.
Die Reihenfolge, in der die Schritte des Verfahrens 600 in 6 gezeigt sind, dient nur der Erläuterung, und die Schritte können auch in einer anderen Reihenfolge als der in 6 gezeigten ausgeführt werden. Bei einigen Ausführungsformen werden zusätzliche Schritte zu den in 6 gezeigten Schritten vor, zwischen, während und/oder nach den in 6 gezeigten ausgeführt. Bei einigen Ausführungsformen sind einige oder alle Schritte des Verfahrens 600 Teil des Betriebs eines SoC, z. B. eines SoC, das Bestandteil des IC-Chips 120 ist, der vorstehend unter Bezugnahme auf 1 erörtert worden ist.
In einem Schritt 610 wird bei einigen Ausführungsformen ein Logiksignal von einer Überspannungsschutzschaltung ausgegeben. Das Ausgeben des Logiksignals umfasst ein Ausgaben eines Logiksignals mit einem hohen oder einem niedrigen logischen Spannungspegel, das eine erste Übergangszeit hat, die einem Übergang von dem hohen logischen Spannungspegel zu dem niedrigen logischen Spannungspegel oder einem Übergang von dem niedrigen logischen Spannungspegel zu dem hohen logischen Spannungspegel entspricht.
Bei einigen Ausführungsformen umfasst das Ausgeben des Logiksignals von der Überspannungsschutzschaltung ein Ausgeben eines Signals RextPC von einer Schutzschaltung 110, die vorstehend unter Bezugnahme auf 1 erörtert worden sind. Bei einigen Ausführungsformen umfasst das Ausgeben des Logiksignals ein Ausgeben eines Logiksignals mit einer Logikinversion, die vorstehend unter Bezugnahme auf die 1 bis 5 erörtert worden ist.
In einem Schritt 620 wird das Logiksignal an einem Eingangsanschluss einer Pufferschaltung empfangen. Das Empfangen des Logiksignals umfasst ein Empfangen eines Logiksignals mit der ersten Übergangszeit. Bei einigen Ausführungsformen umfasst das Empfangen des Logiksignals ein Empfangen eines Logiksignals mit einer Logikinversion, die vorstehend unter Bezugnahme auf die 1 bis 5 erörtert worden ist.
Bei einigen Ausführungsformen umfasst das Empfangen des Logiksignals an dem Eingangsanschluss der Pufferschaltung ein Empfangen eines Signals RextPC an einem Eingangsanschluss 123 einer Pufferschaltung 122, die vorstehend unter Bezugnahme auf die 1 bis 2B und 4 erörtert worden sind.
Bei einigen Ausführungsformen umfasst das Empfangen des Logiksignals an dem Eingangsanschluss der Pufferschaltung ein Empfangen eines Logiksignals an einem Eingangs-Pad eines IC-Chips, z. B. eines IC-Chips 120, der ein SoC umfasst, das vorstehend unter Bezugnahme auf 1 erörtert worden ist.
In einem Schritt 630 wird das Logiksignal mittels einer RC-Schaltung und eines Puffers sequentiell invertiert. Das sequentielle Invertieren des Logiksignals mittels der RC-Schaltung und des Puffers umfasst ein Invertieren des Logiksignals mittels der RC-Schaltung, woran sich ein Invertieren des Logiksignals mittels des Puffers anschließt. Die RC-Schaltung wird mit einem Eingangsanschluss des Puffers verbunden, und das Invertieren der Logiksignals mittels der RC-Schaltung umfasst das Verwenden eines Widerstandselements eines RC-Netzwerks zum Verbinden des Eingangsanschlusses des Puffers mit einem Versorgungsspannungsknoten oder einem Referenzspannungsknoten.
Das Invertieren des Logiksignals mittels der RC-Schaltung umfasst ein Verlängern einer Übergangszeit des Logiksignals von der ersten Übergangszeit auf eine zweite Übergangszeit durch Verwenden des RC-Netzwerks zum Verbinden des Eingangsanschlusses des Puffers mit dem Versorgungsspannungsknoten oder dem Referenzspannungsknoten.
Bei einigen Ausführungsformen umfasst das Verwenden des RC-Netzwerks zum Verbinden des Eingangsanschlusses des Puffers mit dem Versorgungsspannungsknoten oder dem Referenzspannungsknoten ein Verwenden eines Transistors zum Trennen des Eingangsanschlusses des Puffers von dem jeweils anderen des Versorgungsspannungsknotens oder des Referenzspannungsknotens.
Bei einigen Ausführungsformen umfasst das Invertieren des Logiksignals mittels der RC-Schaltung ein Invertieren eines Signals IN zum Erzeugen eines Signals OUT unter Verwendung einer von mehreren Verzögerungsschaltungen 300A bis 300D, die vorstehend unter Bezugnahme auf die 3A bis 3D erörtert worden sind.
Bei einigen Ausführungsformen umfasst das Verwenden des RC-Netzwerks zum Verbinden des Eingangsanschlusses des Puffers mit dem Versorgungsspannungsknoten oder dem Referenzspannungsknoten ein Verwenden des RC-Netzwerks zum Verbinden des Eingangsanschlusses eines Puffers, der eine Hysterese-Schaltung aufweist. Bei einigen Ausführungsformen umfasst das Verwenden des RC-Netzwerks zum Verbinden des Eingangsanschlusses des Puffers mit dem Versorgungsspannungsknoten oder dem Referenzspannungsknoten ein Verwenden des RC-Netzwerks zum Verbinden eines Eingangsanschlusses eines von mehreren Invertern INV1 bis INVN, die vorstehend unter Bezugnahme auf die 2A und 2B erörtert worden sind.
Bei verschiedenen Ausführungsformen umfasst das Invertieren des Logiksignals mittels der RC-Schaltung ein Invertieren eines Logiksignals, das an dem Eingangsanschluss der Pufferschaltung empfangen wird, oder ein Invertieren eines Logiksignals nach dem Invertieren mittels eines Puffers zwischen dem Eingangsanschluss der Pufferschaltung und der RC-Schaltung.
Bei einigen Ausführungsformen umfasst das Invertieren des Logiksignals mittels des Puffers ein sequentielles Invertieren des Logiksignals mittels einer Mehrzahl von Puffern. Bei einigen Ausführungsformen umfasst das Invertieren des Logiksignals mittels des Puffers ein Invertieren des Logiksignals mittels eines oder mehrerer der Inverter INV1 bis INVN, die vorstehend unter Bezugnahme auf die 2A und 2B erörtert worden sind.
In einem Schritt 640 wird das sequentiell invertierte Logiksignal von einem Ausgangsanschluss der Pufferschaltung ausgegeben. Das Ausgeben des sequentiell invertierten Logiksignals von der Pufferschaltung umfasst ein Ausgeben eines invertierten Logiksignals, das die zweite Übergangszeit hat. Bei verschiedenen Ausführungsformen umfasst das Ausgeben des sequentiell invertierten Logiksignals von der Pufferschaltung ein Ausgeben eines invertierten Logiksignals, das mit dem empfangenen Logiksignal synchronisiert ist oder zu diesem komplementär ist.
Bei einigen Ausführungsformen umfasst das Ausgeben des sequentiell invertierten Logiksignals ein Ausgeben eines Signals Rint, das vorstehend unter Bezugnahme auf die 1 bis 5 erörtert worden ist. Bei einigen Ausführungsformen umfasst das Ausgeben des sequentiell invertierten Logiksignals ein Ausgeben eines Signals RDint, das vorstehend unter Bezugnahme auf die 2A, 2B und 4 erörtert worden ist.
Bei einigen Ausführungsformen umfasst das Ausgeben des sequentiell invertierten Logiksignals ein Ausgeben eines Rücksetzsignals eines IC-Chips, z. B. eines IC-Chips 120, der ein SoC umfasst, das vorstehend unter Bezugnahme auf 1 erörtert worden ist.
Durch Ausführen einiger oder aller Schritte des Verfahrens 600 gibt eine Pufferschaltung ein Logiksignal aus, das eine verlängerte Übergangszeit zwischen logischen Spannungspegeln in Bezug zu einer Übergangszeit zwischen logischen Spannungspegeln eines empfangenen Logiksignals hat, wodurch die Vorzüge erzielt werden, die vorstehend für das IC-System 100 und die Pufferschaltungen 122, 222A und 222B erörtert worden sind.
Bei einigen Ausführungsformen weist eine Pufferschaltung Folgendes auf: einen Eingangsanschluss; einen Ausgangsanschluss; einen Puffer; und eine RC-Schaltung, die in Reihe mit dem Puffer zwischen dem Eingangsanschluss und dem Ausgangsanschluss geschaltet ist, wobei die RC-Schaltung so konfiguriert ist, dass sie eine Übergangszeit zwischen logischen Spannungspegeln eines Ausgangssignals, das an dem Ausgangsanschluss erzeugt wird, in Bezug zu einer Übergangszeit zwischen logischen Spannungspegeln eines Eingangssignals, das an dem Eingangsanschluss empfangen wird, verlängert, wobei die Ausgangssignal-Übergangszeit auf einer Dauer einer Logikinversion des Eingangssignals basiert. Bei einigen Ausführungsformen weist die RC-Schaltung einen ersten Transistor auf, der mit einem RC-Netzwerk zwischen einem Versorgungsspannungsknoten und einem Referenzspannungsknoten in Reihe geschaltet ist, und das RC-Netzwerk weist einen Widerstand auf, der mit einem Kondensator parallel geschaltet ist. Bei einigen Ausführungsformen ist der erste Transistor ein NMOS-Transistor. Bei einigen Ausführungsformen weist die RC-Schaltung einen zweiten Transistor auf, der zwischen dem ersten Transistor und dem RC-Netzwerk in Reihe geschaltet ist, wobei der erste und der zweite Transistor unterschiedliche Transistortypen sind, ein Gate des ersten und des zweiten Transistors jeweils mit einem Eingangsanschluss der RC-Schaltung verbunden ist und ein Drain des ersten und des zweiten Transistors jeweils mit einem Ausgangsanschluss der RC-Schaltung verbunden ist. Bei einigen Ausführungsformen weist die RC-Schaltung einen Transistor, der mit einem Widerstand zwischen einem Versorgungsspannungsknoten und einem Referenzspannungsknoten in Reihe geschaltet ist, und einen Kondensator auf, der mit dem Transistor parallel geschaltet ist. Bei einigen Ausführungsformen umfasst der Puffer eine Hysterese-Schaltung. Bei einigen Ausführungsformen umfasst der Puffer einen Inverter. Bei einigen Ausführungsformen ist die RC-Schaltung zwischen den Puffer und den Eingangsanschluss geschaltet. Bei einigen Ausführungsformen ist der Puffer ein Puffer einer Mehrzahl von Puffern, und die RC-Schaltung ist zwischen eine Gesamtheit der Mehrzahl von Puffern und den Eingangsanschluss geschaltet.
Bei einigen Ausführungsformen weist ein System eine Überspannungsschutzschaltung, die so konfiguriert ist, dass sie ein geschütztes Signal an einem Ausgangsanschluss der Überspannungsschutzschaltung erzeugt; und eine Pufferschaltung auf, die so konfiguriert ist, dass sie ein Pufferschaltungs-Ausgangssignal an einem Ausgangsanschluss der Pufferschaltung erzeugt. Die Pufferschaltung weist einen Eingangsanschluss, der mit dem Ausgangsanschluss der Überspannungsschutzschaltung verbunden ist; einen Puffer; und eine RC-Schaltung auf, die in Reihe mit dem Puffer zwischen dem Eingangsanschluss und dem Pufferschaltungs-Ausgangsanschluss geschaltet ist, wobei die RC-Schaltung so konfiguriert ist, dass sie eine Übergangszeit zwischen logischen Spannungspegeln des Pufferschaltungs-Ausgangssignals in Bezug zu einer Übergangszeit zwischen logischen Spannungspegeln des geschützten Signals verlängert. Bei einigen Ausführungsformen ist die Pufferschaltung Teil eines IC-Chips, der von der Überspannungsschutzschaltung getrennt ist, und der Eingangsanschluss der Pufferschaltung umfasst ein Kontaktpad des IC-Chips. Bei einigen Ausführungsformen umfasst die Überspannungsschutzschaltung eine Schaltvorrichtung, die so konfiguriert ist, dass sie das geschützte Signal durch Verbinden des Ausgangsanschlusses der Überspannungsschutzschaltung mit einem Referenzspannungsknoten in Reaktion auf einen detektierten Spannungspegel erzeugt. Bei einigen Ausführungsformen ist die RC-Schaltung so konfiguriert, dass sie die Übergangszeit des Pufferschaltungs-Ausgangssignals auf Grund einer Schwellenspannung des Puffers verlängert. Bei einigen Ausführungsformen ist die Überspannungsschutzschaltung so konfiguriert, dass sie den Ausgangsanschluss der Überspannungsschutzschaltung mit dem Referenzspannungsknoten auf Grund eines ESD-Modells für eine Dauer verbindet, und die RC-Schaltung ist so konfiguriert, dass sie die Übergangszeit des Pufferschaltungs-Ausgangssignals auf Grund der Dauer weiter verlängert. Bei einigen Ausführungsformen ist die Pufferschaltung eine Komponente eines SoC, das so konfiguriert ist, dass es eine Rücksetz-Operation in Reaktion auf das Pufferschaltungs-Ausgangssignal ausführt. Bei einigen Ausführungsformen weist die RC-Schaltung Folgendes auf: einen NMOS-Transistor, der ein Gate, das mit dem Eingangsanschluss der Pufferschaltung verbunden ist, einen Source-Anschluss, der mit einem Referenzspannungsknoten verbunden ist, und einen Drain-Anschluss umfasst, der mit einem Eingangsanschluss des Puffers verbunden ist; und ein RC-Netzwerk mit einer Parallelschaltung eines Widerstands und eines Kondensators, die zwischen den Drain-Anschluss des NMOS-Transistors und einen Versorgungsspannungsknoten des IC-Chips geschaltet ist. Bei einigen Ausführungsformen weist die RC-Schaltung weiterhin einen PMOS-Transistor auf, der ein Gate, das mit dem Eingangsanschluss der Pufferschaltung verbunden ist, einen Drain-Anschluss, der mit dem Drain-Anschluss des NMOS-Transistors verbunden ist, und einen Source-Anschluss umfasst, der mit dem RC-Netzwerk verbunden ist.
Bei einigen Ausführungsformen weist ein Verfahren zum Betreiben einer Pufferschaltung die folgenden Schritte auf: Empfangen eines Logiksignals an einem Eingangsanschluss der Pufferschaltung; sequentielles Invertieren des Logiksignals mittels einer RC-Schaltung und eines Puffers, wobei die RC-Schaltung mit einem Eingangsanschluss des Puffers verbunden wird; und Ausgeben des sequentiell invertierten Logiksignals an einem Ausgangsanschluss der Pufferschaltung, wobei das Invertieren des Logiksignals mittels der RC-Schaltung ein Verwenden eines RC-Netzwerks zum Verbinden des Eingangsanschlusses des Puffers mit einem Versorgungsspannungsknoten oder einem Referenzspannungsknoten umfasst. Bei einigen Ausführungsformen umfasst das Verwenden des RC-Netzwerks zum Verbinden des Eingangsanschlusses des Puffers mit dem Versorgungsspannungsknoten oder dem Referenzspannungsknoten ein Verwenden eines Transistors zum Trennen des Eingangsanschlusses des Puffers von dem jeweils anderen des Versorgungsspannungsknotens oder des Referenzspannungsknotens. Bei einigen Ausführungsformen umfasst das Empfangen des Logiksignals an dem Eingangsanschluss der Pufferschaltung ein Empfangen des Logiksignals an einem Eingangs-Pad eines SoC, und das Ausgeben des sequentiell invertierten Logiksignals umfasst ein Ausgeben eines Rücksetzsignals des SoC.
Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims

Pufferschaltung mit: einem Eingangsanschluss; einem Ausgangsanschluss; einem Puffer; und einer Widerstands-Kondensator-Schaltung, RC-Schaltung, die in Reihe mit dem Puffer zwischen dem Eingangsanschluss und dem Ausgangsanschluss geschaltet ist, wobei die RC-Schaltung so konfiguriert ist, dass sie eine Übergangszeit zwischen logischen Spannungspegeln eines Ausgangssignals, das an dem Ausgangsanschluss erzeugt wird, in Bezug zu einer Übergangszeit zwischen logischen Spannungspegeln eines Eingangssignals, das an dem Eingangsanschluss empfangen wird, verlängert, und die Ausgangssignal-Übergangszeit auf einer Dauer einer Logikinversion des Eingangssignals basiert.
Pufferschaltung nach Anspruch 1, wobei die RC-Schaltung einen ersten Transistor aufweist, der mit einem RC-Netzwerk zwischen einem Versorgungsspannungsknoten und einem Referenzspannungsknoten in Reihe geschaltet ist, und das RC-Netzwerk einen Widerstand aufweist, der mit einem Kondensator parallel geschaltet ist.
Pufferschaltung nach Anspruch 2, wobei der erste Transistor ein NMOS-Transistor ist.
Pufferschaltung nach Anspruch 2 oder 3, wobei die RC-Schaltung weiterhin einen zweiten Transistor aufweist, der zwischen dem ersten Transistor und dem RC-Netzwerk in Reihe geschaltet ist, der erste und der zweite Transistor unterschiedliche Transistortypen sind, ein Gate des ersten und des zweiten Transistors jeweils mit einem Eingangsanschluss der RC-Schaltung verbunden ist, und ein Drain des ersten und des zweiten Transistors jeweils mit einem Ausgangsanschluss der RC-Schaltung verbunden ist.
Pufferschaltung nach einem der vorhergehenden Ansprüche, wobei die RC-Schaltung Folgendes aufweist: einen Transistor, der mit einem Widerstand zwischen einem Versorgungsspannungsknoten und einem Referenzspannungsknoten in Reihe geschaltet ist; und einen Kondensator, der mit dem Transistor parallel geschaltet ist.
Pufferschaltung nach einem der vorhergehenden Ansprüche, wobei der Puffer eine Hysterese-Schaltung aufweist.
Pufferschaltung nach einem der vorhergehenden Ansprüche, wobei der Puffer einen Inverter aufweist.
Pufferschaltung nach einem der vorhergehenden Ansprüche, wobei die RC-Schaltung zwischen den Puffer und den Eingangsanschluss geschaltet ist.
Pufferschaltung nach Anspruch 8, wobei der Puffer ein Puffer einer Mehrzahl von Puffern ist, und die RC-Schaltung zwischen eine Gesamtheit der Mehrzahl von Puffern und den Eingangsanschluss geschaltet ist.
System mit: einer Überspannungsschutzschaltung, die so konfiguriert ist, dass sie ein geschütztes Signal an einem Ausgangsanschluss der Überspannungsschutzschaltung erzeugt; und einer Pufferschaltung, die so konfiguriert ist, dass sie ein Pufferschaltungs-Ausgangssignal an einem Ausgangsanschluss der Pufferschaltung erzeugt, wobei die Pufferschaltung Folgendes aufweist: einen Eingangsanschluss, der mit dem Ausgangsanschluss der Überspannungsschutzschaltung verbunden ist, einen Puffer, und eine Widerstands-Kondensator-Schaltung (RC-Schaltung), die in Reihe mit dem Puffer zwischen dem Eingangsanschluss und dem Pufferschaltungs-Ausgangsanschluss geschaltet ist, wobei die RC-Schaltung so konfiguriert ist, dass sie eine Übergangszeit zwischen logischen Spannungspegeln des Pufferschaltungs-Ausgangssignals in Bezug auf eine Übergangszeit zwischen logischen Spannungspegeln des geschützten Signals verlängert.
System nach Anspruch 10, wobei die Pufferschaltung Teil eines IC-Chips ist, der von der Überspannungsschutzschaltung getrennt ist, und der Eingangsanschluss der Pufferschaltung ein Kontaktpad des IC-Chips umfasst.
System nach Anspruch 10 oder 11, wobei die Überspannungsschutzschaltung eine Schaltvorrichtung umfasst, die so konfiguriert ist, dass sie das geschützte Signal durch Verbinden des Ausgangsanschlusses der Überspannungsschutzschaltung mit einem Referenzspannungsknoten in Reaktion auf einen detektierten Spannungspegel erzeugt.
System nach einem der Ansprüche 10 bis 12, wobei die RC-Schaltung so konfiguriert ist, dass sie die Übergangszeit des Pufferschaltungs-Ausgangssignals auf Grund einer Schwellenspannung des Puffers verlängert.
System nach einem der Ansprüche 10 bis 13, wobei die Überspannungsschutzschaltung so konfiguriert ist, dass sie den Ausgangsanschluss der Überspannungsschutzschaltung mit dem Referenzspannungsknoten auf Grund eines ESD-Modells für eine Dauer verbindet, und die RC-Schaltung so konfiguriert ist, dass sie die Übergangszeit des Pufferschaltungs-Ausgangssignals auf Grund der Dauer weiter verlängert.
System nach einem der Ansprüche 10 bis 14, wobei die Pufferschaltung eine Komponente eines System-on-a-Chip ist, das so konfiguriert ist, dass es eine Rücksetz-Operation in Reaktion auf das Pufferschaltungs-Ausgangssignal ausführt.
System nach einem der Ansprüche 10 bis 15, wobei die RC-Schaltung Folgendes aufweist: einen NMOS-Transistor, der ein Gate, das mit dem Eingangsanschluss der Pufferschaltung verbunden ist, einen Source-Anschluss, der mit einem Referenzspannungsknoten verbunden ist, und einen Drain-Anschluss umfasst, der mit einem Eingangsanschluss des Puffers verbunden ist; und ein RC-Netzwerk mit einer Parallelschaltung eines Widerstands und eines Kondensators, die zwischen den Drain-Anschluss des NMOS-Transistors und einen Versorgungsspannungsknoten des IC-Chips geschaltet ist.
System nach Anspruch 16, wobei die RC-Schaltung weiterhin einen PMOS-Transistor aufweist, der ein Gate, das mit dem Eingangsanschluss der Pufferschaltung verbunden ist, einen Drain-Anschluss, der mit dem Drain-Anschluss des NMOS-Transistors verbunden ist, und einen Source-Anschluss umfasst, der mit dem RC-Netzwerk verbunden ist.
Verfahren zum Betreiben einer Pufferschaltung mit den folgenden Schritten: Empfangen eines Logiksignals an einem Eingangsanschluss der Pufferschaltung; sequentielles Invertieren des Logiksignals mittels einer Widerstands-Kondensator-Schaltung, RC-Schaltung, und eines Puffers, wobei die RC-Schaltung mit einem Eingangsanschluss des Puffers verbunden wird; und Ausgeben des sequentiell invertierten Logiksignals an einem Ausgangsanschluss der Pufferschaltung, wobei das Invertieren des Logiksignals mittels der RC-Schaltung ein Verwenden eines RC-Netzwerks zum Verbinden des Eingangsanschlusses des Puffers mit einem Versorgungsspannungsknoten oder einem Referenzspannungsknoten umfasst.
Verfahren nach Anspruch 18, wobei das Verwenden des RC-Netzwerks zum Verbinden des Eingangsanschlusses des Puffers mit dem Versorgungsspannungsknoten oder dem Referenzspannungsknoten ein Verwenden eines Transistors zum Trennen des Eingangsanschlusses des Puffers von dem jeweils anderen des Versorgungsspannungsknotens oder des Referenzspannungsknotens umfasst.
Verfahren nach Anspruch 18 oder 19, wobei das Empfangen des Logiksignals an dem Eingangsanschluss der Pufferschaltung ein Empfangen des Logiksignals an einem Eingangs-Pad eines System-on-a-Chip, SoC, umfasst, und das Ausgeben des sequentiell invertierten Logiksignals ein Ausgeben eines Rücksetzsignals des SoC umfasst.