KR100782328B1 - 페일 세이프 ｉｏ 회로를 구비하는 반도체 집적회로 장치및 이를 포함하는 전자 기기 - Google Patents

페일 세이프 ｉｏ 회로를 구비하는 반도체 집적회로 장치및 이를 포함하는 전자 기기 Download PDF

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Abstract

페일 세이프 IO 회로를 구비하는 반도체 집적회로 장치 및 이를 포함하는 전자 기기가 개시된다. 상기 전자 기기는 공통 버스에 연결된 복수의 반도체 집적회로 장치들을 구비하며, 상기 복수의 반도체 집적회로 장치들 중 적어도 하나의 장치는 코어 로직 및 페일 세이프 제어신호에 기초하여 페일 세이프 모드를 지원하기 위한 페일 세이프 IO 회로를 포함한다. 상기 반도체 집적회로 장치는 상기 외부로부터 소정의 제어신호를 수신하여 상기 페일 세이프 제어신호를 발생하기 위한 제어신호 수신 IO 회로를 더 포함하며, 상기 제어신호 수신 IO 회로는 상기 제어신호를 필터링하기 위한 RC 필터 및 상기 RC 필터로부터 출력된 제어신호의 노이즈에 대한 면역성을 증가시키기 위한 슈미트-트리거 인버터를 포함하는 노이즈 블록킹 버퍼를 포함함으로써, 상기 제어신호의 노이즈를 제거하여 상기 페일 세이프 제어신호를 출력한다. 페일 세이프 IO 회로는 상기 페일 세이프 제어신호를 수신하여 입출력 단자를 하이 임피던스 상태로 유지시키기 위한 다수의 게이트 회로들을 포함한다. 이로써, 상기 반도체 장치 및 이를 포함하는 전자 기기는 파워 시퀀스에 상관없이 페일 세이프 모드를 지원할 수 있다.
페일 세이프(Fail-safe) IO

Description

페일 세이프 ＩＯ 회로를 구비하는 반도체 집적회로 장치 및 이를 포함하는 전자 기기{Semiconductor integrated circuit including Fail-safe IO circuits and electronic device including the same}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1a는 Fail-safe IO 회로를 필요로 하는 디바이스 환경을 나타낸 것이다.
도 1b는 통상의 복수의 반도체 집적회로 장치를 포함하는 전자 기기를 나타낸 것이다.
도 2는 본 발명의 일 실시예에 따른 복수의 반도체 집적회로 장치를 포함하는 전자 기기의 개략적인 구성 블록도이다.
도 3은 본 발명에 따른 실시예인 반도체 집적회로 장치의 레이아웃을 간략히 나타낸 것이다.
도 4는 본 발명에 따른 실시예인 반도체 집적회로 장치의 레이아웃 일부를 나타낸 것이다.
도 5는 본 발명에 따른 실시예인 페일 세이프 IO 셀의 페일 세이프 제어신호에 따른 동작 상태를 나타낸 것이다.
도 6은 본 발명에 따른 일 실시예인 노이즈 블록킹 버퍼를 나타낸 것이다.
도 7은 본 발명에 따른 일 실시예인 페일 세이프 IO 셀의 회로도이다.
본 발명은 전자 기기에 관한 것으로, 특히, 페일 세이프(Fail-safe) 기능을 갖는 Fail-safe IO(Input/Output) 회로를 구비하는 반도체 집적회로 장치 및 이를 포함하는 전자 기기에 관한 것이다.
배터리를 사용하는 응용 제품 분야인 모바일(mobile)이나 휴대(portable) 기기에서는 파워 소모는 경쟁력의 가장 핵심적인 특성이다. 과거에는 파워 소모를 줄이기 위해서 시스템 내의 대기 중이거나, 비사용 중인 디바이스를 스탠바이(stand-by) 상태로 진입시켜 각 설계 블록의 파워 소모를 줄이는 방법을 사용하였으나, 최근에는 스탠바이 상태의 누설 전류도 줄이기 위해서 스탠바이 누설 전류의 대부분을 차지하는 내부 로직(Core) 파워를 오프시키는 방법을 사용하거나, 더 나아가 입출력(IO, Input/Output) 파워도 오프시켜 파워 소모를 더욱더 줄이려고 하고 있다. 이와 관련하여 모바일 애플리케이션에서는 Core 파워와 IO 파워를 모두 오프시키는 파워 세이빙(power saving) 방식이 급속히 확산되고 있다.
따라서, 반도체 IC에서 Core 파워 및 IO 파워가 모두 오프되는 파워 오프 모드에서의 인터페이스 기술인 페일 세이프(Fail-safe) IO 기술의 요구가 점점 증가하고 있다. Fail-safe IO 기술은 파워 오프 모드 및 파워 오프 모드로의 진입 과정에서 인터페이스 오류 발생을 방지하기 위한 기술이다.
도 1a는 Fail-safe IO 회로를 필요로 하는 디바이스 환경을 나타낸 것이다.
도 1a를 참조하면, 디바이스 A와 디바이스 C가 서로 통신을 하고 있는 상황에서, 디바이스 B가 파워 오프 모드에 있다.
Fail-safe 기능은 디바이스 B는 파워 오프 모드로 진입하는 과정과 파워 오프 모드에서 디바이스 A(Controller)와 C간에 통신이 영향을 받지 않아야 하며, 파워 오프 모드에서의 디바이스 B가 디바이스 A(Controller)와 디바이스 C의 통신에 의해서 물리적인 또는 잠재적인(latent) 손상을 받지 않도록 하는 것이다.
도 1b는 통상의 복수의 디바이스를 포함하는 전자 장치를 나타낸 것이다.
도 1b를 참조하면, 비사용 중인 디바이스 B는 Core 파워와 IO 파워를 모두 오프시켜 파워 오프 모드에 있고, 이 때 디바이스 B와 공통 버스(Common Bus)를 공유하는 디바이스 A(Controller)와 디바이스 C간에 고속(예컨대, 95Mhz)의 데이터 통신이 이루어지고 있다고 하자.
디바이스 B는 파워 오프 모드에서, 디바이스 B의 입출력 단자가 하이 임피던스 상태에 있지 않으면, 디바이스 A와 디바이스 C 사이에 주고 받는 신호에 의해서 디바이스 B의 입출력 단자로 소정의 전류가 유입된다. 따라서, 디바이스 B의 IO 파워가 상승하게 된다. 디바이스 B는 IO 파워가 상승하게 됨으로써, 내부적으로 생성된 소정의 출력 신호에 의해서 입출력 단자에 로우 레벨 신호를 출력하는 경우가 발생할 수 있다. 디바이스 B에서 출력되는 상기 로우 레벨 신호는 디바이스 A 및 디바이스 C와 공유된 공통 버스(Common Bus) 상에 원하지 않는 신호 경합(contention)을 발생시킨다.
본 발명이 이루고자 하는 기술적 과제는 공통 버스를 공유하는 통신 환경에서의 신호 오류를 방지하거나 줄이기 위하여 페일 세이프 기능을 지원하는 페일 세이프 IO 회로를 구비하는 반도체 집적회로 장치 및 이를 포함하는 전자 기기를 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명에 따른 전자 기기는 공통 버스 및 상기 공통 버스에 연결된 복수의 반도체 집적회로 장치들을 구비한다.
바람직하기로는 상기 복수의 반도체 집적회로 장치들 중 적어도 하나의 반도체 집적회로 장치는 입출력 단자, 코어 로직, 및 정상 모드에서 상기 코어 로직으로부터 데이터를 수신하여 상기 입출력 단자를 통하여 외부로 출력하고, 페일 세이프 제어신호에 기초한 페일 세이프 모드에서는 상기 입출력 단자를 하이 임피던스 상태로 유지하는 페일 세이프 IO 회로를 구비한다.
바람직하기로는 상기 반도체 집적회로 장치는 상기 소정의 제어신호를 수신하여 상기 페일 세이프 제어신호를 발생하기 위한 제어신호 수신 IO 회로를 더 포함한다.
바람직하기로는 상기 제어신호 수신 IO회로는 상기 소정의 제어신호를 필터링하기 위한 RC 필터, 상기 RC 필터로부터 출력된 제어신호의 노이즈에 대한 면역성을 증가시키기 위한 슈미트-트리거 인버터를 포함하는 노이즈 블록킹 버퍼를 포함한다.
바람직하기로는 상기 페일 세이프 IO 회로는 상기 페일 세이프 제어신호를 수신하는 다수의 게이트 회로들을 포함한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 복수의 반도체 집적회로 장치를 포함하는 전자 기기를 나타낸 것이다.
도 2를 참조하면, 본 발명에 따른 전자 기기는 공통 버스(common bus) 및 공통 버스에 연결된 복수의 반도체 집적회로 장치들(디바이스 A, B, C)을 구비한다.
상기 복수의 반도체 집적회로 장치들 중 적어도 하나의 반도체 집적회로 장치(예컨대, 디바이스 B)가 페일 세이프 IO 회로를 포함한다. 디바이스 B가 마스터 장치(디바이스 A, Controller)가 아닌 슬레이브(slave) 장치이므로, 디바이스 B는 마스터 장치인 디바이스 A로부터 소정의 제어신호를 수신하여 페일 세이프 제어신호를 출력하는 제어신호 수신 IO 회로를 더 포함한다. 디바이스 B는 페일 세이프 IO에 의하여 상기 제어신호 수신 IO 회로로부터 출력된 페일 세이프 제어신호에 기초하여 입출력 단자를 하이 임피던스 상태로 유지하는 페일 세이프 모드로 동작한다. 따라서, 페일 세이프 모드에서 디바이스 B는 공통 버스(Common Bus)에 접속된 디바이스 A와 디바이스 C의 통신에 영향을 주지 않으면서, 또한 상기 통신에 의한 어떠한 손상도 받지 않게 된다.
도 3은 본 발명에 따른 실시예인 반도체 집적회로 장치(300)의 레이아웃을 간략히 나타낸 것이다.
반도체 집적회로 장치(300)는 내부 로직 회로(Core Logic, 310) 및 페일 세이프 기능을 지원하기 위한 다수의 페일 세이프 IO 셀들을 포함하는 페일 세이프 IO 회로(320)를 포함한다. 반도체 집적회로 장치(300)는 단일 칩인 것이 바람직하다.
페일 세이프 IO 회로(320)는 반도체 집적회로 장치(300)의 페일 세이프 IO 회로(320) 외에 소정의 IO 회로를 통해 외부로부터 수신된 페일 세이프 제어신호(CFSB)에 의하여 제어될 수 있다. 또한, 반도체 집적회로 장치(300)가 컨트롤러 등의 마스터 디바이스일 경우에는 내부에서 생성된 제어신호에 의해서 제어되는 것이 바람직하다.
도 4는 본 발명에 따른 실시예인 반도체 집적회로 장치(300)의 레이아웃 일부를 나타낸 것이다.
도 3 및 도 4를 참조하면, 반도체 집적회로 장치(300)는 제어신호 수신 IO 회로(410), 다수의 페일 세이프 IO 셀들(321~326) 및 입출력 파워 클램핑(clamping) IO 회로(420)를 포함한다. 다수의 페일 세이프 IO 셀들(321~326)은 페일 세이프 IO 회로(320)에 포함될 수 있다.
제어신호 수신 IO 회로(410)는 패드0(PAD0)을 통하여 외부로부터 소정의 제어신호(ECS)를 수신한다. 제어신호 수신 IO 회로(410)는 노이즈 블록킹 버퍼(407) 를 포함하여, 상기 제어신호(ECS)의 노이즈를 제거하여 페일 세이프 제어신호(CFSB)를 출력한다.
반도체 집적회로 장치(300)는 슬레이브(slave) 디바이스로써, 컨트롤러 등의 마스터 디바이스로부터 출력된 제어신호(ECS)를 수신할 수 있다.
다수의 페일 세이프 IO셀들(321~326) 각각은 적어도 하나 이상의 게이트 회로들(Gate Circuits, 401~406)을 포함하고, 제어신호 수신 IO 회로(410)로부터 출력되어 페일 세이프 제어신호선(450)을 통해 인가되는 페일 세이프 제어신호(CFSB)에 의하여 제어된다.
페일 세이프 제어신호(CFSB)가 하이 레벨이면, 다수의 페일 세이프 IO 셀들(321~326)은 정상적으로 신호를 처리하나, 페일 세이프 제어신호(CFSB)가 그라운드 레벨이면, 다수의 페일 세이프 IO 셀들(321~326)의 패드들(PAD1~PAD6)은 게이트 회로들(401~406)에 의하여 하이 임피던스 상태가 된다. 따라서, 다수의 페일 세이프 IO셀들(321~326)은 페일 세이프 제어신호(CFSB)에 기초하여 IO 파워선(460)으로 인가되는 IO 파워 및 Core 파워선(430)으로 인가되는 Core 파워의 온/오프의 시퀀스에 상관없이 페일 세이프 모드가 지원된다. 상기 패드들(PAD1~PAD6)은 외부 디바이스들과 공동으로 사용하는 버스(Common Bus)에 접속될 수 있다.
페일 세이프 모드로 동작하기 위해서는, 페일 세이프 제어신호(CFSB)가 그라운드(접지) 레벨을 출력해야 하는데, IO 파워가 변동(fluctuation)하더라도 그라운드 레벨을 유지하기 위해서는 페일 세이프 제어신호선(450)을 그라운드(ground) 신호선(440)과 커플링(coupling) 되도록 레이아웃하는 것이 바람직하다.
입출력 파워 클램핑 IO 회로(420)는 IO 파워선(460)과 그라운드 신호선(440) 사이에 연결된 스위치(408)를 포함한다. 스위치(408)는 NMOS 트랜지스터일 수 있다. 스위치(408)는 소정의 제어신호(CFS)에 기초하여, 페일 세이프 모드일 때 턴온(turn-on)되어 상기 IO 파워를 접지 레벨로 유지하도록 한다. 스위치가 NMOS이면, 페일 세이프 모드일 때, 상기 제어신호(CFS)를 하이 레벨로 출력하여 스위치를 턴온시킬 수 있다. 입출력 파워 클램핑 IO 회로(420)로 입력되는 제어신호(CFS)는 제어신호 수신 IO 회로(410)로부터 출력된 페일 세이프 제어신호(CFSB)를 반전시켜 생성될 수 있다.
제어 신호 IO 회로(410) 및 입출력 파워 클램핑 IO 회로(420)는 페일 세이프 IO 회로(320) 외에 반도체 집적회로 장치(300)의 소정의 IO 회로에 포함될 수 있다.
도 5는 본 발명에 따른 실시예인 페일 세이프 IO 셀(321)의 페일 세이프 제어신호(CFSB)에 따른 동작 상태를 나타낸 것이다.
도 4 및 도 5를 참조하면, 페일 세이프 IO 셀(321)은 상기 페일 세이프 제어신호(CFSB)가 로우 레벨(그라운드 레벨)이면 페일 세이프 모드(Fail-safe)로 동작하고, 페일 세이프 제어신호(CFSB)가 하이 레벨이면 정상(Normal) 모드로 동작한다. 페일 세이프 IO 셀(321)은 상기 페일 세이프 제어신호(CFSB)에 기초하여 동작함으로써, Core 파워와 IO 파워 간의 순서에 제한이 없으며, Core 파워와 IO 파워가 라이징(rising) 또는 폴링(falling)하는 구간에도 페일 세이프 모드를 지원할 수 있다. 상기 페일 세이프 제어신호(CFSB)가 인에이블(enable) 및 디스에이블(disable)된 후, 페일 세이프 모드 및 정상 모드로 되기까지 약간의 딜레이가 존재하는 것을 알 수 있다.
페일 세이프 모드는 내부 로직(310)에서 오는 신호 및 외부로부터 입력되는 신호에 상관없이 패드 단이 하이 임피던스(Hi-Z) 상태에 있는 것이다. 정상 모드에서는 내부 로직(310)에서 오는 신호 및 외부로부터 입력되는 신호에 따라서 페일 세이프 IO의 입출력 신호가 결정되며, IO 파워 및 Core 파워가 온된 이후에 정상 모드로 스위칭 가능하다.
페일 세이프 IO 회로(320)의 다른 페일 세이프 IO 셀들(322~326)도 페일 세이프 제어신호(CFSB)에 기초하여 페일 세이프 IO 셀(321)과 동일하게 동작할 수 있다.
도 6은 본 발명에 따른 일 실시예인 노이즈 블록킹 버퍼(407)를 나타낸 것이다.
도 6을 참조하면, 노이즈 블록킹 버퍼(407)는 RC 필터(610), 슈미트-트리거 인버터(620), 제1상태 유지 커패시터(630), CMOS 인버터(640) 및 제2상태 유지 커패시터(650)를 포함한다.
도 4 및 도 6을 참조하면, RC 필터(610)는 저역 통과 필터로써, 상기 외부로부터 수신된 제어신호(ECS)의 노이즈를 제거한다. 상기 노이즈는 상기 제어신호(ECS)를 출력한 디바이스의 출력 드라이버의 동작에 의해서 발생된 그라운드 바운스 노이즈(ground bounce noise)이다. 따라서, 출력 드라이버에 의해 발생된 수백 MHz에서 수 MHz 범위의 노이즈를 제거할 수 있도록 RC 필터(610)의 저항(Ra)과 커패시터(Ca) 값을 설정하는 것이 바람직하다.
슈미트-트리거 인버터(620)는 일반적인 슈미트-트리거 회로로써, RC 필터(610)로부터 출력된 제어신호를 IO 파워 및 그라운드 단자 사이에 존재하는 노이즈에 대한 면역성(immunity)을 증가시키는 역할을 한다.
CMOS 인버터(640)는 슈미트-트리거 인버터(620)에 의하여 반전된 제어신호를 다시 반전시킨다,.
제1상태유지 커패시터(Cb, 630)는 IO 파워 단자에 접속하며, 슈미트-트리거 인버터(620)로부터 출력된 제어신호의 상태를 유지한다.
제2상태유지 커패시터(Cy, 650)는 그라운드 단자에 접속되어, CMOS 인버터(640)로부터 출력된 제어신호의 상태를 유지하는 역할을 한다.
따라서, 노이즈 블록킹 버퍼(407)는 상기 제어신호(ECS)의 노이즈를 제거하여 안정된 레벨을 갖는 페일 세이프 제어신호(CFSB)를 페일 세이프 신호선(450)으로 출력한다.
도 7은 본 발명에 따른 일 실시예인 페일 세이프 IO 셀(321)의 회로도이다.
도 4 및 도 7을 참조하면, 페일 세이프 IO 셀(321)은 제1AND 게이트(710), 제2AND 게이트(720), 제3AND 게이트(730), 제1NAND 게이트(740) 및 제2NAND 게이트(750)의 다수의 게이트 회로들(401)을 포함한다. 또한, 페일 세이프 IO 셀(321)은 버퍼들(701, 702), 인버터(703), 트랜지스터들(704, 705) 및 다수의 레벨 시프터(LS)를 구비할 수 있다.
다수의 게이트 회로들(401)은 각각이 대응되는 소정의 신호들(OE, A, CI, CPU, CPD 등) 및 상기 페일 세이프 제어신호(CFSB)를 수신한다. 상기 소정의 신호들은 외부 또는 내부에서 발생된 신호로써, 출력 인에이블 신호(OE), 입력 제어 신호(CI), 데이터 신호(A), 입력 신호(Y), 풀 업 제어신호(CPU) 및 풀 다운 제어신호(CPD)일 수 있으나, 이에 한정되는 것은 아니다.
제1AND 게이트(710)는 상기 페일 세이프 제어신호(CFSB) 및 상기 데이터 신호(A)를 수신하여 논리곱 연산을 수행한다. 따라서, 상기 페일 세이프 제어신호(CFSB)가 하이 레벨이면 상기 데이터 신호(A)를 출력하고, 상기 페일 세이프 제어신호(CFSB)가 로우 레벨이면, 로우 레벨 신호를 제1버퍼(701)의 입력 신호로써 출력한다.
제2AND 게이트(720)는 상기 페일 세이프 제어신호(CFSB) 및 상기 입력 제어 신호(CI)를 수신하여 논리곱 연산을 수행한다. 따라서, 상기 페일 세이프 제어신호(CFSB)가 하이 레벨이면 상기 입력 제어 신호(CI)가 제2버퍼(702)의 인에이블(enable) 신호로써 입력되므로, 상기 입력 제어 신호(CI)에 기초하여 제2버퍼(702)가 제어된다. 그러나 상기 페일 세이프 제어신호(CFSB)가 로우 레벨이면 로우 레벨 신호가 제2버퍼(702)의 인에이블 신호로써 입력되므로 제2버퍼(702)는 오프된다.
제1NAND 게이트(740)는 상기 페일 세이프 제어신호(CFSB) 및 상기 출력 인에이블 신호(OE)를 수신하여 부정 논리곱 연산을 수행한다. 따라서, 상기 페일 세이프 제어신호(CFSB)가 하이 레벨이면 상기 출력 인에이블 신호(OE)가 제1인버터(703)에 의해 반전되어 제1버퍼(701)의 인에이블 신호로써 입력되므로, 상기 출 력 인에이블 신호(OE)에 기초하여 제1버퍼(701)가 제어된다. 그러나 상기 페일 세이프 제어신호(CFSB)가 로우 레벨이면 하이 레벨 신호가 제1버퍼(701)의 인에이블 신호로써 입력되므로, 제1버퍼(701)는 오프되어 상기 데이터 신호(A)의 출력이 차단된다.
제3AND 게이트(730)는 상기 페일 세이프 제어신호(CFSB) 및 상기 풀 다운 제어신호(CPD)를 수신하여 논리곱 연산을 수행한다. 따라서, 상기 페일 세이프 제어신호(CFSB)가 하이 레벨이면 상기 풀 다운 제어신호(CPD)에 의해서 제1트랜지스터(704)가 제어된다. 그러나 상기 페일 세이프 제어신호(CFSB)가 로우 레벨이면 로우 레벨 신호에 의하여 제1트랜지스터(704)는 오프된다.
제2NAND 게이트(750)는 상기 페일 세이프 제어신호(CFSB) 및 풀 업 제어신호(CPD)를 수신하여 부정 논리곱 연산을 수행한다. 따라서, 상기 페일 세이프 제어신호(CFSB)가 하이 레벨이면 상기 풀 업 제어신호(CPU)에 의해서 제2트랜지스터(705)가 제어된다. 그러나 상기 페일 세이프 제어신호(CFSB)가 로우 레벨이면 하이 레벨 신호에 의하여 제2트랜지스터(705)는 오프된다.
상기 데이터 신호(A), 상기 입력 제어신호(CI), 상기 출력 인에이블 신호(OE), 상기 풀 업 제어신호(CPU) 및 상기 풀 다운 제어신호(CPD)는 각각 대응되는 레벨 시프터(LS)를 통하여 제1AND 게이트(710), 제2AND 게이트(720), 제1NAND 게이트(740), 제3AND 게이트(730) 및 제2NAND 게이트(750)로 인가되는 것이 바람직하다.
이로써, 다수의 게이트 회로들(401)을 포함하는 페일 세이프 IO 셀(321)은 상기 페일 세이프 제어신호(CFSB)가 하이 레벨 신호이면, 상기 데이터 신호(A), 상기 입력 제어신호(CI), 상기 출력 인에이블 신호(OE), 상기 풀 업 제어신호(CPU) 및 상기 풀 다운 제어신호(CPD)에 기초하여 입출력이 제어되는 정상 모드로 동작하고, 상기 페일 세이프 제어신호(CFSB)가 로우 레벨 신호이면, 제1AND 게이트(710), 제2AND 게이트(720), 제1NAND 게이트(740), 제3AND 게이트(730) 및 제2NAND 게이트(750)에 의해서 패드(PAD1)가 하이 임피던스 상태가 되는 페일 세이프 모드로 동작한다.
페일 세이프 IO 회로(320)의 다른 페일 세이프 IO 셀들(322~326)도 각각 페일 세이프 IO 셀(321)의 게이트 회로들(401)과 동일하거나 유사하게 다수의 게이트 회로들(402~406)을 구성함으로써, 페일 세이프 제어신호(CFSB)가 로우 레벨일 때, 각각이 대응되는 패드(PAD2~PAD6)들을 하이 임피던스 상태가 되게 함으로써, 페일 세이프 모드로 동작할 수 있다.
본 발명에 대해 상기 실시예를 참고하여 설명하였으나, 이는 예시적인 것에 불과하며, 본 발명에 속하는 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 집적회로 장치는 페일 세이프 제어신호에 의해 제어되는 다수의 게이트 회로들을 포함하는 다수의 페일 세이프 IO 셀 들을 포함함으로써, 파워 시퀀스에 상관없이 입출력 단자를 하이 임피던스 상태로 유지시키는 페일 세이프 모드를 지원한다.
따라서, 본 발명에 따른 전자 기기는 상기 반도체 집적회로 장치가 상기 반도체 집적회로 장치와 공통 버스에 연결된 다른 반도체 집적회로 장치들의 통신에 영향을 주지 않음으로써, 데이터의 오류 발생 가능성이 줄어드는 효과가 있다.

Claims (13)

  1. 입출력 단자;
    코어 로직; 및
    정상 모드에서 상기 코어 로직으로부터 데이터를 수신하여 상기 입출력 단자를 통하여 외부로 출력하고, 페일 세이프 제어신호에 기초한 페일 세이프 모드에서는 상기 입출력 단자를 하이 임피던스 상태로 유지하는 페일 세이프 IO(Input/Output) 회로를 구비하는 반도체 집적회로 장치.
  2. 제1항에 있어서, 상기 반도체 집적회로 장치는
    소정의 제어신호를 수신하여 상기 페일 세이프 제어신호를 발생하기 위한 제어신호 수신 IO 회로를 더 포함하는 것을 특징으로 하는 반도체 집적회로 장치.
  3. 제2항에 있어서, 상기 제어신호 수신 IO회로는
    노이즈 블록킹 버퍼를 포함하고,
    상기 노이즈 블록킹 버퍼는
    상기 소정의 제어신호를 필터링하기 위한 RC 필터; 및
    상기 RC 필터로부터 출력된 제어신호의 노이즈에 대한 면역성을 증가시키기 위한 슈미트-트리거 인버터를 포함하는 것을 특징으로 하는 반도체 집적회로 장치.
  4. 제1항에 있어서, 상기 페일 세이프 IO 회로는
    다수의 게이트 회로들을 포함하고,
    상기 다수의 게이트 회로들은 상기 페일 세이프 제어신호를 수신하는 것을 특징으로 하는 반도체 집적회로 장치.
  5. 제4항에 있어서, 상기 다수의 게이트 회로들은
    상기 페일 세이프 제어신호가 제1 로직 레벨이면, 상기 입출력 단자를 오프시키는 것을 특징으로 하는 반도체 집적회로 장치.
  6. 제3항에 있어서, 상기 노이즈 블록킹 버퍼는
    상기 슈미트-트리거 인버터로부터 출력된 제어신호를 인버팅하기 위한 인버터를 더 포함하는 것을 특징으로 하는 반도체 집적회로 장치.
  7. 제3항에 있어서, 상기 노이즈 블록킹 버퍼는
    상기 슈미트-트리거 인버터로부터 출력된 제어신호의 상태를 유지시키기 위한 적어도 하나 이상의 커패시터를 더 포함하는 것을 특징으로 하는 반도체 집적회로 장치.
  8. 제1항에 있어서,
    상기 페일 세이프 모드에서 입출력 파워 단자를 접지 레벨로 유지시키는 입 출력 파워 클램핑 IO회로를 더 포함하는 것을 특징으로 하는 반도체 집적회로 장치.
  9. 제8항에 있어서, 상기 입출력 파워 클램핑 IO 회로는
    상기 입출력 파워 단자와 접지 단자 사이에 접속되는 NMOS 트랜지스터를 포함하고,
    상기 NMOS 트랜지스터는 상기 페일 세이프 제어신호에 응답하여 동작하는 것을 특징으로 하는 반도체 집적회로 장치.
  10. 공통 버스; 및
    상기 공통 버스에 연결된 복수의 반도체 집적회로 장치들을 구비하며,
    상기 복수의 반도체 집적회로 장치들 중 적어도 하나의 장치는
    입출력 단자;
    코어 로직; 및
    정상 모드에서 상기 코어 로직으로부터 데이터를 수신하여 상기 입출력 단자를 통하여 외부로 출력하고, 페일 세이프 제어신호에 기초한 페일 세이프 모드에서는 상기 입출력 단자를 하이 임피던스 상태로 유지하는 페일 세이프 IO회로를 구비하는 전자 기기.
  11. 제10항에 있어서,
    상기 페일 세이프 IO 회로를 구비하는 장치는 마스터 장치이고,
    상기 페일 세이프 제어신호는 상기 마스터 장치의 내부에서 생성되는 것을 특징으로 하는 전자 기기.
  12. 제10항에 있어서,
    상기 페일 세이프 IO 회로를 구비하는 장치는 슬레이브 장치이고,
    상기 페일 세이프 제어신호는 상기 복수의 반도체 집적회로 장치들 중 마스터 장치로부터 상기 슬레이브 장치로 인가되는 소정의 제어 신호에 기초하여 발생되는 것을 특징으로 하는 전자 기기.
  13. 제12항에 있어서, 상기 슬레이브 장치는
    상기 소정의 제어신호를 수신하여 상기 페일 세이프 제어신호를 발생하기 위한 제어신호 수신 IO 회로를 더 포함하는 것을 특징으로 하는 전자 기기.
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