KR20020080918A - 반도체 메모리 장치에 적용되는 입력 버퍼의 노이즈면역성 향상장치 - Google Patents
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- 239000000872 buffer Substances 0.000 title claims abstract description 98
- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- 230000036039 immunity Effects 0.000 title claims abstract description 12
- 230000007704 transition Effects 0.000 claims abstract description 32
- 230000000903 blocking effect Effects 0.000 claims abstract description 15
- 238000001514 detection method Methods 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims description 10
- 210000000987 immune system Anatomy 0.000 claims 1
- 230000007257 malfunction Effects 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 22
- 230000008901 benefit Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 101150110971 CIN7 gene Proteins 0.000 description 1
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 1
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 1
- 101150110298 INV1 gene Proteins 0.000 description 1
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 1
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/109—Control signal input circuits
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1087—Data input latches
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- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
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Abstract
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 외부 입력신호의 상태에 따라 반도체 메모리 장치의 인에이블과 디스에이블을 제어하는 칩 인에이블 버퍼에 노이즈성 입력이 인가되는 경우에도 반도체 메모리 장치가 오동작을 하지 않고, 또한 칩 인에이블 회로가 디스에이블 되는 경우에 발생할 수 있는 불필요한 전류 소모를 막을 수 있는 반도체 메모리 장치에 적용되는 입력 버퍼의 노이즈 면역성 향상장치에 관한 것이다. 이를 해결하기 위하여 본 발명에 따른 반도체 메모리 장치에 적용되는 입력 버퍼의 노이즈 면역성 향상장치는: 상기 반도체 메모리 장치의 인에이블 및 디스에이블을 제어하는 위상이 상반된 제1 및 제2제어신호를 발생하는 칩 인에이블 버퍼; 및 상기 제1제어신호에 의해 제어되며, 외부에서 인가되는 어드레스 신호와 상기 제1제어신호를 입력받는 입력단과, 상기 입력단에 연결되며, 상기 제2제어신호에 의해 개폐되는 블록킹단과, 상기 블록킹단의 출력을 입력으로 받아 상기 블록킹단으로부터 출력되는 출력신호의 천이를 감지하여 펄스를 발생시키는 천이검출회로로 구성된 어드레스 버퍼;를 구비함을 특징으로 한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 외부 입력신호의 상태에 따라 반도체 메모리 장치의 인에이블과 디스에이블을 제어하는 칩 인에이블 버퍼에 노이즈성 입력이 인가되는 경우에도 반도체 메모리 장치가 오동작을 하지 않고, 또한 칩 인에이블 회로가 디스에이블 되는 경우에 발생할 수 있는 불필요한 전류 소모를 막을 수 있는 반도체 메모리 장치에 적용되는 입력 버퍼의 노이즈 면역성 향상장치에 관한 것이다.
최근 반도체 메모리 장치는 고집적화 대용량화되는 추세에 있으며, 아울러 고속 동작을 지원하는 방향으로 발전되고 있다. 그런데, 고속동작을 가능하게 하기 위해서는 필연적으로 전류소모의 증가가 필수적인데, 이 경우 순간적인 전류의 흐름으로 인한 보드상의 노이즈가 발생할 수 있다. 이러한 노이즈는 순간적으로 발생하여 그 순간에 동작중인 다른 반도체 장치의 오동작을 유발하는데, 특히 반도체 장치의 입력단에서 데이터나 어드레스 또는 명령이 입력되고 있는 순간에 노이즈가 발생되면 해당 반도체 장치는 필연적으로 오동작을 수행하게 된다.
이하의 도 1 내지 도 4는 종래 반도체 메모리 장치에서 발생되는 오동작을 설명하기 위한 도면이다.
상기 도 1은 종래 어드레스 버퍼(Address Buffer)의 구성도로서, 어드레스 버퍼는 칩 인에이블 버퍼(Chip Enable Buffer) 신호 /CE와 외부 입력신호 XAi에 의해 제어되어 칩 인에이블 버퍼가 인에이블(enable)이 되면 외부 입력신호를 버퍼링 하여 반도체 장치의 내부로 전달하는 역할을 담당한다.
도 2는 종래 칩 인에이블 버퍼의 구성도로서, 칩 인에이블 버퍼는 반도체 장치의 인에이블과 디스에이블(disable)을 제어하는 신호의 입출력을 위한 버퍼 회로로, 외부 입력신호인 /XCE가 논리 '하이'인 경우 칩을 디스에이블 시키며, 상기 외부 입력신호인 /XCE가 논리 '로우'인 경우 칩을 인에이블 시킨다. 반도체 장치가 디스에이블 되는 경우 상기 반도체 장치는 대기상태가 되어 아주 소량의 대기전류만을 소모한다. 한편, 상기 칩 인에이블 버퍼에 로우가 입력되어 상기 반도체 장치가 인에이블 되는 경우 칩 인에이블 버퍼의 출력신호인 /CE가 논리 '로우'상태가 되어 전체 반도체 장치를 인에이블 시키며, 또한 상기 외부 입력신호 /XCE의 논리 '하이'에서 '로우'로 천이를 감지하기 위한 수단으로 구비되는 쇼트 펄스발생기3(Short Pulse Generator)(17)에 의해 쇼트 펄스 신호 CESP가 발생하여반도체 장치의 인에이블에 따라 동작되어야할 회로들을 구동시킨다.
도 3은 종래 기술에 따른 데이터 독출을 위한 반도체 메모리 장치의 블록구성도로서, 어드레스 버퍼(10), 칩 인에이블 버퍼(20), 디코더(30), 서메이터(40), 메모리 셀 어레이(50), 감지증폭기 제어회로(60), 감지증폭기(70) 및 데이터 출력버퍼(80)를 구비한다. 상기 어드레스 버퍼(10)와 칩 인에이블 버퍼(20)의 기능 및 내부 회로는 상기 도 1 및 도 2와 같다. 상기 서메이터(Summator)(40)는 상기 어드레스 버퍼(10) 및 칩 인에이블 버퍼(20)에서 발생된 쇼트 펄스들중 어느 하나의 쇼트 펄스라도 발생되면 또 다른 쇼트 펄스를 발생시켜 주는 회로이다. 그리고 상기 감지증폭기 제어회로(60)는 상기 서메이터(40)로부터 발생된 쇼트 펄스에 의해 구동되어 상기 감지증폭기(70)를 원하는 타이밍에 의해 제어해 주는 회로이다.
상기 도 4는 상기 도 3의 블록구성의 동작 타이밍도이다. 상기 도 4에 도시된 타이밍도에서 보듯이, 상기 칩 인에이블 버퍼(20)가 인에이블인 상황에서 상기 외부 입력신호인 /XCE에 노이즈성 입력이 가해지는 경우 상기 칩 인에이블 버퍼(20)로부터 쇼트 펄스가 발생되어 원하지 않는 데이터 독출 동작이 수행되어 이전에 수행되어 저장되었던 데이터(혹은, 정보)가 파괴될 수 있다. 또한, 상기 어드레스 버퍼(10)에 로우 상태의 외부 입력신호 XAi가 가해지고 있는 상황에서 상기 칩 인에이블 버퍼(20)가 디스에이블로 천이되는 경우 상기 어드레스 버퍼(10)는 상기 칩 인에이블 버퍼(20)에 의해 제어되므로 상기 어드레스 버퍼(10)의 위상이 바뀌어 불필요한 데이터 독출 동작이 수행된다.
이와 같이, 종래 반도체 메모리 장치에서는 순간적인 전류의 흐름으로 인해칩 인에이블 버퍼에 노이즈성 입력이 인가되면 반도체 장치가 오동작을 하게 되는 문제점이 있었다.
따라서 본 발명의 목적은 상기의 문제점을 해결하기 위하여 반도체 메모리 장치의 칩 인에이블 버퍼에 노이즈성 입력이 인가되는 경우에도 반도체 장치가 오동작을 일으키지 않는 반도체 메모리 장치에 적용되는 입력 버퍼의 노이즈 면역성 향상장치를 제공함에 있다.
본 발명의 다른 목적은 반도체 메모리 장치의 칩 인에이블 버퍼가 디스에이블 되는 경우에 발생할 수 있는 불필요한 전류 소모를 방지할 수 있는 반도체 메모리 장치에 적용되는 입력 버퍼의 노이즈 면역성 향상장치를 제공함에 있다.
상기 목적을 달성하기 위해 본 발명의 제1견지에 따른 반도체 메모리 장치에 적용되는 입력 버퍼의 노이즈 면역성 향상장치는: 상기 반도체 메모리 장치의 인에이블 및 디스에이블을 제어하는 위상이 상반된 제1 및 제2제어신호를 발생하는 칩 인에이블 버퍼; 및 상기 제1제어신호에 의해 제어되며, 외부에서 인가되는 어드레스 신호와 상기 제1제어신호를 입력받는 입력단과, 상기 입력단에 연결되며, 상기 제2제어신호에 의해 개폐되는 블록킹단과, 상기 블록킹단의 출력을 입력으로 받아 상기 블록킹단으로부터 출력되는 출력신호의 천이를 감지하여 펄스를 발생시키는 천이검출회로로 구성된 어드레스 버퍼;를 구비함을 특징으로 한다.
또한, 본 발명의 제2견지에 따른 어드레스 버퍼의 입력단은 상기 외부에서인가되는 어드레스 신호와 상기 제1제어신호를 입력으로 받는 노아 또는 낸드 게이트로 구성됨을 특징으로 한다.
또한, 본 발명의 제3견지에 따른 어드레스 버퍼의 블록킹단은: 상기 제2제어신호에 따라 개폐하며, 외부로부터 노이즈성 입력이 있더라도 상기 제2제어신호에 의해 클로우즈 되는 스위치와, 상기 스위치 출력을 입력으로 받아 상기 스위치가 오픈 되면 상기 외부에서 인가되는 어드레스 신호를 저장하는 래치로 구성됨을 특징으로 한다.
또한, 본 발명의 제4견지에 따른 어드레스 버퍼의 천이검출회로는: 상기 래치로부터 출력되는 출력신호의 천이를 감지하여 출력신호가 논리 로우에서 논리 하이로 천이되면 펄스를 발생하는 제1 쇼트 펄스 발생기와, 상기 래치로부터 출력되는 출력신호의 천이를 감지하여 출력신호가 논리 하이에서 논리 로우로 천이되면 펄스를 발생하는 제2 쇼트 펄스 발생기로 구성됨을 특징으로 한다.
또한, 본 발명의 제5견지에 따른 반도체 메모리 장치에 적용되는 입력 버퍼의 노이즈 면역성 향상장치는 상기 노아 게이트와 상기 스위치 사이에 적어도 한 개 이상의 로직 게이트가 연결되고, 상기 스위치와 상기 래치 사이에 적어도 한 개 이상의 로직 게이트가 연결되고, 상기 래치와 상기 천이검출회로 사이에 적어도 한 개 이상의 로직 게이트가 연결됨을 특징으로 한다.
또한, 본 발명의 제6견지에 따른 칩 인에이블 버퍼는: 외부 입력신호에 의해서 제어되는 입력부와, 상기 입력부의 출력에 신호의 증폭 및 부하 구동, 그리고 위상 일치를 위해 직렬로 연결된 복수의 로직 게이트들과, 출력으로서, 상기 로직게이트에 연결되어 상기 입력단을 제어하는 상기 제1제어신호와, 출력으로서, 상기 로직 게이트들에 연결되어 상기 스위치를 제어하는 상기 제2제어신호로 구성됨을 특징으로 한다.
도 1은 종래 어드레스 버퍼의 구성도
도 2는 종래 칩 인에이블 버퍼의 구성도
도 3은 종래 기술에 따른 데이터 독출을 위한 반도체 메모리 장치의 블록구성도
도 4는 도 3의 블록구성의 동작 타이밍도
도 5는 본 발명에 따른 어드레스 버퍼의 구성도
도 6은 본 발명에 따른 어드레스 버퍼의 구성 예시도
도 7은 본 발명에 따른 칩 인에이블 버퍼의 구성도
도 8은 본 발명에 따른 칩 인에이블 버퍼의 구성 예시도
도 9는 본 발명에 따른 데이터 독출을 위한 반도체 메모리 장치의 블록구성도
도 10은 본 발명에 따른 어드레스 버퍼에 구성되는 스위치의 제1실시예
도 11은 본 발명에 따른 어드레스 버퍼에 구성되는 스위치의 제2실시예
도 12는 도 9의 블록구성에 대한 동작 타이밍도
* 도면의 주요 부분에 대한 부호의 설명 *
100: 어드레스 버퍼200: 칩 인에이블 버퍼
310: 디코더320: 메모리 셀 어레이
330: 서메이터340: 감지증폭기 제어회로
350: 감지증폭기360: 데이터 출력버퍼
이하 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 하기의 설명에서 구체적인 처리흐름과 같은 많은 특정 상세들은 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 이들 특정 상세들 없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진 자에게는 자명할 것이다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.
도 5는 본 발명에 따른 어드레스 버퍼의 구성도로서, 입력단(110)과 블록킹단(120)과 천이검출회로(150)를 구비한다. 상기 도 5에 도시된 어드레스 버퍼의 구체 실시예는 도 6에 도시되어 있다. 도 6을 통해 상기 어드레스 버퍼를 설명한다. 본 발명에 따른 어드레스 버퍼는 외부 입력신호 XAi와 칩 인에이블 신호 /CE를 입력받는 입력단(110)과, 상기 입력단(110)에 연결된 블록킹단(120)과, 상기 블록킹단(120)과 출력 Ai 사이에 연결된 로직 게이트 인버터(130 및 140)가 연결되고, 상기 인버터(130)와 인버터(140) 사이에 천이검출회로(150)인 쇼트 펄스발생기4(151) 및 쇼트 펄스 발생기5(153)가 병렬로 연결된다. 상기 입력단(110)은 상기 외부 입력신호 XAi와 /CE를 입력으로 하는 노아 게이트(NOR Gate)(111)와, 상기 노아 게이트(111)에 연결된 인버터(112)로 구성된다. 그리고, 상기 블록킹단(120)은 스위치(121) 및 상기 스위치(121)에 연결된 래치(1122, 123)로 구성된다. 상기 도 6에 도시된 어드레스 버퍼에서 인버터(112)는 상기 노아 게이트의 입력을 증폭하는 역할을 하며, 상기 스위치(121)는 또 다른 칩 인에이블 신호인 CE에 의해 제어되며, 두 인버터(130 및 140)는 통상적으로 사용하는 신호 증폭 및 부하 구동용 인버터를 사용하며, 상기 쇼트 펄스 발생기4(151)는 신호의 '로우'에서 '하이'로의 천이를 검출하는 수단으로 사용되며, 상기 쇼트 펄스 발생기5(153)는 신호의 '하이'에서 '로우'로의 천이를 검출하는 수단으로 사용된다. 상기 래치(122 및 123)는 상기 스위치(121)의 출력을 입력으로 받아 상기 스위치(121)가 오픈 되면 상기 외부에서 인가되는 어드레스 신호를 저장한다. 상기 래치(122 및 123)의 또 다른 동작은 스탠바이 상태가 되면 상기 스위치(121)는 클로즈 되는데, 이때 상기 인버터(130)가 플로팅 되어 전류가 흐르게 되는 것을 방지하고, 혹 상기 스위치(121)가 완전히 닫히지 않아 노이즈성 입력이 입력되더라도 이를 래치 시킴으로써 노이즈성 입력에 대한 쇼트 펄스의 발생을 억제시킨다.
도 7은 본 발명에 따른 칩 인에이블 버퍼의 구성도로서, 외부 입력신호 /XCE에 의해서 제어되는 입력부(211)와 서로 반대인 위상을 갖는 /CE 및 CE가 출력으로 연결된다. 상기 도 7의 칩 인에이블 버퍼의 구체 실시예가 도 8에 도시되어 있다. 상기 도 8을 통해 본 발명에 따른 칩 인에이블 버퍼를 설명한다.
상기 도 8은 본 발명에 따른 칩 인에이블 버퍼의 구성도로서, 외부 입력신호 /XCE에 의해서 제어되는 입력부인 노어 게이트(211)와, 상기 노어 게이트(211)에 신호의 증폭 및 부하 구동, 그리고 위상 일치를 위해 통상적으로 사용되는 인버터(212 내지 216)가 직렬 연결되고, 서로 반대인 위상을 갖는 /CE 및 CE가 출력으로 연결된다. 만약, 상기 칩 인에이블 버퍼에 입력되는 외부 인력신호인 상기 /XCE에 노이즈성 입력이 입력되는 경우 상기 칩 인에이블 버퍼에는 쇼트 펄스 발생기가 없기 때문에 칩 인에이블 버퍼로부터는 어떤 쇼트 펄스도 발생되지 않는다. 이때, 상기 칩 인에이블 버퍼의 출력신호인 /CE에 의해 상기 어드레스 버퍼로부터 쇼트 펄스가 발생할 수 있는데, 이 경우에는 상기 도 6의 어드레스 버퍼에 구비된 스위치(121) 및 래치(122, 123)에 의해 노이즈성 입력에 대한 쇼트 펄스의 발생이 억제된다.
따라서, 본 발명에 따른 반도체 메모리 장치의 구성은 도 9와 같으며, 구성에 대한 동작 타이밍도는 도 12와 같다. 상기 도 9는 본 발명에 따른 데이터 독출을 위한 반도체 메모리 장치의 블록구성도로서, 어드레스 버퍼(100), 칩 인에이블 버퍼(200), 디코더(310), 메모리 셀 어레이(320), 서메이터(330), 감지증폭기 제어회로(340), 감지증폭기(350) 및 데이터 출력버퍼(360)를 구비한다. 상기 칩 인에이블 버퍼(200)는 상술한 바와 같이 반도체 메모리 장치의 인에이블 및 디스에이블을 제어하기 위한 수단으로 동작한다. 그리고, 상기 어드레스 버퍼(100)는 상기 메모리 셀 어레이(320)의 메모리 셀 트랜지스터의 선택을 위해 상기 칩 인에이블 버퍼CE 또는 /CE에 의해 개폐가 제어되고, 외부에서 인가되는 어드레스 신호 XAi의천이에 따라 동작하며, 복수의 어드레스 버퍼를 구비한다. 만약, 상기 칩 인에이블 버퍼(200)에 외부로부터 원하지 않은 노이즈성 입력이 인가되는 경우에 발생하는 반도체 메모리 장치의 오동작을 방지하고 안정적인 동작을 보장하기 위해 상기 도 5와 같은 구성을 이룬다. 상기 감지증폭기(Sense Amplifier)(350)는 상기 메모리 셀 트랜지스터에 저장된 정보를 판독하며, 복수의 감지증폭기를 구비한다. 상기 감지증폭기 제어회로(340)는 상기 감지증폭기의 동작을 효과적으로 제어하는 수단으로 동작하는데, 외부에서 인가되는 어드레스 신호에 의해 동작하는 상기 어드레스 버퍼(100)가 천이할 때마다 동작을 개시한다.
따라서, 본 발명에 따른 입력 버퍼의 노이즈 면역성 향상을 위한 장치는 상기 도 12에 도시된 동작 타이밍도에서 보듯이 상기 칩 인에이블 버퍼(200)에 노이즈성 입력이 인가되는 경우에도 쇼트 펄스를 발생시키지 않아 반도체 장치가 오동작을 하지 않으며, 또한 칩 인에이블 회로가 디스에이블 되는 경우에 발생할 수 있는 불필요한 전류 소모를 막을 수 있게 된다.
한편, 상기 어드레스 버퍼(100)에 구비되는 스위치(121)의 내부 구체회로를 도 10 및 도 11로써 예시하였다. 상기 도 10은 본 발명에 따른 어드레스 버퍼에 구성되는 스위치의 제1실시예로서, PMOS 트랜지스터 Q1 및 Q2, NMOS 트랜지스터 Q3 및 Q4가 직렬 연결되고, 상기 트랜지스터 Q1은 전원전압에 연결되고 상기 트랜지스터 Q4는 그라운드에 연결된다. 상기 트랜지스터 Q2와 Q3의 게이트의 입력에 상기 도 5에 도시된 입력단(110)의 출력 Data In이 연결되며, 상기 트랜지스터 Q4의 게이트에 CE가 연결되며, 상기 CE는 인버터 INV1을 통해 다시 상기 트랜지스터 Q4의게이트에 연결된다. 상기 트랜지스터 Q2와 Q3의 연결 노드로부터 상기 래치로의 출력이 연결된다.
상기 도 11은 본 발명에 따른 어드레스 버퍼(100)에 구성되는 스위치(121)의 제2실시예로서, Data In은 인버터 INV2를 통해 PMOS와 NMOS가 서로 연결된 트랜지스터 Q5의 일측에 연결되고, 타측은 출력에 연결되며, 상기 NMOS의 게이트측은 CE에 연결되고, 상기 CE는 인버터 INV3을 통해 상기 PMOS의 게이트측에 연결된다.
상기 도 10 및 도 11에 도시된 스위치(121)의 동작을 설명하면 다음과 같다. 상기 스위치(121)는 칩 인에이블 신호인 CE에 의해 개폐가 제어되는데, 만약 노이즈성 입력이 있어 상기 CE가 논리 '로우'가 되면 상기 스위치는 클로우즈 되고, 상기 CE가 논리 '하이'이면 상기 스위치는 오픈 된다.
본 발명을 간단히 정리하여 보면; 본 발명은 상기 칩 인에이블 버퍼에서 천이 검출회로인 쇼트 펄스 발생기를 제거하여 외부 입력신호 /XCE에 노이즈성 입력이 인가되는 경우에 발생하는 칩 인에이블 버퍼로부터 감지증폭기를 구동하는 신호를 발생하지 않게 하고, 이에 따라 발생할 수 있는 반도체 메모리 장치의 디스에이블 상태에서 인에이블 상태로의 천이시 발생할 수 있는 감지증폭기의 동작불능 상태를 해결하기 위한 수단으로 상기 어드레스 버퍼의 입력단과, 상기 어드레스버퍼에 내장되어 천이검출회로인 쇼트 펄스 발생기 사이에 스위치와 래치를 구비하여 상기 어드레스 버퍼의 입력단을 제어하는 칩 인에이블 신호와는 시간차를 갖는 칩 인에이블 신호로 제어 받게 하여 어떤 경우에도 반도체 메모리 장치의 데이터 독출 과정에 영향을 주지 않도록 한 것이다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예를 들어 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명은 반도체 메모리 장치의 칩 인에이블 버퍼에 노이즈성 입력이 인가되는 경우에도 반도체 장치가 오동작을 일으키지 않는 이점이 있다.
또한, 본 발명은 반도체 메모리 장치의 칩 인에이블 버퍼가 디스에이블 되는 경우에 발생할 수 있는 불필요한 전류 소모를 방지할 수 있는 이점이 있다.
결국, 본 발명은 칩 인에이블 버퍼에서 천이 검출회로인 쇼트 펄스 발생기를 제거함으로써 반도체 메모리 장치의 디스에이블 상태에서 인에이블 상태로의 천이시 발생할 수 있는 감지증폭기의 동작불능 상태를 해결하고, 어떤 경우에도 반도체 메모리 장치의 데이터 독출 과정에 영향을 주지 않도록 하는 이점이 있다.
Claims (10)
- 반도체 메모리 장치에 적용되는 입력 버퍼의 노이즈 면역성 향상장치에 있어서,상기 반도체 메모리 장치의 인에이블 및 디스에이블을 제어하는 위상이 상반된 제1 및 제2제어신호를 발생하는 칩 인에이블 버퍼; 및상기 제1제어신호에 의해 제어되며, 외부에서 인가되는 어드레스 신호와 상기 제1제어신호를 입력받는 입력단과,상기 입력단에 연결되며, 상기 제2제어신호에 의해 개폐되는 블록킹단과,상기 블록킹단의 출력을 입력으로 받아 상기 블록킹단으로부터 출력되는 출력신호의 천이를 감지하여 펄스를 발생시키는 천이검출회로로 구성된 어드레스 버퍼;를 구비함을 특징으로 하는 반도체 메모리 장치에 적용되는 입력 버퍼의 노이즈 면역성 향상장치.
- 제 1항에 있어서,상기 입력단은 상기 외부에서 인가되는 어드레스 신호와 상기 제1제어신호를 입력으로 받는 노아 게이트로 구성됨을 특징으로 하는 반도체 메모리 장치에 적용되는 입력 버퍼의 노이즈 면역성 향상장치.
- 제 1항에 있어서,상기 입력단은 상기 외부에서 인가되는 어드레스 신호와 상기 제1제어신호를 입력으로 받는 낸드 게이트로 구성됨을 특징으로 하는 반도체 메모리 장치에 적용되는 입력 버퍼의 노이즈 면역성 향상장치.
- 제 2항 또는 제3항에 있어서, 상기 블록킹단은:상기 제2제어신호에 따라 개폐하며, 외부로부터 노이즈성 입력이 있더라도 상기 제2제어신호에 의해 클로우즈 되는 스위치와,상기 스위치 출력을 입력으로 받아 상기 스위치가 오픈 되면 상기 외부에서 인가되는 어드레스 신호를 저장하는 래치로 구성됨을 특징으로 하는 반도체 메모리 장치에 적용되는 입력 버퍼의 노이즈 면역성 향상장치.
- 제 4항에 있어서, 상기 천이검출회로는:상기 래치로부터 출력되는 출력신호의 천이를 감지하여 출력신호가 논리 로우에서 논리 하이로 천이되면 펄스를 발생하는 제1 쇼트 펄스 발생기와,상기 래치로부터 출력되는 출력신호의 천이를 감지하여 출력신호가 논리 하이에서 논리 로우로 천이되면 펄스를 발생하는 제2 쇼트 펄스 발생기로 구성됨을특징으로 하는 반도체 메모리 장치에 적용되는 입력 버퍼의 노이즈 면역성 향상장치.
- 제 5항에 있어서,상기 노아 게이트와 상기 스위치 사이에 적어도 한 개 이상의 로직 게이트가 연결됨을 특징으로 하는 반도체 메모리 장치에 적용되는 입력 버퍼의 노이즈 면역성 향상장치.
- 제 5항에 있어서,상기 스위치와 상기 래치 사이에 적어도 한 개 이상의 로직 게이트가 연결됨을 특징으로 하는 반도체 메모리 장치에 적용되는 입력 버퍼의 노이즈 면역성 향상장치.
- 제 5항에 있어서,상기 래치와 상기 천이검출회로 사이에 적어도 한 개 이상의 로직 게이트가 연결됨을 특징으로 하는 반도체 메모리 장치에 적용되는 입력 버퍼의 노이즈 면역성 향상장치.
- 제 1항에 있어서, 상기 칩 인에이블 버퍼는:외부 입력신호에 의해서 제어되는 입력부와,상기 입력부의 출력에 신호의 증폭 및 부하 구동, 그리고 위상 일치를 위해 직렬로 연결된 복수의 로직 게이트들과,출력으로서, 상기 로직 게이트에 연결되어 상기 입력단을 제어하는 상기 제1제어신호와,출력으로서, 상기 로직 게이트들에 연결되어 상기 스위치를 제어하는 상기 제2제어신호로 구성됨을 특징으로 하는 반도체 메모리 장치에 적용되는 입력 버퍼의 노이즈 면역성 향상장치.
- 제 9항에 있어서,상기 입력부는 노어 게이트임을 특징으로 하는 반도체 메모리 장치에 적용되는 입력 버퍼의 노이즈 면역성 향상장치.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0020784A KR100380025B1 (ko) | 2001-04-18 | 2001-04-18 | 반도체 메모리 장치에 적용되는 입력 버퍼의 노이즈면역성 향상장치 |
| US10/124,854 US6603684B2 (en) | 2001-04-18 | 2002-04-18 | Semiconductor memory device having noise tolerant input buffer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0020784A KR100380025B1 (ko) | 2001-04-18 | 2001-04-18 | 반도체 메모리 장치에 적용되는 입력 버퍼의 노이즈면역성 향상장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020080918A true KR20020080918A (ko) | 2002-10-26 |
| KR100380025B1 KR100380025B1 (ko) | 2003-04-18 |
Family
ID=19708418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0020784A KR100380025B1 (ko) | 2001-04-18 | 2001-04-18 | 반도체 메모리 장치에 적용되는 입력 버퍼의 노이즈면역성 향상장치 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6603684B2 (ko) |
| KR (1) | KR100380025B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100782328B1 (ko) * | 2006-08-11 | 2007-12-06 | 삼성전자주식회사 | 페일 세이프 ｉｏ 회로를 구비하는 반도체 집적회로 장치및 이를 포함하는 전자 기기 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10244516B4 (de) * | 2002-09-25 | 2006-11-16 | Infineon Technologies Ag | Integrierte Schaltung mit einer Eingangsschaltung |
| US7173450B2 (en) * | 2004-06-01 | 2007-02-06 | Hewlett-Packard Development Company, L.P. | Bus controller |
| KR100865829B1 (ko) * | 2007-03-29 | 2008-10-28 | 주식회사 하이닉스반도체 | 메모리 소자의 신호 처리장치 및 노이즈 제거 회로 |
| KR102220152B1 (ko) | 2014-03-13 | 2021-02-26 | 삼성디스플레이 주식회사 | 표시 장치 및 그 구동 방법 |
| KR102144767B1 (ko) | 2014-06-02 | 2020-08-31 | 삼성디스플레이 주식회사 | 표시 패널 및 이를 포함하는 표시 장치 |
| KR20170011030A (ko) | 2015-07-21 | 2017-02-02 | 대신건기산업 주식회사 | 절수형 수전 카트리지 |
| KR102665085B1 (ko) * | 2022-02-08 | 2024-05-13 | 주식회사 피델릭스 | 히스테리시스 기능을 가지는 입력 버퍼 회로 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR910000387B1 (ko) * | 1987-05-31 | 1991-01-24 | 삼성반도체통신 주식회사 | 칩선택 스피드업(speed up) 회로 |
| JPH0289292A (ja) * | 1988-09-26 | 1990-03-29 | Toshiba Corp | 半導体メモリ |
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-
2001
- 2001-04-18 KR KR10-2001-0020784A patent/KR100380025B1/ko not_active IP Right Cessation
-
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- 2002-04-18 US US10/124,854 patent/US6603684B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| KR100380025B1 (ko) | 2003-04-18 |
| US20020171437A1 (en) | 2002-11-21 |
| US6603684B2 (en) | 2003-08-05 |
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Legal Events
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment | ||
| FPAY | Annual fee payment | ||
| LAPS | Lapse due to unpaid annual fee |