JPH07264041A - 入力バッファ回路 - Google Patents
入力バッファ回路Info
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- JPH07264041A JPH07264041A JP6046170A JP4617094A JPH07264041A JP H07264041 A JPH07264041 A JP H07264041A JP 6046170 A JP6046170 A JP 6046170A JP 4617094 A JP4617094 A JP 4617094A JP H07264041 A JPH07264041 A JP H07264041A
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Abstract
(57)【要約】
【目的】本発明は入力信号にノイズが混入した場合にも
安定した出力信号を出力可能とした入力バッファ回路を
提供することを目的とする。 【構成】入力信号Ａinの入力に基づいて、該入力信号Ａ
inと逆相の信号を出力する反転回路６と、該入力信号Ａ
inと同相の信号を出力する非反転回路７とから入力バッ
ファ回路が構成される。反転回路６の入力回路８のしき
い値ＶthH は、非反転回路７の入力回路９のしきい値Ｖ
thL より高いレベルとされ、反転回路６から入力信号Ａ
inがしきい値ＶthH より高いレベルとなった時に閉路さ
れるスイッチ回路１０を介して出力信号が出力され、非
反転回路７から入力信号Ａinがしきい値ＶthH より低い
レベルとなった時に閉路されるスイッチ回路１１を介し
て出力信号が出力され、反転回路６及び非反転回路７の
出力信号がフリップフロップ回路３を介して相補出力信
号ＯＵＴ１，ＯＵＴ２として出力される。
安定した出力信号を出力可能とした入力バッファ回路を
提供することを目的とする。 【構成】入力信号Ａinの入力に基づいて、該入力信号Ａ
inと逆相の信号を出力する反転回路６と、該入力信号Ａ
inと同相の信号を出力する非反転回路７とから入力バッ
ファ回路が構成される。反転回路６の入力回路８のしき
い値ＶthH は、非反転回路７の入力回路９のしきい値Ｖ
thL より高いレベルとされ、反転回路６から入力信号Ａ
inがしきい値ＶthH より高いレベルとなった時に閉路さ
れるスイッチ回路１０を介して出力信号が出力され、非
反転回路７から入力信号Ａinがしきい値ＶthH より低い
レベルとなった時に閉路されるスイッチ回路１１を介し
て出力信号が出力され、反転回路６及び非反転回路７の
出力信号がフリップフロップ回路３を介して相補出力信
号ＯＵＴ１，ＯＵＴ２として出力される。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置の入
力バッファ回路に関するものである。半導体記憶装置に
は、外部から各種制御信号や、アドレス信号及びクロッ
ク信号等が入力される。これらの入力信号は入力バッフ
ァ回路を介して内部回路に入力される。従って、入力バ
ッファ回路から内部回路に出力される信号を安定させ
て、内部回路の誤動作を防止する必要がある。
力バッファ回路に関するものである。半導体記憶装置に
は、外部から各種制御信号や、アドレス信号及びクロッ
ク信号等が入力される。これらの入力信号は入力バッフ
ァ回路を介して内部回路に入力される。従って、入力バ
ッファ回路から内部回路に出力される信号を安定させ
て、内部回路の誤動作を防止する必要がある。
【０００２】
【従来の技術】半導体記憶装置の入力バッファ回路の一
例を図６に従って説明する。アドレス信号Ａinはインバ
ータ回路１ａに入力され、同インバータ回路１ａの出力
信号は、２段のインバータ回路１ｂ，１ｃを介して出力
信号ＯＵＴ１として出力される。
例を図６に従って説明する。アドレス信号Ａinはインバ
ータ回路１ａに入力され、同インバータ回路１ａの出力
信号は、２段のインバータ回路１ｂ，１ｃを介して出力
信号ＯＵＴ１として出力される。
【０００３】また、前記インバータ回路１ａの出力信号
は、インバータ回路１ｄを介して出力信号ＯＵＴ２とし
て出力される。そして、前記出力信号ＯＵＴ１，ＯＵＴ
２は相補信号として出力される。
は、インバータ回路１ｄを介して出力信号ＯＵＴ２とし
て出力される。そして、前記出力信号ＯＵＴ１，ＯＵＴ
２は相補信号として出力される。
【０００４】
【発明が解決しようとする課題】このように構成された
入力バッファ回路では、アドレス信号Ａinが一つのイン
バータ回路１ａに入力されるため、同アドレス信号Ａin
の電圧レベルが一つのしきい値で判定される。
入力バッファ回路では、アドレス信号Ａinが一つのイン
バータ回路１ａに入力されるため、同アドレス信号Ａin
の電圧レベルが一つのしきい値で判定される。
【０００５】このような入力バッファ回路に入力される
アドレス信号Ａinには、例えば図７に示すようにＬレベ
ルからＨレベルに立ち上がるとき、インバータ回路１ａ
のしきい値Ｖth付近でグリッチＧが発生することがあ
る。
アドレス信号Ａinには、例えば図７に示すようにＬレベ
ルからＨレベルに立ち上がるとき、インバータ回路１ａ
のしきい値Ｖth付近でグリッチＧが発生することがあ
る。
【０００６】すると、出力信号ＯＵＴ１，ＯＵＴ２に
は、前記グリッチＧによるノイズＮが発生し、このよう
なノイズが内部回路の誤動作の原因となることがある。
この発明の目的は、入力信号にノイズが混入した場合に
も安定した出力信号を出力可能とした入力バッファ回路
を提供することにある。
は、前記グリッチＧによるノイズＮが発生し、このよう
なノイズが内部回路の誤動作の原因となることがある。
この発明の目的は、入力信号にノイズが混入した場合に
も安定した出力信号を出力可能とした入力バッファ回路
を提供することにある。
【０００７】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、入力信号Ａinの入力に基づいて、
該入力信号Ａinと逆相の信号を出力する反転回路６と、
該入力信号Ａinと同相の信号を出力する非反転回路７と
から入力バッファ回路が構成される。前記入力信号Ａin
が入力される前記反転回路６の入力回路８のしきい値Ｖ
thH は、前記非反転回路７の入力回路９のしきい値Ｖth
L より高いレベルとされ、前記反転回路６から前記入力
信号Ａinが前記しきい値ＶthH より高いレベルとなった
時に閉路されるスイッチ回路１０を介して出力信号が出
力され、前記非反転回路７から前記入力信号Ａinが前記
しきい値ＶthH より低いレベルとなった時に閉路される
スイッチ回路１１を介して出力信号が出力され、前記反
転回路６及び非反転回路７の出力信号がフリップフロッ
プ回路３を介して相補出力信号ＯＵＴ１，ＯＵＴ２とし
て出力される。
図である。すなわち、入力信号Ａinの入力に基づいて、
該入力信号Ａinと逆相の信号を出力する反転回路６と、
該入力信号Ａinと同相の信号を出力する非反転回路７と
から入力バッファ回路が構成される。前記入力信号Ａin
が入力される前記反転回路６の入力回路８のしきい値Ｖ
thH は、前記非反転回路７の入力回路９のしきい値Ｖth
L より高いレベルとされ、前記反転回路６から前記入力
信号Ａinが前記しきい値ＶthH より高いレベルとなった
時に閉路されるスイッチ回路１０を介して出力信号が出
力され、前記非反転回路７から前記入力信号Ａinが前記
しきい値ＶthH より低いレベルとなった時に閉路される
スイッチ回路１１を介して出力信号が出力され、前記反
転回路６及び非反転回路７の出力信号がフリップフロッ
プ回路３を介して相補出力信号ＯＵＴ１，ＯＵＴ２とし
て出力される。
【０００８】また、図２に示すように前記入力回路はし
きい値の異なるインバータ回路２ａ，２ｂで構成され
る。また、図３に示すように前記入力回路はしきい値の
異なるセンスアンプ４，５で構成される。
きい値の異なるインバータ回路２ａ，２ｂで構成され
る。また、図３に示すように前記入力回路はしきい値の
異なるセンスアンプ４，５で構成される。
【０００９】
【作用】入力信号Ａinの電圧レベルが反転回路６の入力
回路８のしきい値ＶthH より高いレベルにあるときは、
反転回路６のスイッチ回路１０が閉路されて、同反転回
路６の出力信号がフリッフフロップ回路３を介して相補
出力信号ＯＵＴ１，ＯＵＴ２として出力される。
回路８のしきい値ＶthH より高いレベルにあるときは、
反転回路６のスイッチ回路１０が閉路されて、同反転回
路６の出力信号がフリッフフロップ回路３を介して相補
出力信号ＯＵＴ１，ＯＵＴ２として出力される。
【００１０】入力信号Ａinの電圧レベルが非反転回路７
の入力回路９のしきい値ＶthL より低いレベルにあると
きは、非反転回路７のスイッチ回路１１が閉路されて、
同非反転回路７の出力信号がフリッフフロップ回路３を
介して相補出力信号ＯＵＴ１，ＯＵＴ２として出力され
る。
の入力回路９のしきい値ＶthL より低いレベルにあると
きは、非反転回路７のスイッチ回路１１が閉路されて、
同非反転回路７の出力信号がフリッフフロップ回路３を
介して相補出力信号ＯＵＴ１，ＯＵＴ２として出力され
る。
【００１１】入力信号Ａinの電圧レベルが入力回路８，
９のしきい値ＶthH ，ＶthL 間にあるときは、各スイッ
チ回路１０，１１が開路され、フリッフフロップ回路３
により相補出力信号ＯＵＴ１，ＯＵＴ２が維持される。
９のしきい値ＶthH ，ＶthL 間にあるときは、各スイッ
チ回路１０，１１が開路され、フリッフフロップ回路３
により相補出力信号ＯＵＴ１，ＯＵＴ２が維持される。
【００１２】また、図２においては入力信号Ａinの電圧
レベルがインバータ回路２ａ，２ｂのしきい値ＶthH ，
ＶthL 間にあるときは、両インバータ回路２ａ，２ｂは
ともにＬレベルの信号を出力し、そのインバータ回路２
ａ，２ｂの出力信号に基づいてスイッチ回路が開路され
る。
レベルがインバータ回路２ａ，２ｂのしきい値ＶthH ，
ＶthL 間にあるときは、両インバータ回路２ａ，２ｂは
ともにＬレベルの信号を出力し、そのインバータ回路２
ａ，２ｂの出力信号に基づいてスイッチ回路が開路され
る。
【００１３】また、図４においては入力信号Ａinの電圧
レベルがセンスアンプ４，５のしきい値ＶthH ，ＶthL
間にあるときは、両センスアンプはともにＬレベルの信
号をスイッチ回路に出力し、その出力信号に基づいてス
イッチ回路が開路される。
レベルがセンスアンプ４，５のしきい値ＶthH ，ＶthL
間にあるときは、両センスアンプはともにＬレベルの信
号をスイッチ回路に出力し、その出力信号に基づいてス
イッチ回路が開路される。
【００１４】
【実施例】図２はこの発明を具体化した第一の実施例を
示す。アドレス信号Ａinはインバータ回路２ａ，２ｂに
入力される。図３に示すように、前記インバータ回路２
ａのしきい値ＶthH は、電源Ｖccと電源Ｖssの中間レベ
ルより高いレベルに設定され、前記インバータ回路２ｂ
のしきい値ＶthL は、電源Ｖccと電源Ｖssの中間レベル
より低いレベルに設定される。
示す。アドレス信号Ａinはインバータ回路２ａ，２ｂに
入力される。図３に示すように、前記インバータ回路２
ａのしきい値ＶthH は、電源Ｖccと電源Ｖssの中間レベ
ルより高いレベルに設定され、前記インバータ回路２ｂ
のしきい値ＶthL は、電源Ｖccと電源Ｖssの中間レベル
より低いレベルに設定される。
【００１５】前記インバータ回路２ａの出力信号はイン
バータ回路２ｃに入力され、同インバータ回路２ｃの出
力信号はインバータ回路２ｄに入力される。前記インバ
ータ回路２ｄの出力信号はＮチャネルＭＯＳトランジス
タＴr1を介してインバータ回路２ｆに入力され、同イン
バータ回路２ｆから出力信号ＯＵＴ１が出力される。
バータ回路２ｃに入力され、同インバータ回路２ｃの出
力信号はインバータ回路２ｄに入力される。前記インバ
ータ回路２ｄの出力信号はＮチャネルＭＯＳトランジス
タＴr1を介してインバータ回路２ｆに入力され、同イン
バータ回路２ｆから出力信号ＯＵＴ１が出力される。
【００１６】前記トランジスタＴr1のゲートには前記イ
ンバータ回路２ｃの出力信号が入力される。前記インバ
ータ回路２ｂの出力信号はインバータ回路２ｅに入力さ
れ、同インバータ回路２ｅの出力信号はＮチャネルＭＯ
ＳトランジスタＴr2を介してインバータ回路２ｇに入力
され、同インバータ回路２ｇから出力信号ＯＵＴ２が出
力される。
ンバータ回路２ｃの出力信号が入力される。前記インバ
ータ回路２ｂの出力信号はインバータ回路２ｅに入力さ
れ、同インバータ回路２ｅの出力信号はＮチャネルＭＯ
ＳトランジスタＴr2を介してインバータ回路２ｇに入力
され、同インバータ回路２ｇから出力信号ＯＵＴ２が出
力される。
【００１７】前記トランジスタＴr2のゲートには前記イ
ンバータ回路２ｂの出力信号が入力される。前記インバ
ータ回路２ｆ，２ｇの入力端子間には、フリップフロッ
プ回路３が接続され、両インバータ回路２ｆ，２ｇの入
力信号を常に相補信号としている。
ンバータ回路２ｂの出力信号が入力される。前記インバ
ータ回路２ｆ，２ｇの入力端子間には、フリップフロッ
プ回路３が接続され、両インバータ回路２ｆ，２ｇの入
力信号を常に相補信号としている。
【００１８】前記インバータ回路２ｆの入力端子は抵抗
値の高い抵抗Ｒ１を介して電源Ｖssに接続され、前記イ
ンバータ回路２ｇの入力端子は抵抗値の高い抵抗Ｒ２を
介して電源Ｖccに接続される。なお、抵抗Ｒ１，Ｒ２は
少なくともいずれかを設ければよい。
値の高い抵抗Ｒ１を介して電源Ｖssに接続され、前記イ
ンバータ回路２ｇの入力端子は抵抗値の高い抵抗Ｒ２を
介して電源Ｖccに接続される。なお、抵抗Ｒ１，Ｒ２は
少なくともいずれかを設ければよい。
【００１９】次に、上記のように構成された入力バッフ
ァ回路の動作を説明する。電源Ｖcc，Ｖssを供給した瞬
間に、インバータ回路２ｆ，２ｇの入力レベルが不定状
態となるときには、抵抗Ｒ１，Ｒ２の動作により出力信
号ＯＵＴ１はＨレベル、出力信号ＯＵＴ２はＬレベルに
設定される。
ァ回路の動作を説明する。電源Ｖcc，Ｖssを供給した瞬
間に、インバータ回路２ｆ，２ｇの入力レベルが不定状
態となるときには、抵抗Ｒ１，Ｒ２の動作により出力信
号ＯＵＴ１はＨレベル、出力信号ＯＵＴ２はＬレベルに
設定される。
【００２０】アドレス信号ＡinがＬレベルとなると、イ
ンバータ回路２ｃの出力信号はＬレベルとなって、トラ
ンジスタＴr1がオフされる。また、インバータ回路２ｂ
の出力信号はＨレベルとなってトランジスタＴr2がオン
され、インバータ回路２ｅのＬレベルの出力信号がイン
バータ回路２ｇに入力される。
ンバータ回路２ｃの出力信号はＬレベルとなって、トラ
ンジスタＴr1がオフされる。また、インバータ回路２ｂ
の出力信号はＨレベルとなってトランジスタＴr2がオン
され、インバータ回路２ｅのＬレベルの出力信号がイン
バータ回路２ｇに入力される。
【００２１】従って、出力信号ＯＵＴ１はＬレベルとな
り、フリップフロップ回路３の動作によりインバータ回
路２ｆの入力信号がＨレベルとなって、出力信号ＯＵＴ
２はＨレベルとなる。
り、フリップフロップ回路３の動作によりインバータ回
路２ｆの入力信号がＨレベルとなって、出力信号ＯＵＴ
２はＨレベルとなる。
【００２２】この状態から、図３に示すようにアドレス
信号ＡinがＬレベルからＨレベルに向かって立ち上がっ
て、インバータ回路２ｂのしきい値ＶthL を越えると、
インバータ回路２ｂの出力信号はＬレベルとなり、トラ
ンジスタＴr2はオフされる。
信号ＡinがＬレベルからＨレベルに向かって立ち上がっ
て、インバータ回路２ｂのしきい値ＶthL を越えると、
インバータ回路２ｂの出力信号はＬレベルとなり、トラ
ンジスタＴr2はオフされる。
【００２３】この状態では、トランジスタＴr1，Ｔr2は
ともにオフされ、フリップフロップ回路３の動作によ
り、出力信号ＯＵＴ１はＬレベル、出力信号ＯＵＴ２は
Ｈレベルに維持される。
ともにオフされ、フリップフロップ回路３の動作によ
り、出力信号ＯＵＴ１はＬレベル、出力信号ＯＵＴ２は
Ｈレベルに維持される。
【００２４】アドレス信号Ａinのレベルがさらに上昇し
て、インバータ回路２ａのしきい値ＶthH を越えると、
同インバータ回路２ａの出力信号はＬレベルとなり、イ
ンバータ回路２ｃの出力信号はＨレベルとなって、トラ
ンジスタＴr1がオンされる。
て、インバータ回路２ａのしきい値ＶthH を越えると、
同インバータ回路２ａの出力信号はＬレベルとなり、イ
ンバータ回路２ｃの出力信号はＨレベルとなって、トラ
ンジスタＴr1がオンされる。
【００２５】すると、インバータ回路２ｄのＬレベルの
出力信号がインバータ回路２ｆに入力され、図４に示す
ように出力信号ＯＵＴ１はＨレベル、出力信号ＯＵＴ２
はＬレベルに反転する。
出力信号がインバータ回路２ｆに入力され、図４に示す
ように出力信号ＯＵＴ１はＨレベル、出力信号ＯＵＴ２
はＬレベルに反転する。
【００２６】アドレス信号Ａinがインバータ回路２ｂの
しきい値ＶthL を越えてから、インバータ回路２ａのし
きい値ＶthH を越えるまでの間に、図３に示すように同
アドレス信号Ａinにしきい値ＶthH ，ＶthL 間のレベル
のグリッチＧが発生しても、インバータ回路２ａ，２ｂ
の出力信号が反転されることはなく、トランジスタＴr
1，Ｔr2はオフ状態に維持される。
しきい値ＶthL を越えてから、インバータ回路２ａのし
きい値ＶthH を越えるまでの間に、図３に示すように同
アドレス信号Ａinにしきい値ＶthH ，ＶthL 間のレベル
のグリッチＧが発生しても、インバータ回路２ａ，２ｂ
の出力信号が反転されることはなく、トランジスタＴr
1，Ｔr2はオフ状態に維持される。
【００２７】この結果、グリッチＧにより出力信号ＯＵ
Ｔ１，ＯＵＴ２にノイズが発生することはなく、アドレ
ス信号Ａinがインバータ回路２ａのしきい値ＶthH を越
えた時点で出力信号ＯＵＴ１，ＯＵＴ２が反転される。
Ｔ１，ＯＵＴ２にノイズが発生することはなく、アドレ
ス信号Ａinがインバータ回路２ａのしきい値ＶthH を越
えた時点で出力信号ＯＵＴ１，ＯＵＴ２が反転される。
【００２８】また、アドレス信号ＡinがＨレベルからＬ
レベルに向かって立ち下がる場合には、同アドレス信号
Ａinがインバータ回路２ａのしきい値ＶthH より低下す
ると、トランジスタＴr1，Ｔr2はともにオフ状態とな
る。
レベルに向かって立ち下がる場合には、同アドレス信号
Ａinがインバータ回路２ａのしきい値ＶthH より低下す
ると、トランジスタＴr1，Ｔr2はともにオフ状態とな
る。
【００２９】そして、アドレス信号Ａinがさらに低下し
て、インバータ回路２ｂのしきい値ＶthL よりさらに低
下すると、同インバータ回路２ｂの出力信号がＨレベル
となり、トランジスタＴr2がオンされる。
て、インバータ回路２ｂのしきい値ＶthL よりさらに低
下すると、同インバータ回路２ｂの出力信号がＨレベル
となり、トランジスタＴr2がオンされる。
【００３０】すると、インバータ回路２ｅのＬレベル出
力信号がインバータ回路２ｇに入力されて、出力信号Ｏ
ＵＴ２はＨレベル、出力信号ＯＵＴ１はＬレベルに反転
する。
力信号がインバータ回路２ｇに入力されて、出力信号Ｏ
ＵＴ２はＨレベル、出力信号ＯＵＴ１はＬレベルに反転
する。
【００３１】アドレス信号Ａinがインバータ回路２ａの
しきい値ＶthH より低下してから、インバータ回路２ｂ
のしきい値ＶthL より低下するまでの間に、アドレス信
号ＡinにグリッチＧが発生しても、インバータ回路２
ａ，２ｂの出力信号が反転されることはなく、トランジ
スタＴr1，Ｔr2はオフ状態に維持される。
しきい値ＶthH より低下してから、インバータ回路２ｂ
のしきい値ＶthL より低下するまでの間に、アドレス信
号ＡinにグリッチＧが発生しても、インバータ回路２
ａ，２ｂの出力信号が反転されることはなく、トランジ
スタＴr1，Ｔr2はオフ状態に維持される。
【００３２】この結果、グリッチＧにより出力信号ＯＵ
Ｔ１，ＯＵＴ２にノイズが発生することはなく、アドレ
ス信号Ａinがインバータ回路２ｂのしきい値ＶthL を越
えた時点で出力信号ＯＵＴ１，ＯＵＴ２が反転される。
Ｔ１，ＯＵＴ２にノイズが発生することはなく、アドレ
ス信号Ａinがインバータ回路２ｂのしきい値ＶthL を越
えた時点で出力信号ＯＵＴ１，ＯＵＴ２が反転される。
【００３３】以上のようにこの入力バッファ回路では、
アドレス信号Ａinが入力されるインバータ回路２ａ，２
ｂのしきい値を異なるしきい値ＶthH ，ＶthL に設定
し、アドレス信号Ａinの電圧レベルが両しきい値ＶthH
，ＶthL 間にあるときは、出力信号ＯＵＴ１，ＯＵＴ
２はフリップフロップ回路３の動作に基づいてその出力
レベルは一定に維持される。
アドレス信号Ａinが入力されるインバータ回路２ａ，２
ｂのしきい値を異なるしきい値ＶthH ，ＶthL に設定
し、アドレス信号Ａinの電圧レベルが両しきい値ＶthH
，ＶthL 間にあるときは、出力信号ＯＵＴ１，ＯＵＴ
２はフリップフロップ回路３の動作に基づいてその出力
レベルは一定に維持される。
【００３４】従って、アドレス信号Ａinに両しきい値Ｖ
thH ，ＶthL 間の電圧レベルでグリッチＧが発生して
も、同グリッチＧに起因する出力信号ＯＵＴ１，ＯＵＴ
２でのノイズの発生を防止することができる。
thH ，ＶthL 間の電圧レベルでグリッチＧが発生して
も、同グリッチＧに起因する出力信号ＯＵＴ１，ＯＵＴ
２でのノイズの発生を防止することができる。
【００３５】図４は、この発明を具体化した第二の実施
例を示す。この実施例は前記第一の実施例のインバータ
回路２ａ〜２ｅをセンスアンプ４，５で置き換えたもの
である。
例を示す。この実施例は前記第一の実施例のインバータ
回路２ａ〜２ｅをセンスアンプ４，５で置き換えたもの
である。
【００３６】前記センスアンプ４は、アドレス信号Ａin
の電圧レベルがしきい値ＶthH より高くなると、Ｈレベ
ルの出力信号ＳＡ１と、Ｌレベルの出力信号・バーＳＡ
１を出力する。
の電圧レベルがしきい値ＶthH より高くなると、Ｈレベ
ルの出力信号ＳＡ１と、Ｌレベルの出力信号・バーＳＡ
１を出力する。
【００３７】また、前記センスアンプ４は、アドレス信
号Ａinの電圧レベルがしきい値ＶthH より低くなると、
Ｌレベルの出力信号ＳＡ１と、Ｈレベルの出力信号・バ
ーＳＡ１を出力する。
号Ａinの電圧レベルがしきい値ＶthH より低くなると、
Ｌレベルの出力信号ＳＡ１と、Ｈレベルの出力信号・バ
ーＳＡ１を出力する。
【００３８】前記センスアンプ５は、アドレス信号Ａin
の電圧レベルがしきい値ＶthL より低くなると、Ｌレベ
ルの出力信号ＳＡ２と、Ｈレベルの出力信号・バーＳＡ
２を出力する。
の電圧レベルがしきい値ＶthL より低くなると、Ｌレベ
ルの出力信号ＳＡ２と、Ｈレベルの出力信号・バーＳＡ
２を出力する。
【００３９】また、前記センスアンプ５は、アドレス信
号Ａinの電圧レベルがしきい値ＶthH より高くなると、
Ｈレベルの出力信号ＳＡ２と、Ｌレベルの出力信号・バ
ーＳＡ２を出力する。
号Ａinの電圧レベルがしきい値ＶthH より高くなると、
Ｈレベルの出力信号ＳＡ２と、Ｌレベルの出力信号・バ
ーＳＡ２を出力する。
【００４０】従って、このような構成によりこの実施例
は前記第一の実施例と同様に動作する。図５は、この発
明を具体化した第三の実施例を示す。この実施例は前記
第一の実施例のフリップフロップ回路３をそれぞれ独立
した公知のフリップフロップ回路３ａ，３ｂに置き換え
たものである。
は前記第一の実施例と同様に動作する。図５は、この発
明を具体化した第三の実施例を示す。この実施例は前記
第一の実施例のフリップフロップ回路３をそれぞれ独立
した公知のフリップフロップ回路３ａ，３ｂに置き換え
たものである。
【００４１】このような構成により、前記第一の実施例
とは出力信号ＯＵＴ１，ＯＵＴ２が反転する以外は、同
様に動作する。上記実施例から把握できる請求項以外の
技術思想について、以下にその効果とともに記載する。
とは出力信号ＯＵＴ１，ＯＵＴ２が反転する以外は、同
様に動作する。上記実施例から把握できる請求項以外の
技術思想について、以下にその効果とともに記載する。
【００４２】（１）請求項１において、スイッチ回路
は、入力信号Ａinの電圧レベルが入力回路８のしきい値
ＶthH より低いレベルにあるとき、同入力回路８から出
力されるＬレベルの信号に基づいてオフされるＮチャネ
ルＭＯＳトランジスタＴr1と、入力信号Ａinの電圧レベ
ルが入力回路９のしきい値ＶthL より高いレベルにある
とき、同入力回路９から出力されるＬレベルの信号に基
づいてオフされるＮチャネルＭＯＳトランジスタＴr2で
構成した。入力信号Ａinの電圧レベルが両入力回路８，
９のしきい値ＶthH ，ＶthL 間にあるとき、両トランジ
スタＴr1，Ｔr2をオフさせて、出力信号ＯＵＴ１，ＯＵ
Ｔ２をフリップフロップ回路３で電源Ｖccレベルと電源
Ｖssレベルに維持することができる。
は、入力信号Ａinの電圧レベルが入力回路８のしきい値
ＶthH より低いレベルにあるとき、同入力回路８から出
力されるＬレベルの信号に基づいてオフされるＮチャネ
ルＭＯＳトランジスタＴr1と、入力信号Ａinの電圧レベ
ルが入力回路９のしきい値ＶthL より高いレベルにある
とき、同入力回路９から出力されるＬレベルの信号に基
づいてオフされるＮチャネルＭＯＳトランジスタＴr2で
構成した。入力信号Ａinの電圧レベルが両入力回路８，
９のしきい値ＶthH ，ＶthL 間にあるとき、両トランジ
スタＴr1，Ｔr2をオフさせて、出力信号ＯＵＴ１，ＯＵ
Ｔ２をフリップフロップ回路３で電源Ｖccレベルと電源
Ｖssレベルに維持することができる。
【００４３】
【発明の効果】以上詳述したように、この発明は入力信
号にノイズが混入した場合にも安定した出力信号を出力
可能とした入力バッファ回路を提供することができる。
号にノイズが混入した場合にも安定した出力信号を出力
可能とした入力バッファ回路を提供することができる。
【図１】本発明の原理説明図である。
【図２】第一の実施例を示す回路図である。
【図３】第一の実施例の動作を示す波形図である。
【図４】第二の実施例を示す回路図である。
【図５】第三の実施例を示す回路図である。
【図６】従来例を示す回路図である。
【図７】従来例の動作を示す波形図である。
６ 反転回路 ７ 非反転回路 ８ 入力回路 ９ 入力回路 １０ スイッチ回路 １１ スイッチ回路 ＶthH しきい値 ＶthL しきい値 Ａin 入力信号 ＯＵＴ１，ＯＵＴ２ 相補出力信号
Claims (3)
- 【請求項１】 入力信号（Ａin）の入力に基づいて、該
入力信号（Ａin）と逆相の信号を出力する反転回路
（６）と、該入力信号（Ａin）と同相の信号を出力する
非反転回路（７）とから構成される入力バッファ回路で
あって、 前記入力信号（Ａin）が入力される前記反転回路（６）
の入力回路（８）のしきい値（ＶthH ）は、前記非反転
回路（７）の入力回路（９）のしきい値（ＶthL ）より
高いレベルとし、前記反転回路（６）は前記入力信号
（Ａin）が前記しきい値（ＶthH ）より高いレベルとな
った時に閉路されるスイッチ回路（１０）を介して出力
信号を出力し、前記非反転回路（７）は前記入力信号
（Ａin）が前記しきい値（ＶthH ）より低いレベルとな
った時に閉路されるスイッチ回路（１１）を介して出力
信号を出力し、前記反転回路（６）及び非反転回路
（７）の出力信号をラッチ回路（３）を介して相補出力
信号（ＯＵＴ１，ＯＵＴ２）として出力することを特徴
とする入力バッファ回路。 - 【請求項２】 前記入力回路はしきい値の異なるインバ
ータ回路（２ａ，２ｂ）で構成したことを特徴とする請
求項１記載の入力バッファ回路。 - 【請求項３】 前記入力回路はしきい値の異なるセンス
アンプ（４，５）で構成したことを特徴とする請求項１
記載の入力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6046170A JPH07264041A (ja) | 1994-03-16 | 1994-03-16 | 入力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6046170A JPH07264041A (ja) | 1994-03-16 | 1994-03-16 | 入力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07264041A true JPH07264041A (ja) | 1995-10-13 |
Family
ID=12739556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6046170A Withdrawn JPH07264041A (ja) | 1994-03-16 | 1994-03-16 | 入力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07264041A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100380025B1 (ko) * | 2001-04-18 | 2003-04-18 | 삼성전자주식회사 | 반도체 메모리 장치에 적용되는 입력 버퍼의 노이즈면역성 향상장치 |
| KR100688591B1 (ko) * | 2006-04-21 | 2007-03-02 | 삼성전자주식회사 | 위상 분할기 |
| EP2128636A1 (en) | 2008-05-27 | 2009-12-02 | Fujitsu Limited | Transmission delay analyzing apparatus, program and method |
-
1994
- 1994-03-16 JP JP6046170A patent/JPH07264041A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100380025B1 (ko) * | 2001-04-18 | 2003-04-18 | 삼성전자주식회사 | 반도체 메모리 장치에 적용되는 입력 버퍼의 노이즈면역성 향상장치 |
| KR100688591B1 (ko) * | 2006-04-21 | 2007-03-02 | 삼성전자주식회사 | 위상 분할기 |
| EP2128636A1 (en) | 2008-05-27 | 2009-12-02 | Fujitsu Limited | Transmission delay analyzing apparatus, program and method |
| US7954076B2 (en) | 2008-05-27 | 2011-05-31 | Fujitsu Limited | Transmission delay analyzing apparatus, medium recording transmission delay analyzing program, and transmission delay analyzing method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010605 |