KR100937812B1 - 어드레스 전달 회로 - Google Patents

Abstract

패스 신호에 따라 턴온되어 어드레스를 출력 단자로 제공하기 위한 전달 소자; 파워 업시 상기 패스 신호를 제 1 레벨로 유지시켜 상기 전달 소자를 오프상태로 유지시키기 위한 제 1 수단; 상기 파워 업 전후에 칩 셀렉트 신호가 변하더라도 상기 패스 신호를 상기 제 1 레벨로 유시키기 위한 제 2 수단; 및 사용자의 의도에 따라 상기 칩 셀렉트 신호를 변화시켜 상기 패스 신호를 제 2 레벨로 만들어 상기 전달 소자를 턴온시키기 위한 제 3 수단을 포함하는 어드레스 전달 회로가 개시된다.

MRS, 어드레스

Description

어드레스 전달 회로{Circuit for transferring an address}

도 1 은 종래 기술에 따른 어드레스 전달 회로도이다.

도 2 는 도 1의 동작 설명을 위한 파형도이다.

도 3 은 본 발명에 따른 어드레스 전달 회로도이다.

도 4 는 도 3의 동작을 설명하기 위한 파형도이다.

* 도면의 주요 부분에 대한 부호의 설명

10, 40: 펄스 생성기 20, 50, 60:래치

본 발명은 어드레스 전달 회로에 관한 것으로, 특히 파워 업 동작이 진행될 때 MRS(Mode Register Set)에 에러 없이 어드레스를 제공하기 위한 어드레스 전달 회로에 관한 것이다.

일반적으로 반도체 메모리 소자에 사용되는 MRS는 입력되는 어드레스에 따라 특정한 코드를 발생하여 카스 레이턴시(CAS latency) 등을 제어하게 된다. 어드레스는 어드레스 전달 회로를 통해 MRS에 제공되는데 파워 업이 진행될 때 파워 업 신호가 다른 입력 신호((cs1, cs2, /we, /ub 및 /lb, address)보다 먼저 어드레스 전달 회로에 입력되는 경우 MRS가 동작하여 원하지 않는 코드가 생성된다. 그로인하여 칩이 정상적인 동작을 하지 못하고 MRS에 의한 STM(Special Test Mode)으로 진입되어 칩의 오동작을 유발하게 된다.

이러한 종래 기술을 도 1 및 도 2를 참조하여 설명하기로 한다.

MRS 모드는 칩 셀렉트 신호(cs2)가 하이 레벨에서 로우 레벨로 천이하는 경우에 진입된다. 파워 업 신호(pwrup)가 하이 상태로 들어 올 때 칩 셀렉트 신호(cs2)가 로우 값을 가지고 있으면 인버터(I1)의 출력은 하이 상태가 된다. 그러므로 입력 신호가 하이 상태 일 때 예를 들어 3 나노 초(ns)동안 로우 펄스를 생성하는 펄스 생성기(10)의 출력은 하이 상태가 된다. 따라서 NOR 게이트(G1)의 출력은 하이 상태가 되고 인버터 출력(I3)은 로우 상태가 된다. 전달 게이트(T1)가 턴온되어 어드레스(address)가 래치(20)에 래치된다. 래치(20)의 출력은 인버터(I5)에 의해 반전된다. 인버터(I5)의 출력(reg_a)이 MRS(도시안됨)로 들어가는 어드레스가 된다. 그로인하여 워하지 않는 MRS 모드로 진입된다. 이후에 칩 셀렉트 신호(cs2)가 로우 레벨에서 하이 레벨로 천이 하면 인버터(I5)의 출력(reg_a)이 이후의 레지스터를 업데이트하여 알지 못하는 STM으로 진입한다. 그로인해 칩이 정상적인 동작을 하지 못하게 된다.

도 2에 도시된 바와 같이, 종래의 회로에서는 파워 업 신호(pwrup)와 칩 셀렉트 신호(cs2)사이의 타이밍에서 전달 게이트에 입력되는 패스 신호(pass)가 하이 상태로 되므로 MRS 모드로 진입되어 STM 상태로 동작하는 경우가 발생할 수 있다.

도 2에서 "a"구간의 경우에는 파워 업 이후에 칩셀렉트 신호(cs2)가 계속 로 우 상태를 유지하는 경우로 일반적인 MRS 모드 진입으로 볼 수 있지만 아직 입력 레벨이 정해지지 않은 상태이므로 원치 않는 MRS 모드로 진입할 가능성이 있다.

도 2에서 "b"구간의 경우에는 "a"구간에서 MRS 모드로 진입한 후에 칩 셀렉트 신호(cs2)가 로우 상태에서 하이 상태로 변하면서 원하지 않는 STM으로 진입되어 칩의 오동작을 유도하게 된다.

따라서 본 발명은 최초 상태에서는 칩 셀렉트 신호와 파워 업에 상관없이 MRS 모드 진입을 차단되게 함으로써 상술한 단점을 해소할 수 있는 어드레스 전달 회로를 제공하는데 그 목적이 있다.

상술한 목적을 달성하기 위한 본 발명에 따른 어드레스 전달 회로는 패스 신호에 따라 턴온되어 어드레스를 출력 단자로 제공하기 위한 전달 소자;

파워 업시 상기 패스 신호를 제 1 레벨로 유지시켜 상기 전달 소자를 오프상태로 유지시키기 위한 제 1 수단;

상기 파워 업 전후에 칩 셀렉트 신호가 변하더라도 상기 패스 신호를 상기 제 1 레벨로 유시키기 위한 제 2 수단; 및

사용자의 의도에 따라 상기 칩 셀렉트 신호를 변화시켜 상기 패스 신호를 제 2 레벨로 만들어 상기 전달 소자를 턴온시키기 위한 제 3 수단을 포함한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.

도 3 은 본 발명에 따른 어드레스 전달 회로도로써 도 4를 참조하여 그 동작 을 상세히 설명하기로 한다.

파워 업 신호(pwrup)가 로우 레벨이면 인버터(I8)의 출력이 하이 레벨이므로 NMOS 트랜지스터(N3)가 턴온된다. 그러므로 노드(K1)는 로우 상태를 유지한다. 래치(60)의 출력은 하이 상태가 되므로 인버터(I9)의 출력은 로우 상태가 된다. 따라서 인버터(I10)의 출력은 하이 상태가 되므로 전달 게이트(T2)는 턴오프된다.

파워 업시 정상적으로 칩 셀렉트 신호가 하이 레벨에서 로우 레벨로 떨어지면 인버터(I6)의 출력은 하이 상태가 되므로 펄스 생성기(10)는 예를 들어 3 나노 초 동안 로우 펄스를 생성한다. 펄스 생성기(10)의 출력에 따라 PMOS 트랜지스터(P1)가 턴온되어 노드(K1)는 하이 상태가 된다 래치(60)의 출력은 로우 상태가 되고 인버터(I9)의 출력은 하이 상태가 된다. 그러므로 전달 게이트(T2)가 턴온되어 어드레스(address)가 래치(50)에 래치된다. 래치(50)의 출력은 인버터(I10)에 의해 반전된다. 인버터(I10)의 출력(reg_a)이 MRS에 제공된다.

도 2의 "c"구간에서 파워 업 신호(pwrup)가 로우인 상태에서 칩 셀렉트 신호(cs2)가 로우 레벨에서 하이 레벨로 천이하는 경우가 발생하더라도 인버터(I8)의 출력은 하이 상태를 유지하므로 전달 게이트(T2)를 열어 주기 위한 패스 신호(pass)는 로우 상태를 계속 유지하게 된다.

또한, 도 2의 "c"구간에서 파워 업 신호가 로우 레벨에서 하이 레벨로 천이하고 칩 셀렉트 신호(cs2)가 로우 상태를 유지하는 경우를 설명하기로 한다.

파워 업 신호(pwrup)가 하이 상태이므로 펄스 생성기(40)에서 예를 들어 3나노 초 동안 로우 펄스를 생성한다. 그러므로 인버터(I7)의 출력이 하이 상태가 되 므로 NMOS 트랜지스터(N1)가 턴온된다. 또한 칩 셀렉트 신호(cs2)가 로우 상태이므로 인버터(I6)의 출력은 하이 상태가 된다. 그러므로 NMOS 트랜지스터(N2)가 턴온되므로 노드(K1)는 로우 레벨로 된다. 따라서 전달 게이트(T2)는 닫혀 있는 상태가 된다.

또한, 파워 업 신호가 하이 레벨이고 칩 셀렉트 신호(cs2)가 로우 상태에서 하이 상태로 천이하는 경우에도 래치(60)가 하이 상태를 래치 하고 있으므로 인버터(I9)의 출력은 로우 상태를 유지한다. 그러므로 전달 게이트(T2)는 계속 닫혀 있게 된다.

이와 같이 본 발명에 의하면 전달 게이트(T2)를 열어주기 위한 패스 신호(pass)가 로우 상태를 유지하고 있기 때문에 최초 파워 업 전후에 칩 셀렉트 신호(cs2)가 로우 또는 하이 레벨로 변하더라도 MRS에 어드레스가 전달되지 않게 된다.

즉, 사용자가 의도적으로 칩 셀렉트 신호(cs2)를 하이 레벨에서 로우 레벨로 만들어 줄때만 패스 신호가 하이 레벨로 바뀌게 되어 그로인하여 어드레스(address)가 MRS에 제공된다.

상술한 바와 같이 본 발명에 의하면 파워 업 시에는 MRS로진입되는 어드레스를 원천적으로 막고 사용자가 의도적으로 MRS 모드로 진입하고자 할 때만 MRS 모드로 진입하게 하여 칩의 오동작을 방지할 수 있는 탁월한 효과가 있다.

Claims (6)

1. 패스 신호에 따라 턴온되어 어드레스를 출력 단자로 제공하기 위한 전달 소자;

   파워 업시 상기 패스 신호를 제 1 레벨로 유지시켜 상기 전달 소자를 오프상태로 유지시키기 위한 제 1 수단;

   상기 파워 업 전후에 칩 셀렉트 신호가 변하더라도 상기 패스 신호를 상기 제 1 레벨로 유시키기 위한 제 2 수단; 및

   사용자의 의도에 따라 상기 칩 셀렉트 신호를 변화시켜 상기 패스 신호를 제 2 레벨로 만들어 상기 전달 소자를 턴온시키기 위한 제 3 수단을 포함하는 어드레스 전달 회로.
2. 제 1 항에 있어서,

   상기 제 1 수단은 상기 파워 업 신호에 따라 턴온되어 제 1 노드를 접지 상태로 만들기 위한 스위칭 소자; 및

   상기 제 1 노드의 전위를 래치하여 상기 패스 신호를 생성하는 래치를 포함하는 어드레스 전달 회로.
3. 제 2 항에 있어서,

   상기 스위칭 소자는 트랜지스터인 어드레스 전달 회로.
4. 제 1 항에 있어서,

   상기 제 2 수단은 파워 업 신호에 따라 일정 시간 동안 로우 펄스를 생성하기 위한 펄스 생성기;

   상기 펄스 생성기의 출력과 상기 칩 셀렉트 신호에 따라 턴온되어 제 1 노드를 접지 레벨로 만들기 위해 상기 제 1 노드와 접지 간에 직렬 접속된 제 1 및 제 2 트랜지스터; 및

   상기 제 1 노드의 전위를 래치하여 상기 패스 신호를 생성하기 위한 래치를 포함하는 어드레스 전달 회로.
5. 제 1 항에 있어서,

   상기 제 3 수단은 상기 칩 셀렉트 신호에 따라 일정시간 동안 로우 펄스를 생성하기 위한 펄스 생성기;

   상기 펄스 생성기의 출력에 따라 제 1 노드를 하이 레벨로 만들기 위한 트랜지스터;

   상기 제 1 노드의 전위를 래치하여 상기 패스 신호를 생성하기 위한 래치를 포함하는 어드레스 전달 회로.
6. 제 5 항에 있어서,

   상기 트랜지스터는 PMOS 트랜지스터인 어드레스 전달 회로.

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