KR100583151B1 - 쓰기 동작에서만 데이터, 데이터스트로브, 및 데이터마스크 버퍼를 활성화시키는 디디알 에스디램 - Google Patents

Abstract

본 발명은 DDR SDRAM에 있어서 데이터입력버퍼, 데이터스트로브버퍼, 및 데이터마스크버퍼를 쓰기동작시에만 인에이블시켜 전류의 소모를 줄이기 위한 것으로서, 이를 위한 본 발명은 DDR SDRAM에 있어서, 라스, 카스, 라이트인에이블, 칩셀렉트신호, 읽기동작에서 액티브되는 제1제어신호, 버스트렝스에 의해 제어되는 제2제어신호, 및 칩에 전원이 인가되면서 액티브되는 파워업신호에 응답하여 데이터 쓰기동작에서 액티브되는 버퍼제어신호를 생성하는 입력버퍼제어신호 생성부; 상기 버퍼제어신호에 응답하여 외부에서 입력되는 데이터를 입력하는 데이터 입력 버퍼; 상기 버퍼제어신호에 응답하여 데이터마스크 신호를 입력하는 데이터마스크 버퍼; 상기 버퍼제어신호에 응답하여 데이터스트로브신호를 입력하는 데이터스트로브 버퍼를 포함하여 이루어진다.

DDR SDRAM, 버퍼제어신호, 데이터입력버퍼, 데이터마스크버퍼, 데이터스트로브버퍼.

Description

쓰기 동작에서만 데이터, 데이터스트로브, 및 데이터마스크 버퍼를 활성화 시키는 디디알 에스디램{Write scheme for activating data, data strobe, and datamask buffer in DDR SDRAM}

도1a 및 도1b는 종래의 SDRAM의 쓰기동작 타이밍 다이아그램.

도2는 본 발명의 일실시예에 따른 DDR SDRAM의 입력 버퍼의 블록 다이아그램.

도3은 본 발명의 일실시예에 따른 버퍼제어신호 생성부의 상세 회로도.

도4는 본 발명의 일실시예에 따른 쓰기동작 타이밍 다이아그램.

* 도면의 주요 부분에 대한 부호의 설명

210 : 제어신호 생성부 230 : 데이터 입력버퍼

250 : 데이터스트로브버퍼 270 : 데이터마스크버퍼

en_dindsz : 버퍼제어신호

본 발명은 차세대 메모리소자인 DDR(Double Data Rate) SDRAM(Synchronous DRAM)에 관한 것으로, 특히 DDR SDRAM의 쓰기동작시에만 액티브되는 데이터입력신호 DQ, 데이터스트로브(data strobe)신호 DS, 및 데이터마스크(data mask)신호 DM의 입력 버퍼에 관한 것이다.

잘 알려진 바와 같이, 반도체메모리소자중 DRAM은 동작 속도 향상을 위하여 외부의 시스템 클럭에 동기되어 동작하는 싱크로너스 DRAM(이하, SDRAM)이 널리 사용되고 있다. 통상의 SDRAM은 클럭의 라이징(rising) 에지(edge)에 동기시켜 클럭의 한 주기에 걸쳐 하나의 데이터를 입출력하는 소자인데 반하여, DDR SDRAM은 클럭 라이징 및 폴링(falling) 에지에 동기되어 연속적으로 두 개의 데이터가 입출력될 수 있다. 따라서, 클럭의 주파수를 증가시키지 않더라도 종래의 SDRAM에 비해 최소한 두 배 이상의 동작속도를 구현할 수 있어 차세대 DRAM으로서 크게 각광받고 있다.

입출력되는 데이터들의 정확한 타이밍을 메모리 장치 외부의 중앙처리장치(CPU)나 제어기(Controller)와 정보를 주고받고, 메모리 칩셋(Chip Set)에서의 각 칩들 간에 발생되는 타임스큐(Time Skew)를 최소화하기 위하여, 메모리 칩은 데이터 입출력시 데이터와 함께 데이터스트로브신호(Data Strobe Signal : DQS)를 사용한다.

데이터마스크신호 DM은 데이터의 쓰기 동작 시에 상기 데이터스트로브신호 DS에 동기되어 쓰기데이터를 마스크(mask)한다. 또한 데이터가 입력되는 도중에 프 리차지 동작을 수행하는 경우에도 상기 데이터마스크신호 DM이 액티브되어 쓰기 데이터를 마스크한다.

도1a 및 도1b의 종래의 SDRAM의 쓰기동작의 타이밍 다이아그램을 참조하면, 종래의 SDRAM에서는 보는 바와 같이 외부 쓰기 명령어가 들어가는 것과 동시에 데이터 DQ와 데이터 마스크 DM이 같이 들어가기 때문에 데이터 입력버퍼와 데이터 마스크버퍼가 항상 턴-온(turn-on)되어 있어야 한다.

이런 경우 쓰기 동작 이외에도 버퍼가 동작하여 불필요한 전류가 흐르는데 여기서 흐르는 전류량은 대략 버퍼 한개당 400㎂가 흐르고 버퍼 갯수가 데이터 버퍼 16개 데이터 마스크 버퍼 2개일 경우 약 18×400㎂ = 7.2㎃가 불필요하게 소모된다.

본 발명은 상술한 바와 같은 종래기술의 문제점을 해결하기 위한 것으로서, 데이터입력버퍼, 데이터스트로브버퍼, 및 데이터마스크버퍼를 쓰기동작시에만 인에이블시켜 전류의 소모를 줄인 DDR SDRAM을 제공하는 데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명은 DDR SDRAM에 있어서, 라스, 카스, 라이트인에이블, 칩셀렉트신호, 읽기동작에서 액티브되는 제1제어신호, 버스트렝스에 의해 제어되는 제2제어신호, 및 칩에 전원이 인가되면서 액티브되는 파워업신호에 응답하여 데이터 쓰기동작에서 액티브되는 버퍼제어신호를 생성하는 입력버퍼제어신호 생성부; 상기 버퍼제어신호에 응답하여 외부에서 입력되는 데이터를 입력하는 데이터 입력 버퍼; 상기 버퍼제어신호에 응답하여 데이터마스크 신호를 입력하는 데이터마스크 버퍼; 상기 버퍼제어신호에 응답하여 데이터스트로브신호를 입력하는 데이터스트로브 버퍼를 포함하여 이루어진다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도2는 본 발명의 일실시예에 따른 DDR SDRAM의 입력버퍼의 블럭 다이아그램으로서, 라스 ras, 카스 cas, 라이트인에이블 we, 칩셀렉트신호 cs, 읽기동작에서 액티브되는 제1제어신호 casp_rd, 버스트렝스(burst length)에 의해 제어되는 제2제어신호 ybst, 및 칩에 전원이 인가되면서 액티브되는 파워업신호 pwrup에 응답하여 데이터 쓰기동작에서 액티브되는 버퍼제어신호 en_dindsz를 생성하는 버퍼제어신호 생성부(210)와, 상기 버퍼제어신호 en_dindsz에 응답하여 외부에서 입력되는 데이터 DQ를 입력하는 데이터 입력 버퍼(230)와, 상기 버퍼제어신호 en_dindsz에 응답하여 데이터마스크신호 DM을 입력하는 데이터마스크버퍼(270)와, 상기 버퍼제어신호 en_dindsz에 응답하여 데이터스트로브신호 DS를 입력하는 데이터스트로브버퍼(250)로 이루어진다.

도3은 본 발명의 일실시예에 따른 버퍼제어신호 생성부의 상세회로도로서, 상기 라스 ras, 상기 카스 cas, 상기 라이트인에이블 we, 및 상기 칩셀렉트신호 cs 를 입력받아 제1출력노드신호 stdby_1을 생성하는 입력단(310)과, 상기 제1제어신호 casp_rd와 상기 파워업신호 pwrup에 응답하여 상기 제1출력노드신호 stdby_1을 클럭에 동기시켜 다단계의 지연을 통해 상기 라스 ras, 카스 cas, 라이트인에이블 we, 칩셀렉트 cs가 인가되고 2클럭 이후에 액티브되어 라이트동작을 제어하는 제3제어신호 casp_wt를 출력하는 제3제어신호생성부(330)와, 상기 제1출력노드신호 stdby_1과 상기 제1출력노드 stdby_1을 지연한 신호 및 상기 제1출력노드신호 stdby_1을 클럭에 동기되어 지연한 신호를 부정논리곱하여 상기 제3제어신호 casp_wt와 논리합하여 제2출력노드신호 wt_stdby를 생성하는 제2출력노드생성부(350)와, 상기 제2출력노드신호 wt_stdby와 반전된 상기 제1제어신호 /casp_rd에 응답하여 상기 버퍼제어신호 en_dindsz를 액티브시키고 상기 제1제어신호 casp_rd또는 제2제어신호 ybst에 응답하여 상기 버퍼제어신호 en_dindsz를 디스에이블시키는 출력단(370)을 구비하여 이루어진다.

도4의 본 발명의 일실시예에 따른 쓰기동작의 타이밍 다이아그램을 참조하여 상기와 같은 구성을 갖는 본 발명의 동작에 대해서 살펴본다.

이에 앞서 도1b의 DDR SDRAM의 쓰기 동작 타이밍 다이아그램을 살펴보면, 쓰기명령신호 WT가 인가되고 나서 데이터스트로브신호 DS가 인가되고 클럭에 동기를 맞추어 데이터 DQ와 데이터마스크 DM이 인가된다. 즉 DDR SDRAM에서는 쓰기 명령신호가 인가되고 나서 소정의 시간뒤에 데이터 DQ와 데이터마스크 DM 및 데이터스트로브 DS가 인가되므로 상기 데이터 DQ, 데이터마스크 DM, 및 데이터스트로브 DQ 버퍼를 온-오프(on-off)할 수 있는 시간적 여유를 갖고 있어 쓰기동작에서만 상기 버 퍼들을 인에이블시켜서 쓰기동작을 수행하고, 쓰기동작이 종료되거나 읽기 명령이 들어오는 경우에 상기 버퍼들을 디스에이블시키는 것이다.

이를 위한 제어신호의 생성은 도3을 참조하여 살펴본다.

입력단(310)으로 카스 cas, 라스 ras, 라이트인에이블 we, 및 칩셀렉트 cs신호가 "하이"의 펄스로 액티브되면, 제1출력노드신호 stdby_1이 "로우" 레벨로 풀다운되고, 이는 제2출력노드신호생성부(350)에서 상기 제2출력노드신호 wt_stdby를 "하이"로 액티브시킨다.

상기 액티브된 제2출력노드신호 wt_stdby와 "하이"로 액티브된 상기 반전된 제2제어신호 casp_rd에 응답하여 상기 출력단(370)에서 상기 버퍼제어신호 en_dindsz를 "로우"로 인에이블시켜 상기 버퍼들로 인가한다.

상기 제3제어신호생성부(330)에서는 상기 제1출력노드신호 stdby_1가 클럭 clkp에 동기되어 전달되면서 상기 제1제어신호 casp_rd와 상기 파워업신호 pwrup에 응답하여 상기 제3제어신호 casp_wt를 2클럭 후에 "하이"로 액티브시킨다.

상기 제3제어신호 casp_wt가 "하이"로 액티브되면서 제2출력노드신호 wt_stdby를 "하이"로 액티브시킴으로서, 상기 버퍼제어신호 en_dindsz를 "하이"레벨로 유지한다.

쓰기동작이 종료되어 상기 제2제어신호 ybst와 상기 제2출력노드신호 wt_stdby가 "로우"로 디스에이블되면 상기 버퍼제어신호 en_dindsz를 디스에이블시켜 상기 버퍼들을 디스에이블시키거나, 읽기동작이 시작되어 읽기명령신호 RD가 인가되어 상기 제1제어신호 casp_rd가 "하이"로 인가되어 상기 출력단의 풀업 PMOS트 랜지스터 PM37을 턴-온시켜 버퍼제어신호 en_dinisz를 "하이"로 풀업시킨다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 이루어지는 본 발명은, DDR SDRAM에 있어서 데이터입력버퍼, 데이터스트로브버퍼, 및 데이터마스크버퍼를 쓰기동작시에만 인에이블시켜 전류의 소모를 줄임으로서 안정적인 동작을 가능하게 한다.

Claims (2)

1. DDR SDRAM에 있어서,

   라스, 카스, 라이트인에이블, 칩셀렉트신호, 읽기동작에서 액티브되는 제1제어신호, 버스트렝스에 의해 제어되는 제2제어신호, 및 칩에 전원이 인가되면서 액티브되는 파워업신호에 응답하여, 데이터 쓰기동작에서 액티브되는 버퍼제어신호를 생성하는 입력버퍼제어신호 생성부;

   상기 버퍼제어신호에 응답하여 외부에서 입력되는 데이터를 입력하는 데이터 입력 버퍼;

   상기 버퍼제어신호에 응답하여 데이터마스크 신호를 입력하는 데이터마스크 버퍼;

   상기 버퍼제어신호에 응답하여 데이터스트로브신호를 입력하는 데이터스트로브 버퍼

   를 포함하여 이루어지는 DDR SDRAM.
2. 제1항에 있어서,

   상기 버퍼제어신호 생성부는,

   상기 라스, 카스, 라이트인에이블, 칩셀렉트신호 및 상기 파워업신호를 입력받아 제1출력노드신호를 생성하는 입력단;

   상기 제1제어신호와 상기 파워업신호에 응답하여 상기 제1출력노드신호를 클럭에 동기시켜 다단계의 지연을 통해 상기 라스, 카스, 라이트인에이블, 칩셀렉트가 인가되고 2클럭 이후에 액티브되어 라이트동작을 제어하는 제3제어신호를 출력하는 제3제어신호생성부;

   상기 제1출력노드신호와 상기 제1출력노드신호를 지연한 신호 및 상기 제1출력노드신호를 클럭에 동기되어 지연한 신호를 부정논리곱하여 상기 제3제어신호와 논리합하여 제2출력노드신호를 생성하는 제2출력노드생성부;

   상기 제2출력노드신호와 반전된 상기 제1제어신호에 응답하여 상기 버퍼제어신호를 액티브시키고 상기 제1제어신호 또는 제2제어신호에 응답하여 상기 버퍼제어신호를 디스에이블시키는 출력단

   을 구비하여 이루어지는 것을 특징으로 하는 DDR SDRAM.

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