KR100816718B1

KR100816718B1 - 동기식 반도체 메모리 소자

Info

Publication number: KR100816718B1
Application number: KR1020020016969A
Authority: KR
Inventors: 김경환; 이일호
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-03-28
Filing date: 2002-03-28
Publication date: 2008-03-27
Also published as: KR20030078134A

Abstract

본 발명은 반도체 메모리에 관한 것으로, 특히 동기식 반도체 메모리 소자의 커맨드 처리 기술에 관한 것이다. 본 발명은 애디티브 레이턴시를 가진 동기식 메모리 소자에서 컬럼 커맨드의 발동 시점을 실질적으로 앞당겨 커맨드 처리 성능을 향상시킬 수 있는 동기식 반도체 메모리 소자를 제공하는데 그 목적이 있다. 또한, 본 발명은 애디티브 레이턴시의 적용 여부에 따라 선택적으로 컬럼 커맨드 발동 시점을 조절할 수 있는 동기식 반도체 메모리 소자를 제공하는데 그 목적이 있다. 본 발명은 컬럼어드레스스트로브 펄스를 생성할때, 외부클럭(CLK)으로부터 생성된 내부클럭을 해당 외부클럭 에지 보다 앞선 위상의 지연고정루프(Delay Locked Loop) 클럭을 사용하여 생성함으로써, 컬럼 커맨드의 발동 시점을 실질적으로 앞당겨 동기식 반도체 메모리 소자의 커맨드 처리 성능을 향상시킬 수 있다.

동기식 반도체 메모리, 컬럼어드레스스트로브 펄스, 지연고정루프 클럭, 컬럼 커맨드, 애디티브 레이턴시

Description

동기식 반도체 메모리 소자{Synchronous semiconductor memory device}

도 1은 애디티브 레이턴시(Additive Latency)가 없는 일반적인 DDR SDRAM의 커맨드 처리 과정을 나타낸 타이밍 다이어그램.

도 2는 애디티브 레이턴시(AL)에 따른 DDR SDRAM의 컬럼 커맨드의 파형도.

도 3은 본 발명에 따른 컬럼어드레스스트로브 펄스 생성기의 블럭 구성도.

도 4는 본 발명의 일 실시예에 따른 동기식 반도체 메모리 소자의 컬럼어드레스스트로브 펄스 생성 블럭의 구성도.

도 5는 상기 도 4의 컬럼어드레스스트로브 펄스 생성 블럭의 동작 파형도.

* 도면의 주요부분에 대한 부호의 설명

30 : 컬럼어드레스스트로브 펄스 생성기

DLL_CLK : DLL 클럭

CAS_RD/WT : 컬럼어드레스스트로브 펄스

본 발명은 반도체 메모리에 관한 것으로, 특히 동기식 반도체 메모리 소자의 커맨드 처리 기술에 관한 것이다.

최근의 반도체 메모리 분야의 주된 이슈는 집적도에서 동작 속도로 변모하고 있다. 이에 따라 DDR SDRAM(Double Data Rate Synchronous DRAM), RAMBUS DRAM 등의 고속 동기식 메모리가 반도체 메모리 분야의 새로운 화두로 떠오르고 있다.

동기식 메모리는 외부의 시스템 클럭에 동기되어 동작하는 메모리를 말하며, DRAM 중에서는 현재 양산 메모리 시장의 주류를 이루고 있는 SDRAM이 이에 속한다. SDRAM은 입/출력 동작을 클럭의 라이징 에지(rising edge)에 동기시켜 매 클럭마다 한번의 데이터 액세스를 수행하게 된다. 이에 비해, DDR SDRAM 등의 고속 동기식 메모리는 클럭의 라이징 에지 뿐만 아니라, 폴링 에지(falling edge)에도 입/출력 동작이 동기되어 매 클럭마다 두번의 데이터 액세스가 가능한 특징이 있다.

도 1은 애디티브 레이턴시(Additive Latency)가 없는 일반적인 DDR SDRAM의 커맨드 처리 과정을 나타낸 타이밍 다이어그램이다.

도 1을 참조하면, 리드(READ), 라이트(WRITE) 등의 커맨드는 보통 외부클럭(CLK)의 라이징 에지(rising edge)를 받아서 입력된다. 외부클럭(CLK)으로부터 생성된 내부클럭(CLK_P)은 내부적으로 각 커맨드와 관련된 신호를 발생시키기 위한 기본 신호이다. 일단 커맨드가 들어오게 되면, 도시된 바와 같이 내부클럭(CLK_P)을 받아서 리드(READ), 라이트(WRITE)와 관련된 펄스(CAS_RD, CAS_WT)가 발생된다. 리드 또는 라이트의 경우, CAS_RD 또는 CAS_WT 펄스가 생성된 이후에 비로소 커맨드가 수행되기 위한 동작들이 진행된다. 여기서, CAS_WT 펄스의 경우에는 CAS_RD 펄스와는 달리 DDR SDRAM의 규격(spec.) 규정상 1 클럭주기만큼의 시간 지연을 보장해야 한다.

커맨드가 입력되어 유효한 데이타가 입력 또는 출력되는데 걸리는 시간을 나타내는 지표로서 tAA 특성값이 있다. 리드 동작의 경우를 예를 들면, 리드 명령(READ)이 입력된 시점 즉, 외부클럭(CLK)의 라이징 에지로부터 유효한 첫번째 데이타가 출력되기까지 걸리는 시간을 보통 tAA라 하며, 이 값이 적을수록 고속 동작이 가능해진다. 일반적으로 SDRAM 이후의 DRAM 제품들에서는 카스 레이턴시(CAS Latency, CL)를 정해주는데, 이는 커맨드가 외부클럭의 라이징 에지를 받아서 입력된 후 몇 클럭 이후에 데이타를 동기시켜 내보낼 것인가를 규정해 주는 것이며, 일종의 지연(delay) 시스템이다. 이는 tAA 값이 비교적 크더라도 CL 값을 크게 하여 데이타가 도착할 때까지 충분한 시간 지연을 제공하여 유효한 데이타가 출력될 수 있도록 한다.

반대로, tAA 값이 작을 경우에는 유효한 데이터가 출력단쪽에 더 빠르게 도달되어 있으므로 CL 값이 더 작아질 수 있는 가능성이 커지게 된다. 즉, tAA 값의 감소는 CL 값을 동시에 감소시켜 줄 수 있기 때문에, 이는 성능의 향상과 밀접한 연관성을 갖는다.

그러나, 종래의 DDR SDRAM에서는 상기 도 1에 도시된 바와 같이 외부클럭(CLK)으로부터 내부클럭(CLK_P)을 생성하고, 이를 토대로 커맨드 입력을 받아서 CAS_RD 펄스나 CAS_WT 펄스를 생성하기 때문에 커맨드를 처리하는 부분에 있어서는 성능 향상의 여지가 거의 없다.

한편, 차세대 DDR SDRAM 제품인 DDR-2에서는 애디티브 레이턴시(AL)를 규격으로 채택하고 있다. 통상적으로, 로우 액세스 커맨드인 활성화 신호가 입력되면 컬럼 커맨드인 리드/라이트 명령이 tRCD(/RAS to /CAS Delay) 이후에 입력된다. 그러나, 애디티브 레이턴시(AL)를 가지는 경우에는 최소 tRCD,min 이전에도 컬럼 커맨드가 입력된다.

도 2는 애디티브 레이턴시(AL)에 따른 DDR SDRAM의 컬럼 커맨드의 파형도이다.

도 2를 참조하면, 애디티브 레이턴시(AL)가 없는 시스템(AL=0)에서는 활성화 신호(ACTO)가 인가된 후 tRCD 이후에 리드/라이트 커맨드(R/WO)가 들어갈 수 있다. 반면, 애디티브 레이턴시가 있는 시스템에서는 그 값에 따라 활성화 이후 최소(tRCD,min) 보다 작은 시간 내에 리드/라이트 커맨드(R/WO)가 미리 들어가도록 할 수 있다. 예를 들어 애디티브 레이턴시(AL)가 '2'인 시스템(AL=2)에서는 원래 리드/라이트 커맨드(R/WO)가 들어갈 수 있는 시점의 2 클럭주기 전에 미리 리드/라이트 커맨드(R/WO)를 입력시킬 수 있다.

이러한 애디티브 레이턴시(AL)의 채택은 I/O 버스의 효율을 높여줄 수 있다. 그러나, 애디티브 레이턴시(AL)를 채택하든지 채택하지 않든 간에 종래의 동기식 메모리 소자는 외부클럭(CLK)으로부터 생성된 내부클럭(CLK_P)을 사용하여 CAS_RD 펄스나 CAS_WT 펄스를 생성하기 때문에 커맨드 처리 성능 부분에 있어서의 개선의 여지가 없다고 할 수 있다.

본 발명은 전술한 바와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 애디티브 레이턴시를 가진 동기식 메모리 소자에서 컬럼 커맨드의 발동 시점을 실질적으로 앞당겨 커맨드 처리 성능을 향상시킬 수 있는 동기식 반도체 메모리 소자를 제공하는데 그 목적이 있다.

또한, 본 발명은 애디티브 레이턴시의 적용 여부에 따라 선택적으로 컬럼 커맨드 발동 시점을 조절할 수 있는 동기식 반도체 메모리 소자를 제공하는데 그 목적이 있다.

상기의 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 애디티브 레이턴시를 갖는 동기식 반도체 메모리 소자에 있어서, 컬럼 커맨드가 인가된 후 애디티브 레이턴시 이후의 외부클럭 에지에 대응하는 지연고정루프 클럭에 응답하여 컬럼어드레스스트로브 펄스를 생성하는 컬럼 어드레스스트로브 펄스 생성 수단을 구비하는 동기식 반도체 메모리 소자가 제공된다.

또한, 본 발명의 다른 측면에 따르면, 동기식 메모리 소자에 있어서, 컬럼 커맨드가 인가된 시점의 외부클럭 에지에 대응하는 내부클럭에 응답하여 제1 컬럼어드레스스트로브 펄스를 생성하는 제1 어드레스스트로브 펄스 생성 수단; 컬럼 커맨드가 인가된 후 애디티브 레이턴시 이후의 외부클럭 에지에 대응하는 지연고정루프 클럭에 응답하여 제2 컬럼어드레스스트로브 펄스를 생성하는 제2 어드레스스트 로브 펄스 생성 수단; 및 애디티브 레이턴시의 유무에 따라 상기 제1 또는 제2 컬럼어드레스스트로브 펄스를 선택적으로 출력하기 위한 다중화 수단을 구비하는 동기식 반도체 메모리 소자가 제공된다.

본 발명은 컬럼어드레스스트로브 펄스를 생성할때, 외부클럭(CLK)으로부터 생성된 내부클럭을 해당 외부클럭 에지 보다 앞선 위상의 지연고정루프(Delay Locked Loop) 클럭을 사용하여 생성함으로써, 컬럼 커맨드의 발동 시점을 실질적으로 앞당겨 동기식 반도체 메모리 소자의 커맨드 처리 성능을 향상시킬 수 있다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.

도 3은 본 발명에 따른 컬럼어드레스스트로브 펄스 생성기의 블럭 구성도이다.

도 3을 참조하면, 본 발명에 따른 컬럼어드레스스트로브 펄스 생성기(30)는 컬럼 커맨드(R/W)와 DLL 클럭(DLL_CLK)을 사용하여 컬럼어드레스스트로브 펄스(CAS_RD/WT)를 생성한다.

기존의 경우, 컬럼 커맨드(R/W)와 내부클럭(CLK_P)을 사용하였는 바, DLL 클럭(DLL_CLK)은 내부클럭(CLK_P)에 비해 빠른 위상을 가지기 때문에 애디티브 레이턴시를 가지는 동기식 반도체 메모리 소자에서는 DLL 클럭(DLL_CLK)을 받아 컬럼어드레스스트로브 펄스(CAS_RD/WT)를 생성하면 컬럼 커맨드의 발동 시점을 실질적으 로 앞당겨 소자의 커맨드 처리 성능을 향상시킬 수 있다.

도 4는 본 발명의 일 실시예에 따른 동기식 반도체 메모리 소자의 컬럼어드레스스트로브 펄스 생성 블럭의 구성도이다.

도 4를 참조하면, 본 실시예에 따른 컬럼어드레스스트로브 펄스 생성 블럭은, 컬럼 커맨드(R/W)와 내부클럭(CLK_P)을 사용하여 제1 컬럼어드레스스트로브 펄스(CAS_RD1/WT1)를 생성하는 제1 CAS_RD/WT 생성기(40)와, 컬럼 커맨드(R/W)와 DLL 클럭(DLL_CLK)을 사용하여 제2 컬럼어드레스스트로브 펄스(CAS_RD2/WT2)를 생성하는 제2 CAS_RD/WT 생성기(41)와, 애디티브 레이턴시 정보 신호에 응답하여 제1 및 제2 CAS_RD/WT 생성기(40, 41)의 출력 중 어느 하나를 선택하여 출력하기 위한 다중화부(42)를 구비한다.

여기서, 다중화부(42)는 제1 컬럼어드레스스트로브 펄스(CAS_RD1/WT1)를 입력으로 하는 제1 삼상 인버터와, 제2 컬럼어드레스스트로브 펄스(CAS_RD2/WT2)를 입력으로 하는 제2 삼상 인버터와, 제1 및 제2 삼상 인버터의 출력을 반전시켜 출력하기 위한 인버터(INV2)를 구비한다.

제1 삼상 인버터는 공급전원과 출력단 사이에 제공되어 제1 컬럼어드레스스트로브 펄스(CAS_RD1/WT1)를 게이트 입력으로 하는 PMOS 트랜지스터(M1)와, 출력단에 풀다운측으로 접속되어 애디티브 레이턴시 정보 신호를 게이트 입력으로 하는 NMOS 트랜지스터(M2)와, 접지전원과 NMOS 트랜지스터(M2) 사이에 접속되어 제1 컬럼어드레스스트로브 펄스(CAS_RD1/WT1)를 게이트 입력으로 하는 NMOS 트랜지스터(M3)를 구비한다. 그리고, 제2 삼상 인버터는 공급전원과 출력단 사이에 제공되어 제2 컬럼어드레스스트로브 펄스(CAS_RD2/WT2)를 게이트 입력으로 하는 PMOS 트랜지스터(M4)와, 출력단에 풀다운측으로 접속되어 인버터(INV1)를 통해 반전된 애디티브 레이턴시 정보 신호를 게이트 입력으로 하는 NMOS 트랜지스터(M5)와, 접지전원과 NMOS 트랜지스터(M5) 사이에 접속되어 제2 컬럼어드레스스트로브 펄스(CAS_RD2/WT2)를 게이트 입력으로 하는 NMOS 트랜지스터(M6)를 구비한다.

한편, 애디티브 레이턴시 정보 신호는 애디티브 레이턴시가 없는 경우(AL=0)이면 논리 하이 레벨을, 애디티브 레이턴시가 있는 경우(AL≠0)이면 논리 로우 레벨을 나타낸다.

도 5는 상기 도 4의 컬럼어드레스스트로브 펄스 생성 블럭의 동작 파형도로서, 애디티브 레이턴시가 '2'인 DDR SDRAM의 동작을 예시하였다.

외부클럭(CLK)에 동기되어 커맨드(CMD)가 입력되면, 우선 애디티브 레이턴시가 없는 경우에는 리드/라이트(READ/WRITE) 인가 시점에서 외부클럭(CLK)으로부터 발생된 내부클럭(CLK_P)을 기본으로 하여 컬럼어드레스스트로브 펄스(CAS_RD1/WT1)가 생성된다. 도면에서 점선으로 표시된 리드/라이트(READ/WRITE)가 애디티브 레이턴시가 없는 경우의 커맨드(CMD) 인가 시점이다.

한편, 애디티브 레이턴시가 있는 경우(도면에서는 AL=2)에는 커맨드(CMD)가 컬럼어드레스스트로브 펄스(CAS_RD/WT)의 생성 시점보다 리드(Read)시에는 AL만큼, 라이트(Write)시에는 AL+1만큼 앞서서 미리 들어와 있기 때문에 내부클럭(CLK_P)보다 앞선 위상을 갖는 DLL 클럭(DLL_CLK)을 사용하여 컬럼어드레스스트로브 펄스(CAS_RD2/WT2)를 만드는 것이 가능하다.

DLL 클럭(DLL-CLK)은 데이터를 출력할때 데이타를 외부클럭(CLK)에 동기시켜 주는 것을 목적으로 한다. 그러므로 DLL 클럭(DLL-CLK)은은 외부클럭(CLK)과 주파수가 같아야 하고, 데이터들은 DLL 클럭(DLL-CLK)은에 맞추어 출력단으로 보내진다. 이때 최종 출력단까지 신호가 전달되는데는 시간 지연이 존재하므로 그 시간만큼 DLL 클럭(DLL-CLK)은 외부클럭(CLK)보다 앞선 위상을 갖도록 설계된다.

DRAM 제품 중에서도 DDR SDRAM의 경우에는 기존의 SDRAM의 경우와는 달리 외부클럭(CLK)의 라이징 에지에서뿐만이 아니라 폴링 에지에서도 데이터를 출력하는데, 따라서 DLL 클럭(DLL-CLK)은 외부클럭(CLK)의 라이징 에지에 출력 데이타를 동기시켜 주기 위한 RDLL_CLK과 외부클럭(CLK)의 폴링 에지에 출력 데이타를 동기시켜 주기 위한 FDLL_CLK으로 분리될 수 있다.

이상에서 살펴본 바와 같이 애디티브 레이턴시를 갖는 동기식 반도체 메모리 소자에서 DLL 클럭(DLL-CLK)을 사용하여 컬럼어드레스스트로브 펄스(CAS_RD/WT)를 생성하는 경우, 컬럼 커맨드의 발동 시점을 실질적으로 앞당길 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

전술한 본 발명은 컬럼 커맨드의 발동 시점을 실질적으로 앞당겨 동기식 반도체 메모리 소자의 커맨드 처리 성능을 향상시킬 수 있는 효과가 있다.

Claims

애디티브 레이턴시를 갖는 동기식 반도체 메모리 소자에 있어서,

컬럼 커맨드가 인가된 후 애디티브 레이턴시 이후의 외부클럭 에지에 대응하는 지연고정루프 클럭에 응답하여 컬럼어드레스스트로브 펄스를 생성하는 컬럼 어드레스스트로브 펄스 생성 수단을 구비하는 동기식 반도체 메모리 소자.
동기식 메모리 소자에 있어서,

컬럼 커맨드가 인가된 시점의 외부클럭 에지에 대응하는 내부클럭에 응답하여 제1 컬럼어드레스스트로브 펄스를 생성하는 제1 어드레스스트로브 펄스 생성 수단;

컬럼 커맨드가 인가된 후 애디티브 레이턴시 이후의 외부클럭 에지에 대응하는 지연고정루프 클럭에 응답하여 제2 컬럼어드레스스트로브 펄스를 생성하는 제2 어드레스스트로브 펄스 생성 수단; 및

애디티브 레이턴시의 유무에 따라 상기 제1 또는 제2 컬럼어드레스스트로브 펄스를 선택적으로 출력하기 위한 다중화 수단

을 구비하는 동기식 반도체 메모리 소자.
제2항에 있어서,

상기 다중화 수단은,

상기 애디티브 레이턴시의 유무를 판별하기 위한 애디티브 레이턴시 정보 신호에 응답하여 상기 제1 컬럼어드레스스트로브 펄스를 반전시키는 제1 삼상 인버터;

상기 애디티브 레이턴시 조건 신호의 반전 신호에 응답하여 상기 제1 컬럼어드레스스트로브 펄스를 반전시키는 제2 삼상 인버터;

상기 제1 삼상 인버터의 출력을 반전시키기 위한 제1 인버터; 및

상기 제2 삼상 인버터의 출력을 반전시키기 위한 제2 인버터를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 소자.