JPH1125672A - 同期型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 複数の製品スペックの各々に対して十分な動
作マージンを得ることが可能な同期型半導体記憶装置を
提供する。 【解決手段】 外部コマンド信号ＣＭＤを遅延させるた
めの直列接続された複数の遅延回路６３，１を設け、そ
れらの出力信号ＣＭＤ１，ＣＭＤ２のうちのいずれかの
信号を、ラッチ回路６７の前段で外部クロック信号ＣＬ
Ｋに同期して開閉するトランスファゲート６５に与え
る。外部コマンド信号ＣＭＤがトランスファゲート６５
に到達するタイミングを製品スペックに応じて変えるこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は同期型半導体記憶
装置に関し、特に、外部クロック信号に同期してデータ
の読書きを行なう内部回路を備えた同期型半導体記憶装
置に関する。

【０００２】

【従来の技術】一般に半導体メモリでは１つのチップで
いくつかのスピードアイテムに対応している。実際には
製品の出荷テスト時にアクセス選別用のテストを行なう
ことによってそれぞれのチップのスピードアイテムが決
定される。

【０００３】スピードアイテムが異なればそれに追従し
ていくつかの製品スペックが異なる場合があるが、上述
のように基本的には同一のチップであり、設計時にはあ
る１つの値をターゲットとして設計するため、スピード
アイテムが異なった場合にすべてのスペックに対して設
計マージンが最適化されていない状態になることがあ
る。特に、シンクロナス・ランダム・アクセス・メモリ
（以下、ＳＤＲＡＭと称す）のように高速動作をする製
品の場合、この設計時の最適化からのずれにより製品ス
ペックに対する動作マージンが十分にとれなくなってし
まう場合がある。

【０００４】以下、この問題について図を用いて具体的
に説明する。図７は、従来のＳＤＲＡＭの構成を示すブ
ロック図である。図７を参照して、このＳＤＲＡＭは、
クロックバッファ５１、制御信号入力回路５２、アドレ
ス入力回路５３、モードレジスタ５４、および制御回路
５５を備える。

【０００５】クロックバッファ５１は、信号ＣＫＥによ
って活性化され、外部クロック信号ＣＬＫを制御信号入
力回路５２、アドレス入力回路５３、および制御回路５
５に伝達させる。制御信号入力回路５２は、クロックバ
ッファ５１からの外部クロック信号ＣＬＫに同期して、
外部制御信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ，Ｄ
ＱＭをラッチし制御回路５５に与える。アドレス入力回
路５３は、クロックバッファ５１からの外部クロック信
号ＣＬＫに同期して、外部アドレス信号Ａ０〜Ａｍ（ｍ
は自然数である）およびバンク選択信号ＢＡをラッチし
制御回路５５に与える。モードレジスタ５４は、外部ア
ドレス信号Ａ０〜Ａｍなどによって指示されたモードを
記憶する。制御回路５５は、クロックバッファ５１、入
力回路５２，５３およびモードレジスタ５４からの信号
に従って種々の内部信号を生成し、ＳＤＲＡＭ全体を制
御する。

【０００６】また、このＳＤＲＡＭは、メモリアレイ５
６ａ（バンク♯０）、メモリアレイ５６ｂ（バンク♯
１）、行デコーダ５７ａ，５７ｂ、列デコーダ５８ａ，
５８ｂ、センスリフレッシュアンプ＋入出力制御回路５
９ａ，５９ｂ、およびデータ入出力回路６０を備える。

【０００７】メモリアレイ５６ａは、それぞれが１ビッ
トのデータを記憶する複数のメモリセルを含む。各メモ
リセルは行アドレスおよび列アドレスによって決定され
る所定のアドレスに配置される。

【０００８】行デコーダ５７ａは、制御回路５５から与
えられた行アドレス信号ＲＡ０〜ＲＡｍに応答して、メ
モリアレイ５６ａの行アドレスを指定する。列デコーダ
５８ａは、制御回路５５から与えられた列アドレス信号
ＣＡ０〜ＣＡｍに応答して、メモリアレイ５６ａの列ア
ドレスを指定する。

【０００９】センスリフレッシュアンプ＋入出力制御回
路５９ａは、行デコーダ５７ａおよび列デコーダ５８ａ
によって指定されたアドレスのメモリセルをデータ信号
入出力線対ＩＯＰの一端に接続する。メモリアレイ５６
ａと５６ｂ、行デコーダ５７ａと５７ｂ、列デコーダ５
８ａと５８ｂ、センスリフレッシュアンプ＋入出力制御
回路５９ａと５９ｂは、それぞれ同じ構成である。

【００１０】データ信号入出力線対ＩＯＰの他端は、デ
ータ入出力回路６０に接続される。データ入出力回路６
０は、クロックバッファ５１からの外部クロック信号Ｃ
ＬＫに同期して動作し、書込モード時は外部から入力さ
れたデータをデータ信号入出力線対ＩＯＰを介して選択
されたメモリセルに与え、読出モード時は選択されたメ
モリセルからの読出データを外部に出力する。

【００１１】さて、このようなＳＤＲＡＭの制御信号入
力回路５２およびアドレス入力回路５３には、外部クロ
ック信号ＣＬＫに同期して外部コマンド信号ＣＭＤをラ
ッチする入力回路が各信号入力端子ごとに設けられてい
る。外部から与えられる信号／ＣＳ，／ＲＡＳ，／ＣＡ
Ｓなどを総括的に外部コマンド信号ＣＭＤと呼ぶものと
する。

【００１２】図８は、そのような入力回路の構成を示す
一部省略した回路ブロック図、図９は、その動作を示す
タイムチャートである。図８を参照して、この入力回路
は、入力保護回路６１、入力バッファ６２、遅延回路６
３、トランスファゲート６５、インバータ６６およびラ
ッチ回路６７を含む。

【００１３】入力保護回路６１は、対応の信号入力端子
に流入したサージ電流から内部を保護する。入力バッフ
ァ６２は、入力保護回路６１からの外部コマンド信号Ｃ
ＭＤを遅延回路６３に伝達させる。遅延回路６３は、直
列接続された複数のインバータ６４を含み、タイミング
調整のため外部コマンド信号ＣＭＤを所定の時間だけ遅
延させる。遅延回路６３の出力が内部コマンド信号ＣＭ
Ｄ′となる。

【００１４】トランスファゲート６５は、遅延回路６３
とラッチ回路６７の間に接続される。クロックバッファ
５１からの外部クロック信号ＣＬＫは、トランスファゲ
ート６５のＰチャネルＭＯＳトランジスタ側のゲート６
５ａに直接入力されるとともに、インバータ６６を介し
てトランスファゲート６５のＮチャネルＭＯＳトランジ
スタ側のゲート６５ｂに入力される。ラッチ回路６７
は、逆並列に接続された１対のインバータ６８，６９を
含み、トランスファゲート６５を通過した内部コマンド
信号ＣＭＤ′をラッチして制御回路５５に与える。

【００１５】次に、この入力回路の動作について簡単に
説明する。外部コマンド信号ＣＭＤは、入力保護回路６
１および入力バッファ６２を介して遅延回路６３に到達
し、遅延回路６３によって所定の時間だけ遅延されて内
部コマンド信号ＣＭＤ′となる。

【００１６】外部クロック信号ＣＬＫが「Ｌ」レベルで
ある期間はトランスファゲート６５は導通状態となり、
内部コマンド信号ＣＭＤ′はそのままラッチ回路６７に
到達し、そのときまでラッチ回路６７で保持されていた
情報とは無関係に内部コマンド信号ＣＭＤ′に対応した
情報がラッチ回路６７に書込まれる。

【００１７】一方、外部クロック信号ＣＬＫが「Ｈ」レ
ベルである期間はトランスファゲート６５が非導通状態
となり、内部コマンド信号ＣＭＤ′はラッチ回路６７に
到達せず、ラッチ回路６７は外部クロック信号ＣＬＫが
「Ｌ」レベルの期間に書込まれた情報を保持する。

【００１８】つまり、この外部クロック信号ＣＬＫの
「Ｌ」レベルと「Ｈ」レベルの切換わりにより、内部コ
マンド信号ＣＭＤ′の書込／保持状態が切換わり、ラッ
チ回路６７に保持された情報は制御回路５５に伝達さ
れ、制御回路５５は伝達された情報に応じたオペレーシ
ョンを行なう。

【００１９】

【発明が解決しようとする課題】このように、ＳＤＲＡ
Ｍではすべての動作が外部から与えられるクロック信号
ＣＬＫに同期して行なわれ、表１に示すように、この外
部クロック信号ＣＬＫに対して外部コマンド信号ＣＭＤ
のセットアップ時間ｔＩＳおよびホールド時間ｔＩＨの
最小限値が規定されている。

【００２０】

【表１】

【００２１】このセットアップ時間ｔＩＳおよびホール
ド時間ｔＩＨはトレードオフの関係にあり、双方のマー
ジンが等しくなる状態が最適化状態と考えられるが、こ
れを実現するために遅延回路６３でタイミングが調整さ
れる。セットアップ時間ｔＩＳおよびホールド時間ｔＩ
Ｈの値が異なれば当然調整されるべき遅延回路６３の遅
延時間が異なってくるが、スピードアイテムによってセ
ットアップ時間ｔＩＳおよびホールド時間ｔＩＨのスペ
ックが異なる場合、図８で示した従来の入力回路では両
方のスペックに対して最適化状態を実現することができ
ず、十分な動作マージンを得ることができなかった。

【００２２】それゆえに、この発明の主たる目的は、複
数の製品スペックの各々に対して十分な動作マージンを
得ることが可能な同期型半導体記憶装置を提供すること
である。

【００２３】

【課題を解決するための手段】請求項１に係る発明は、
外部クロック信号に同期してデータの読書きを行なう内
部回路を備えた同期型半導体記憶装置であって、外部信
号が初段に入力され、それぞれが前段の出力信号を所定
の時間だけ遅延させて後段に出力する直列接続された複
数の遅延回路、複数の遅延回路の出力信号のうちのいず
れかの信号を選択するための選択手段、複数の遅延回路
の出力信号を受け、選択手段で選択された信号のみを通
過させるゲート手段、および外部クロック信号に同期し
て、ゲート手段を通過した信号をラッチして内部回路に
与えるラッチ回路を備えたことを特徴としている。

【００２４】請求項２に係る発明は、外部クロック信号
に同期してデータの読書きを行なう内部回路を備えた同
期型半導体記憶装置であって、外部クロック信号が初段
に入力され、それぞれが前段の出力信号を所定の時間だ
け遅延させて後段に出力する直列接続された複数の遅延
回路、複数の遅延回路の出力信号のうちのいずれかの信
号を選択するための選択手段、複数の遅延回路の出力信
号を受け、選択手段で選択された信号のみを通過させる
ゲート手段、およびゲート手段を通過したクロック信号
に同期して、内部回路からの読出データを外部に出力す
る出力バッファを備えたことを特徴としている。

【００２５】請求項３に係る発明では、請求項１または
２に係る発明のゲート手段は、複数の遅延回路のうちの
初段以外の各遅延回路に対応して設けられ、前段の出力
信号と対応の遅延回路の出力信号とのうちのいずれか一
方の出力信号を後段に与える切換手段を含む。

【００２６】請求項４に係る発明では、請求項３に係る
発明の選択手段は、各切換手段に対応して設けられ、選
択電位を与えるか否かによって前段の出力信号と対応の
遅延回路の出力信号とのうちのいずれの信号を選択する
かを設定するためのパッドを含み、切換手段は、対応の
パッドで選択された信号を後段に与える。

【００２７】請求項５に係る発明では、請求項３に係る
発明の選択手段は、各切換手段に対応して設けられ、切
断するか否かによって前段の出力信号と対応の遅延回路
の出力信号とのうちのいずれの信号を選択するかを設定
するためのヒューズを含み、切換手段は、対応のヒュー
ズで選択された信号を後段に与える。

【００２８】

【発明の実施の形態】

［実施の形態１］図１は、この発明の実施の形態１によ
るＳＤＲＡＭの入力回路の構成を示す一部省略した回路
ブロック図、図２は、その動作を示すタイムチャートで
ある。

【００２９】図１を参照して、この入力回路が従来の入
力回路と異なる点は、遅延回路１およびトランスファゲ
ート３，４が新たに設けられている点である。遅延回路
１およびトランスファゲート４は遅延回路６３とトラン
スファゲート６５の間に直列接続され、トランスファゲ
ート３は遅延回路１およびトランスファゲート４に並列
に接続される。

【００３０】遅延回路１は、直列接続された複数のイン
バータ２を含み、遅延回路６３の出力信号である第１の
遅延コマンド信号ＣＭＤ１を所定の時間だけ遅延させ第
２の遅延コマンド信号ＣＭＤ２として出力する。トラン
スファゲート３，４のＰチャネルＭＯＳトランジスタ側
のゲート３ａ，４ａは、それぞれセレクト信号Ｓ１，／
Ｓ１を受ける。トランスファゲート３，４のＮチャネル
ＭＯＳトランジスタ側のゲート３ｂ，４ｂは、それぞれ
セレクト信号／Ｓ１，Ｓ１を受ける。トランスファゲー
ト３，４を通過した信号ＣＭＤ１またはＣＭＤ２が内部
コマンド信号ＣＭＤ′となる。

【００３１】次に、この入力回路の動作について説明す
る。外部コマンド信号ＣＭＤは、入力保護回路６１およ
び入力バッファ６２を介して遅延回路６３に到達し、遅
延回路６３によって所定の時間だけ遅延されて第１の遅
延コマンド信号ＣＭＤ１となる。第１の遅延コマンド信
号ＣＭＤ１は、トランスファゲート３に直接入力される
とともに、遅延回路１によって所定の時間だけ遅延され
て第２の遅延コマンド信号ＣＭＤ２となりトランスファ
ゲート４に入力される。

【００３２】セレクト信号Ｓ１が「Ｌ」レベルのとき
は、トランスファゲート３が導通し、トランスファゲー
ト４が非導通となり第１の遅延コマンド信号ＣＭＤ１が
トランスファゲート３を通過して内部コマンド信号ＣＭ
Ｄ′となる。セレクト信号Ｓ１が「Ｈ」レベルのとき
は、トランスファゲート４が導通しトランスファゲート
３が非導通となり第２の遅延コマンド信号ＣＭＤ２がト
ランスファゲート４を通過して内部コマンド信号ＣＭ
Ｄ′となる。すなわち、セレクト信号Ｓ１のレベルによ
って外部コマンド信号ＣＭＤが内部コマンド信号ＣＭ
Ｄ′としてトランスファゲート６５に到達する遅延時間
を２段階に変化させることができる。内部コマンド信号
ＣＭＤ′は、従来と同様に、クロック信号ＣＬＫが
「Ｌ」レベルのときのみラッチ回路６７に伝達され、さ
らに制御回路５５に伝達される。

【００３３】図１および図２からわかるように、実際の
デバイスのセットアップ時間ｔＩＳおよびホールド時間
ｔＩＨの実力はトランスファゲート６５に到達する信号
ＣＭＤ′のタイミングで決定されるので、表１に示した
スペックに対していうならば遅延回路６３の遅延時間は
周波数１４３ＭＨｚ（ｔＣＬＫ＝７ｎｓ）に対して最適
値になるように設定され、遅延回路１の遅延時間は周波
数８３ＭＨｚ（ｔＣＬＫ＝１２ｎｓ）に対して遅延回路
６３の遅延時間と遅延回路１の遅延時間との和が最適値
になるように設定される。このように、遅延回路６３お
よび１の遅延時間を適切に設定し、セレクト信号Ｓ１の
レベル設定によってトランスファゲート６５に到達する
信号タイミングを切換えることで、２つの異なったスペ
ックに対して常に最適化された状態を得ることができ、
十分な動作マージンを得ることができる。

【００３４】遅延時間を選択するセレクト信号Ｓ１のレ
ベルを設定する方法については、いくつかの方法が考え
られるが、まず、本来異なるスピードアイテムの異なる
スペックに対して最適化を行なうので、量産されるデバ
イスの個々についてそのチップのアクセス時間の実力値
（表１のスペックでいえば１４３ＭＨｚの速さまで対応
可能か、それとも８３ＭＨｚまでしか対応可能でない
か）を知る必要がある。最終的に出荷する際に行なわれ
るアクセス選別テスト時ではそのチップのアクセス時間
の実力値がわかってもそのチップに対して遅延時間を切
換えることはできないので、チップがウェハ状態のとき
に行なわれるテスト（ウェハテスト）時にアクセス時間
チェックテストを行ない、そこで得られた情報に基づい
てセレクト信号Ｓ１のレベルを設定する。

【００３５】具体的にはアクセス時間チェックテスト結
果をもってアセンブリ時にボンディングの切換え、つま
りあるボンディングパッドに対してある電位（通常は電
源電圧）を与えるか、そのボンディングパッドはオープ
ンにしておくかによってセレクト信号Ｓ１のレベルを設
定する方法や、セレクト信号Ｓ１のレベルをチップに内
在するヒューズに対応させておき、同様にアクセス時間
チェックテスト結果をもってそのヒューズをブローする
か否かによってセレクト信号Ｓ１のレベルを設定する方
法などが考えられる。

【００３６】図３は、前者の方法すなわちボンディング
の切換えによってセレクト信号Ｓ１のレベルを設定する
方法を実現するための信号発生回路１０の構成を示す回
路図である。図３を参照して、この信号発生回路１０
は、ボンディングパッド１１，１２、インバータ１３，
１６およびＮチャネルＭＯＳトランジスタ１７，１８を
含む。

【００３７】パッド１１は電源電位Ｖｃｃを受ける。パ
ッド１２は、パッド１１の近傍に設けられ、インバータ
１３の入力ノードに接続される。インバータ１３，１６
は、それぞれ電源電位Ｖｃｃのラインと接地電位ＧＮＤ
のラインとの間に直列接続されたＰチャネルＭＯＳトラ
ンジスタ１４およびＮチャネルＭＯＳトランジスタ１５
を含む。ＭＯＳトランジスタ１４，１５のゲートがイン
バータ１３，１６の入力ノードとなり、ＭＯＳトランジ
スタ１４，１５のドレインがインバータ１３，１６の出
力ノードとなる。インバータ１６は、インバータ１３の
出力を受け、セレクト信号Ｓ１を出力する。Ｎチャネル
ＭＯＳトランジスタ１７，１８は、パッド１２と接地電
位ＧＮＤのラインとの間に並列に接続され、各々のゲー
トはそれぞれ信号ＰＯＲおよびインバータ１３の出力を
受ける。信号ＰＯＲは、ＳＤＲＡＭの電源投入時に一定
期間だけ「Ｈ」レベルとなり、通常動作時は「Ｌ」レベ
ルとなる信号である。

【００３８】パッド１２をパッド１１にボンディングし
た場合は、パッド１２が「Ｈ」レベルとなりセレクト信
号Ｓ１は「Ｈ」レベルとなる。パッド１２をパッド１１
にボンディングしない場合は、信号ＰＯＲが「Ｈ」レベ
ルとなったときにＮチャネルＭＯＳトランジスタ１７が
導通してパッド１２が「Ｌ」レベルとなり、セレクト信
号Ｓ１は「Ｌ」レベルとなる。このときインバータ１３
の出力が「Ｈ」レベルとなりＮチャネルＭＯＳトランジ
スタ１８が導通してパッド１２は「Ｌ」レベルにラッチ
される。

【００３９】また図４は、後者の方法すなわちヒューズ
ブローによってセレクト信号Ｓ１のレベルを設定する方
法を実現するための信号発生回路２０の構成を示す回路
図である。図４を参照して、この信号発生回路２０は、
ＰチャネルＭＯＳトランジスタ２１、ヒューズ２２、Ｎ
チャネルＭＯＳトランジスタ２３、およびインバータ２
４，２５を含む。

【００４０】ＰチャネルＭＯＳトランジスタ２１は、電
源電位ＶｃｃのラインとノードＮ２１の間に接続され、
そのゲートは接地される。ＰチャネルＭＯＳトランジス
タ２１は、極めて小さな電流駆動能力を有し、高抵抗の
抵抗素子として動作し微小電流を流す。ヒューズ２２お
よびＮチャネルＭＯＳトランジスタ２３は、ノードＮ２
１と接地電位ＧＮＤのラインとの間に直列接続され、Ｎ
チャネルＭＯＳトランジスタ２３のゲートは信号ＣＴを
受ける。信号ＣＴは、ＳＤＲＡＭのセルフリフレッシュ
動作時のように外部信号の入力を受付けないときに
「Ｌ」レベルとなる信号であり、通常時は「Ｈ」レベル
となる信号である。インバータ２４，２５は、ノードＮ
２１と信号発生回路２０の出力ノードＮ２０との間に直
列接続される。

【００４１】ヒューズ２２をブローして切断した場合
は、ノードＮ２１が「Ｈ」レベルとなり、信号Ｓ１は
「Ｈ」レベルとなる。ヒューズ２２をブローせず切断し
ない場合は、ＮチャネルＭＯＳトランジスタ２３の抵抗
値がＰチャネルＭＯＳトランジスタ２１の抵抗値よりも
十分に小さいのでノードＮ２１が「Ｌ」レベルとなり、
信号Ｓ１は「Ｌ」レベルとなる。

【００４２】なお、この実施の形態では、スピードアイ
テムの違いによるスペックの違いのみを述べてきたが、
たとえば顧客別にスペックが異なるような場合があり、
それが設計段階で判明していれば、上述したスピードア
イテムの違いによるスペックの違いへの対応は、そのよ
うなスピードアイテムとは無関係のスペック相違への対
応に応用できることは明白である。

【００４３】また、この実施の形態では、遅延時間を２
段階に切換える場合について説明したが、遅延回路１お
よびトランスファゲート３，４で構成される回路をトラ
ンスファゲート６５の前段にさらに挿入することによっ
て３段階以上の多段階の遅延時間の切換えを行なうこと
が可能になることも明らかである。

【００４４】［実施の形態２］図５は、この発明の実施
の形態２によるＳＤＲＡＭの出力回路の構成を示す一部
省略した回路ブロック図、図６はその動作を示すタイム
チャートである。この出力回路は、図７のデータ入出力
回路６０内にデータ入出力端子ごとに設けられる。

【００４５】図５を参照して、この出力回路は、遅延回
路３１，３３，３７およびトランスファゲート３５，３
６，３９，４０を含む。遅延回路３１，３３、トランス
ファゲート３６および遅延回路３７は、クロック入力ノ
ードＮ３０とノードＮ４０との間に直列接続される。ト
ランスファゲート３５は、遅延回路３３およびトランス
ファゲート３６に並列に接続される。トランスファゲー
ト３９は、遅延回路３７およびトランスファゲート４０
に並列に接続される。トランスファゲート３５，３６の
ＰチャネルＭＯＳトランジスタ側のゲート３５ａ，３６
ａは、それぞれセレクト信号Ｓ２，／Ｓ２を受ける。ト
ランスファゲート３５，３６のＮチャネルＭＯＳトラン
ジスタ側のゲート３５ｂ，３６ｂは、それぞれセレクト
信号／Ｓ２，Ｓ２を受ける。トランスファゲート３９，
４０のＰチャネルＭＯＳトランジスタ側のゲート３９
ａ，４０ａは、それぞれセレクト信号Ｓ３，／Ｓ３を受
ける。トランスファゲート３９，４０のＮチャネルＭＯ
Ｓトランジスタ側のゲート３９ｂ，４０ｂは、それぞれ
セレクト信号／Ｓ３，Ｓ３を受ける。

【００４６】遅延回路３１は、直列接続された複数のイ
ンバータ３２を含み、図７のクロックバッファ５１から
の外部クロック信号ＣＬＫを所定の時間だけ遅延させ第
１の遅延クロック信号ＣＬＫ１として出力する。遅延回
路３３は、直列接続された複数のインバータ３４を含
み、遅延回路３１からの第１の遅延クロック信号ＣＬＫ
１を所定の時間だけ遅延させ第２の遅延クロック信号Ｃ
ＬＫ２として出力する。遅延回路３７は、直列接続され
た複数のインバータ３８を含み、遅延回路３３からの第
２の遅延クロック信号ＣＬＫ２を所定の時間だけ遅延さ
せ第３の遅延クロック信号ＣＬＫ３として出力する。遅
延クロック信号ＣＬＫ１〜ＣＬＫ３のうちのいずれかの
信号がトランスファゲート３５，３６，３９，４０を通
過して内部クロック信号ＣＬＫ′となる。

【００４７】また、この入力回路は、インバータ４１、
スイッチングインバータ４２および出力バッファ４３を
含む。内部クロック信号ＣＬＫ′は、スイッチングイン
バータ４２の負側端子４２ａにインバータ４１を介して
入力されるとともに、スイッチングインバータ４２の正
側端子４２ｂに直接入力される。スイッチングインバー
タ４２は、メモリセルから読出されたデータＲＤを受
け、内部クロック信号ＣＬＫ′が「Ｈ」レベルの期間に
活性化され、内部クロック信号ＣＬＫ′が「Ｌ」レベル
の期間は非活性化される。出力バッファ４３は、少なく
とも１つのラッチ回路を含み、スイッチングインバータ
４２から出力されたデータを外部に伝達する。

【００４８】なお、遅延回路３１、インバータ４１、ス
イッチングインバータ４２および出力バッファ４３は、
従来から設けられていた。

【００４９】次に、この出力回路の動作について説明す
る。セレクト信号Ｓ２，Ｓ３がともに「Ｌ」レベルであ
る場合は、トランスファゲート３５，３９が導通しトラ
ンスファゲート３６，４０が非導通となり、遅延回路３
１から出力された第１の遅延クロック信号ＣＬＫ１がト
ランスファゲート３５，３９を通過して内部クロック信
号ＣＬＫ′となる。

【００５０】セレクト信号Ｓ２，Ｓ３がそれぞれ「Ｈ」
レベルおよび「Ｌ」レベルである場合は、トランスファ
ゲート３６，３９が導通しトランスファゲート３５，４
０が非導通となり、遅延回路３３から出力された第２の
遅延クロック信号ＣＬＫ２がトランスファゲート３６，
３９を通過して内部クロック信号ＣＬＫ′となる。

【００５１】セレクト信号Ｓ２，Ｓ３がともに「Ｈ」レ
ベルである場合は、トランスファゲート３６，４０が導
通しトランスファゲート３５，３９が非導通となり、遅
延回路３７から出力された第３の遅延クロック信号ＣＬ
Ｋ３がトランスファゲート４０を通過して内部クロック
信号ＣＬＫ′となる。

【００５２】内部クロック信号ＣＬＫ′が「Ｈ」レベル
の期間は、スイッチングインバータ４２が活性化されメ
モリセルから読出されたデータＲＤは次段の出力バッフ
ァ４３に送られ、出力バッファ４３に内在するラッチ回
路にデータＲＤに対応したデータが書込まれ、データ出
力命令がＳＤＲＡＭに与えられている場合はＳＤＲＡＭ
の外部に出力される。

【００５３】一方、内部クロック信号ＣＬＫ′が「Ｌ」
レベルの期間は、メモリセルからデータＲＤが読出され
ていたとしてもスイッチングインバータ４２は非活性化
状態であるため、データＲＤは出力バッファ４３には伝
達されず、出力バッファ４３に内在するラッチ回路に保
持されているデータが、データ出力命令がＳＤＲＡＭに
与えられている場合はそのままＳＤＲＡＭの外部に出力
される。

【００５４】したがって、外部クロック信号ＣＬＫに対
する内部クロック信号ＣＬＫ′の遅延時間ｔＤが短い場
合は外部クロック信号ＣＬＫの立上がりから１サイクル
前のデータを保持しているデータホールド時間ｔＯＨが
短くなるとともに、外部クロック信号ＣＬＫ立上がりか
ら次のデータを出力するまでのアクセス時間ｔＡＣは短
くなり、遅延時間ｔＤが長い場合はデータホールド時間
ｔＯＨは長くなりアクセス時間ｔＡＣは長くなる。この
データホールド時間ｔＯＨおよびアクセス時間ｔＡＣは
図２で示したセットアップ時間ｔＩＳおよびホールド時
間ｔＩＨと同様にトレードオフの関係にある。

【００５５】さて、表２に示すようにデータホールド時
間ｔＯＨおよびアクセス時間ｔＡＣもセットアップ時間
ｔＩＳおよびホールド時間ｔＩＨと同様にスペックが周
波数（スピードアイテム）によって異なるが、従来のよ
うに外部クロック信号ＣＬＫを遅延させて内部クロック
信号ＣＬＫ′を生成する遅延回路が１つだけの場合、各
スペックに対して動作マージンを最適化することが不可
能であるばかりか、場合によってはスペック上の動作マ
ージンが不足する事態が生じかねない。

【００５６】

【表２】

【００５７】具体例を挙げれば、表２に示したスペック
を満足するようなデバイスを１つのチップで実現す場
合、そのチップには８３ＭＨｚのデータホールド時間ｔ
ＯＨ（ｍｉｎ）＝３ｎｓを満足しつつ１４３ＭＨｚのア
クセス時間ｔＡＣ（ｍａｘ）＝５ｎｓを実現することが
要求される。このような数値は補償温度範囲、量産ばら
つきなどを考えれば十分な設計マージンを確保すること
が困難であることを示している。

【００５８】しかし、図５の出力回路のように遅延回路
をいくつかの遅延ブロックに分ければ、このような問題
が解決される。すなわち、周波数が１４３ＭＨｚのとき
はセレクト信号Ｓ２，Ｓ３をともに「Ｌ」レベルとして
外部クロック信号ＣＬＫの遅延には遅延回路３１のみを
用い、１２５ＭＨｚのときはセレクト信号Ｓ２，Ｓ３を
それぞれ「Ｈ」レベルおよび「Ｌ」レベルとして遅延回
路３１および３３を使用し１４３ＭＨｚのときよりも遅
延時間ｔＤを少し多くとり、さらに８３ＭＨｚのときに
はセレクト信号Ｓ２，Ｓ３をともに「Ｈ」レベルとして
すべての遅延回路３１，３３，３７を用いて遅延時間ｔ
Ｄを多くとり、データホールド時間ｔＯＨを十分に確保
する。

【００５９】なお、セレクト信号Ｓ２，Ｓ３の設定につ
いては、実施の形態１と同様に、ウェハテスト時にアク
セスチェックテストを行ない、ボンディング切換えやヒ
ューズブローなどによって行なう。また、顧客別対応や
その他のスペック相違に対しても応用が可能であり、ま
た、３段階の切換のみならず、２段階や４段階あるいは
それ以上の多段階の切換えに対しても応用可能であるこ
とは明らかである。

【００６０】

【発明の効果】以上のように、請求項１に係る発明で
は、外部信号が初段に入力される直列接続された複数の
遅延回路を設け、それらの出力信号のうちのいずれかの
信号を選択してラッチ回路に与える。したがって、外部
信号がラッチ回路に到達するタイミングを製品スペック
に応じて変えることができ、各製品スペックに対して十
分な動作マージンをとることができる。

【００６１】請求項２に係る発明では、外部クロック信
号が初段に入力される直列接続された複数の遅延回路を
設け、それらの出力信号のうちのいずれかの信号を選択
して出力バッファに与える。したがって、外部クロック
信号には、出力バッファを活性化させるタイミングを製
品スペックに応じて変えることができ、各製品スペック
に対して十分な動作マージンをとることができる。

【００６２】請求項３に係る発明では、請求項１または
２のゲート手段は、初段以外の各遅延回路に対して設け
られ、前段の出力信号と対応の遅延回路の出力信号との
うちのいずれか一方を後段に与える切換手段を含む。こ
れにより、ゲート手段を容易に構成できる。

【００６３】請求項４に係る発明では、請求項３に係る
発明において選択手段は、各切換手段に対応して設けら
れ、選択電位を与えるか否かによって前段の出力信号と
対応の遅延回路の出力信号とのうちのいずれの信号を選
択するかを設定するためのパッドを含み、切換手段は、
対応のパッドで選択された信号を後段に与える。これに
より、切換手段を容易かつ確実に制御できる。

【００６４】請求項５に係る発明では、請求項３に係る
発明において選択手段は、各切換手段に対応して設けら
れ、切断するか否かによって前段の出力信号と対応の遅
延回路の出力信号とのうちのいずれの信号を選択するか
を設定するためのヒューズを含み、切換手段は、対応の
ヒューズで選択された信号を後段に与える。これによ
り、切換手段を容易かつ確実に制御できる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるＳＤＲＡＭの
入力回路の構成を示す一部省略した回路ブロック図であ
る。

【図２】 図１に示した入力回路の動作を示すタイムチ
ャートである。

【図３】 図１に示したセレクト信号を生成するための
信号発生回路の構成を示す回路図である。

【図４】 図１に示したセレクト信号を生成するための
他の信号発生回路の構成を示す回路図である。

【図５】 この発明の実施の形態２によるＳＤＲＡＭの
出力回路の構成を示す一部省略した回路ブロック図であ
る。

【図６】 図５に示した出力回路の動作を示すタイムチ
ャートである。

【図７】 従来のＳＤＲＡＭの全体構成を示すブロック
図である。

【図８】 図７に示した制御信号入力回路５２およびア
ドレス入力回路５３に含まれる入力回路の構成を示す一
部省略した回路ブロック図である。

【図９】 図８に示した入力回路の動作を示すタイムチ
ャートである。

【符号の説明】

１，３１，３３，３６，６３ 遅延回路、２，１３，１
６，２４，２５，３２，３４，３８，４１，６４，６
６，６８，６９ インバータ、３，４，３５，３６，３
９，４０，６５ トランスファゲート、１０，２０ 信
号発生回路、１１，１２ ボンディングパッド、１４，
２１ ＰチャネルＭＯＳトランジスタ、１５，１７，１
８，２３ ＮチャネルＭＯＳトランジスタ、２２ ヒュ
ーズ、４２スイッチングインバータ、４３ 出力バッフ
ァ、５０ ＳＤＲＡＭ、５１ クロックバッファ、５２
制御信号入力回路、５３ アドレス入力回路、 ５５
制御回路、５４ モードレジスタ、５６ａ，５６ｂ メ
モリアレイ、５７ａ，５７ｂ 行デコーダ、５８ａ，５
８ｂ センスリフレッシュアンプ＋入出力制御回路、６
０データ入出力回路、６１ 入力保護回路、６２ 入力
バッファ、６７ラッチ回路。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 外部クロック信号に同期してデータの読
   書きを行なう内部回路を備えた同期型半導体記憶装置で
   あって、 外部信号が初段に入力され、それぞれが前段の出力信号
   を所定の時間だけ遅延させて後段に出力する直列接続さ
   れた複数の遅延回路、 前記複数の遅延回路の出力信号のうちのいずれかの信号
   を選択するための選択手段、 前記複数の遅延回路の出力信号を受け、前記選択手段で
   選択された信号のみを通過させるゲート手段、および前
   記外部クロック信号に同期して、前記ゲート手段を通過
   した信号をラッチして前記内部回路に与えるラッチ回路
   を備える、同期型半導体記憶装置。
2. 【請求項２】 外部クロック信号に同期してデータの読
   書きを行なう内部回路を備えた同期型半導体記憶装置で
   あって、 前記外部クロック信号が初段に入力され、それぞれが前
   段の出力信号を所定の時間だけ遅延させて後段に出力す
   る直列接続された複数の遅延回路、 前記複数の遅延回路の出力信号のうちのいずれかの信号
   を選択するための選択手段、 前記複数の遅延回路の出力信号を受け、前記選択手段で
   選択された信号のみを通過させるゲート手段、および前
   記ゲート手段を通過したクロック信号に同期して、前記
   内部回路からの読出データを外部に出力する出力バッフ
   ァを備える、同期型半導体記憶装置。
3. 【請求項３】 前記ゲート手段は、前記複数の遅延回路
   のうちの初段以外の各遅延回路に対応して設けられ、前
   段の出力信号と対応の遅延回路の出力信号とのうちのい
   ずれか一方の出力信号を後段に与える切換手段を含む、
   請求項１または請求項２に記載の同期型半導体記憶装
   置。
4. 【請求項４】 前記選択手段は、各切換手段に対応して
   設けられ、選択電位を与えるか否かによって前段の出力
   信号と対応の遅延回路の出力信号とのうちのいずれの信
   号を選択するかを設定するためのパッドを含み、 前記切換手段は、対応のパッドで選択された信号を後段
   に与える、請求項３に記載の同期型半導体記憶装置。
5. 【請求項５】 前記選択手段は、各切換手段に対応して
   設けられ、切断するか否かによって前段の出力信号と対
   応の遅延回路の出力信号とのうちのいずれの信号を選択
   するかを設定するためのヒューズを含み、 前記切換手段は、対応のヒューズで選択された信号を後
   段に与える、請求項３に記載の同期型半導体記憶装置。