KR100616492B1 - 디디알 동기식메모리 장치에서 고속의 안정적인 데이터얼라인장치 - Google Patents
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Abstract
본 발명은 반도체메모리 장치의 데이터 얼라인(Align) 장치에 관한 것으로 디디알(DDR) 동기식메모리에 있어서 나중에 들어오는 데이터스트로브신호의 하강 에지에서 발생되는 펄스를 이용하여 데이터를 얼라인함으로써 종래보다 빠른 데이터 얼라인 시점을 구현하여 충분한 라이트 회복 시간을 갖고 고속동작시 안정적으로 데이터를 얼라인한다. 이를 위하여 본 발명은 반도체 메모리 장치에 있어서, 상위 데이터스트로브의 하강 에지에서 발생되는 상위데이터스트로브하강펄스 와 하위 데이터 스트로브 신호의 하강 에지에서 발생되는 하위데이터스트로브하강펄스 중에 나중에 입력되는 것을 감지하여 데이터스트로브하강펄스를 발생시키는 하강펄스발생부; 및 상위 및 하위 데이터를 상기 데이터스트로브하강펄스에 응답하여 동시에 얼라인하기 위한 하강데이터얼라인부를 포함하여 이루어진다.
하강펄스발생부, 하강데이터얼라인부, 제1래치단, 제2래치단. 지연반전단.
Description
도1은 종래기술의 입력 데이터를 얼라인시키는 과정을 나타내는 블록도,
도2는 종래기술의 데이터를 얼라인시키는 과정을 나타내는 타이밍도,
도3은 본 발명의 데이터 얼라인 과정을 나타내는 블록도,
도4는 본 발명의 데이터를 얼라인하는 과정을 나타내는 타이밍도,
도5는 하강펄스발생부의 상세한 회로도,
도6a는 하강펄스발생부의 동작을 나타내는 타이밍도로써, 상위데이터스트로브신호(UDS)와 하위데이터스트로브신호(LDS)가 어긋나게 들어왔을 때를 나타낸 것이다.
도6b는 하강펄스발생부의 동작을 나타내는 타이밍도로써, 상위데이터스트로브신호(UDS)와 하위데이터스트로브신호(LDS)가 동시에 들어왔을 때를 나타낸 것이다.
* 도면의 주요 부분에 대한 부호의 설명 *
300 : 하강데이터얼라인부 310 : 하강펄스발생부
500 : 제1래치단 510 : 제2래치단
560 : 지연반전단 570 : 보조래치단
본 발명은 반도체메모리 장치에 관한 것으로, 특히 레이트 시에 빠르고 안정적인 데이터 얼라인(Align)을 구현하는 디디알 에스디램(DDR SDRAM)에 관한 것이다.
일반적으로 디디알 에스디램(DDR SDRAM)은 데이터가 칩 내부로 들어오는 시점을 알려주기 위하여 데이터스트로브신호(DS)를 구비하고 있다. 데이터스트로브신호(DS)는 입출력데이터패드(DQ)가 상위입출력데이터패드(UDQ)와 하위입출력데이터패드(LDQ)로 분리되어 있으므로 그에 따라서 데이터스트로브신호도 상위데이터스트로브신호(UDS)와 하위데이터스트로브신호(LDS)로 나뉘어져 있다.
DDR(Double Data Rate) SDRAM에서는 종래의 SDR(Single Data Rate) SDRAM에서보다 두 배의 데이터를 동시에 리드(Read) 혹은 라이트(Write)할 수 있는 2-비트 프리페치(Prefetch) 방식을 사용하므로, 상위입출력데이터패드(UDQ)로부터 입력된 데이터와 하위입출력데이터패드(LDQ)로부터 입력된 데이터를 동시에 입력받을 수 있다. 데이터를 입력받을 때는 데이터를 데이터스트로브의 상승 및 하강 에지에 동기시켜서 입력받는 것이 중요한데 이렇게 데이터를 데이터스트로브신호에 맞추어서 입력시키는 것을 데이터 얼라인(Align)이라고 한다.
도1은 종래기술의 입력 데이터를 얼라인시키는 과정을 나타내는 블록도이다.
상기 도1을 참조하면, 종래기술의 데이터얼라인 스킴(Scheme)은 상위데이터스트로브신호(UDS)를 입력받아 버퍼링하기위한 상위상승입력버퍼(100) 및 상위하강입력버퍼(110)와, 상기 상위상승입력버퍼(100)에 응답하여 상위데이터스트로브상승펄스(udsrp4)를 생성하기 위한 상위상승펄스발생부(120)와, 상기 상위하강입력버퍼(110)에 응답하여 상위데이터스트로브하강펄스(udsfp4)를 생성하기 위한 상위하강펄스발생부(130)와, 상기 상위데이터스트로브상승펄스(udsrp4)에 데이터를 얼라인하기 위한 상위상승데이터얼라인부(140)와, 상기 상위데이터스트로브하강펄스 (udsfp4)에 데이터를 얼라인하기 위한 제2상위하강데이터얼라인부(150)와, 상기 상위상승데이터얼라인부(140)에서 얼라인된 데이터를 다시 상위데이터스트로브하강펄스(udsfp4)에 얼라인하기 위한 제1상위하강데이터얼라인부(160)를 구비하며, 하위데이터스트로브신호(LDS)를 입력받아 버퍼링하기위한 하위상승입력버퍼(170) 및 하위하강입력버퍼(180)와, 상기 하위상승입력버퍼(170)에 응답하여 하위데이터스트로브상승펄스(ldsrp4)를 생성하기 위한 하위상승펄스발생부(190)와, 상기 하위하강입력버퍼(180)에 응답하여 하위데이터스트로브하강펄스(ldsfp4)를 생성하기 위한 하위하강펄스발생부(200)와, 상기 하위데이터스트로브상승펄스(ldsrp4)에 데이터를 얼라인하기 위한 하위상승데이터얼라인부(210)와, 상기 하위데이터스트로브하강펄스(ldsfp4)에 데이터를 얼라인하기 위한 하위하강데이터얼라인부(220)와, 상기 하위상승데이터얼라인부(210)에서 얼라인된 데이터를 다시 하위데이터스트로브하강펄스(ldsfp4)에 얼라인하기 위한 제1하위하강데이터얼라인부(230)와, 상기 제1상위하강데이터얼라인부(160)에 얼라인된 데이터와 상기 제2상위하강데이터얼라인부(150)에 얼라인된 데이터와 상기 제1하위하강데이터얼라인부(230)에 얼라인된 데이터와 상기 제2하위하강데이터얼라인부(220)에 얼라인된 데이터를 내부클록신호(clkp6_din)에 최종적으로 얼라인시키는 클록데이터얼라인부(240)를 구비한다.
도2는 종래기술의 데이터를 얼라인시키는 과정을 나타내는 타이밍도이다.
상기 도2를 참조하면, 첫번째 라이트 명령이 수행되는 구간에서는 상위데이터스트로브신호(UDS)는 0.75 × tCK(클록의 한 사이클)에서 들어오고 하위데이터스트로브신호(LDS)는 1.25 × tCK(클록의 한 사이클)에서 들어오며 라이트 명령(Write Command)가 떨어지고 난 후에 라이트레이턴시가 2라면 2클록 사이클 후에 내부의 라이트가 시작되는 것을 나타낸다. 지연고정루프로부터 온 내부클록신호(clkp6_din)에 최종적으로 데이터를 얼라인하기 위해서는 상위데이터스트로브하강펄스(udsfp4)에 얼라인된 데이터와 하위데이터스트로브하강펄스(ldsfp4)에 얼라인된 데이터가 중첩되는 공통구간에서 내부클록신호(clkp6_din)를 활성화시켜야 하기 때문에 상기 하위데이터스트로브하강펄스(ldsfp4)가 활성화되는 시점에서 약간 뒤쪽에서 상기 내부클록신호(clkp6_din)를 활성화시켰다.
두번째의 라이트 명령이 수행되는 경우에는 상위데이터스트로브신호(UDS)와 하위데이터스트로브신호(LDS)가 모두 075 × tCK(클록의 한 사이클)에서 활성화되는 경우를 나타낸다. 상위데이터스트로브하강펄스(udsfp4)에 얼라인된 데이터와 하 위데이터스트로브하강펄스(ldsfp4)에 얼라인된 데이터가 중첩되어 있음에도 불구하고 상기 내부클록신호(clkp6_din)는 1.25 × tCK(클록의 한 사이클)에서 활성화되도록 맞춰져 있기 때문에 라이트가 시작되는 시점이 늦어지게 된다.
따라서, 상기 내부클록신호(clkp6_din)으로 데이터를 최종적으로 얼라인하기 때문에 하위데이터스트로브하강펄스(ldsfp4)에 얼라인된 데이터와의 마진(margin)이 필요하게되고 이 마진만큼 라이트 동작이 늦게 수행되기 때문에 셀에 라이트할때에 데이터를 저장하기위한 라이트 회복(Recovery) 시간을 손해보게 되고 고속 동작을 하게 될 때에 상위 및 하위데이터스트로브신호(UDS, LDS)가 0.75 × tCK(클록의 한 사이클)과 1.25 × tCK(클록의 한 사이클)로 들어오는 경우에 상기 상위데이터스트로브하강펄스(udsfp4)에 얼라인된 데이터와 상기 하위데이터스트로브하강펄스(ldsfp4)에 얼라인된 데이터와의 중첩되는 폭이 좁아지기 때문에 상기 내부클록신호(clkp6_din)를 활성화시키는 타이밍을 맞추기가 어렵게 된다.
또한 상위 및 하위데이터스트로브신호(UDS, LDS)가 모두 0.75 × tCK(클록의 한 사이클)으로 들어오는 경우에 0.5 × tCK(클록의 한 사이클) + 내부클록신호(clkp6_din)과의 마진(Margin)만큼 라이트 동작이 늦게 이루어지는 문제점이 발생하게 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로써, 라이트 동작이 시작되는 시점을 빠르게하고 라이트 회복 시간을 길게하기 위한 디디알 에스디램(DDR SDRAM)의 데이터 얼라인 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 디디알 동기식메모리 장치는 반도체 메모리 장치에 있어서, 상위 데이터스트로브의 하강 에지에서 발생되는 상위데이터스트로브하강펄스 와 하위 데이터 스트로브 신호의 하강 에지에서 발생되는 하위데이터스트로브하강펄스 중에 나중에 입력되는 것을 감지하여 데이터스트로브하강펄스를 발생시키는 하강펄스발생부; 및 서로 다른 타이밍에 입력되는 상위 및 하위 데이터를 상기 데이터스트로브하강펄스에 응답하여 동시에 얼라인하기 위한 하강데이터얼라인부를 포함하여 이루어진다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도3은 본 발명의 데이터 얼라인 과정을 나타내는 블록도이다.
상기 도3을 참조하면, 본 발명의 데이터 얼라인 스킴(Scheme)은 상위데이터스트로브신호(UDS)를 입력받아 버퍼링하기위한 상위상승입력버퍼(100) 및 상위하강입력버퍼(110)와, 상기 상위상승입력버퍼(100)에 응답하여 상위데이터스트로브상승펄스(udsrp4)를 생성하기 위한 상위상승펄스발생부(120)와, 상기 상위하강입력버퍼(110)에 응답하여 상위데이터스트로브하강펄스(udsfp4)를 생성하 기 위한 상위하강펄스발생부(130)와, 상기 상위데이터스트로브상승펄스(udsrp4)에 데이터를 얼라인하기 위한 상위상승데이터얼라인부(140)와, 상기 상위데이터스트로브하강펄스(udsfp4)에 데이터를 얼라인하기 위한 제2상위하강데이터얼라인부(150)와, 상기 상위상승데이터얼라인부(140)에서 얼라인된 데이터를 다시 상위데이터스트로브하강펄스(udsfp4)에 얼라인하기 위한 제1상위하강데이터얼라인부(160)를 구비하며, 하위데이터스트로브신호(LDS)를 입력받아 버퍼링하기위한 하위상승입력버퍼(170) 및 하위하강입력버퍼(180)와, 상기 하위상승입력버퍼(170)에 응답하여 하위데이터스트로브상승펄스(ldsrp4)를 생성하기 위한 하위상승펄스발생부(190)와, 상기 하위하강입력버퍼(180)에 응답하여 하위데이터스트로브하강펄스(ldsfp4)를 생성하기 위한 하위하강펄스발생부(200)와, 상기 하위데이터스트로브상승펄스(ldsrp4)에 데이터를 얼라인하기 위한 하위상승데이터얼라인부(210)와, 상기 하위데이터스트로브하강펄스(ldsfp4)에 데이터를 얼라인하기 위한 하위하강데이터얼라인부(220)와, 상기 하위상승데이터얼라인부(210)에서 얼라인된 데이터를 다시 하위데이터스트로브하강펄스(ldsfp4)에 얼라인하기 위한 제1하위하강데이터얼라인부(230)와, 상기 상위데이터스트로브하강펄스(udsfp4)와 상기 하위데이터스트로브하강펄스(ldsfp4)를 입력받아 데이터스트로브하강펄스(dsfp4)를 생성하는 하강펄스발생부(310)와, 상기 제1상위하강데이터얼라인부(160)에 얼라인된 데이터와 상기 제2상위하강데이터얼라인부(150)에 얼라인된 데이터와 상기 제1하위하강데이터얼라인부(230)에 얼라인된 데이터와 상기 제2하위하강데이터얼라인부(220)에 얼라인된 데이터를 입력받아 상기 데이터스트로브하강펄스(dsfp4)에 최종적으로 얼라인시키는 하강데이터얼라인부(300)를 구비한다.
도4는 본 발명의 데이터를 얼라인하는 과정을 나타내는 타이밍도이다.
상기 도4를 참조하면, 첫번째 라이트 명령이 수행되는 구간에서는 상위데이터스트로브신호(UDS)는 0.75 × tCK(클록의 한 사이클)에서 들어오고 하위데이터스트로브신호(LDS)는 1.25 × tCK(클록의 한 사이클)에서 들어오며 라이트 명령(Write Command)가 떨어지고 난 후에 라이트레이턴시가 2라면 2클록 사이클 후에 내부의 라이트가 시작되는 것을 나타낸다. 데이터스트로브하강펄스(dsfp4)에 의해 최종적으로 데이터를 얼라인하기 때문에 상기 하위데이터스트로브하강펄스(ldsfp4)에 의해 얼라인된 데이터가 시작되는 시점에서 상기 상위데이터스트로브하강펄스(udsfp4)에 얼라인된 데이터와 하위데이터스트로브하강펄스(ldsfp4)에 얼라인된 데이터가 동시에 얼라인된다.
두번째의 라이트 명령이 수행되는 경우에는 상위데이터스트로브신호(UDS)와 하위데이터스트로브신호(LDS)가 모두 075 × tCK(클록의 한 사이클)에서 활성화되는 경우를 나타낸다. 상위데이터스트로브하강펄스(udsfp4)에 얼라인된 데이터와 하위데이터스트로브하강펄스(ldsfp4)에 얼라인된 데이터가 중첩되어 있고 데이터스트로브하강펄스(dsfp4)에 의해 최종적으로 데이터가 얼라인되기 때문에 종래의 데이터얼라인 방식보다 0.75 × tCK(클록의 한 사이클)만큼 빨리 데이터가 얼라인되고 이 데이터를 가지고 라이트 동작을 수행하기 때문에 라이트 회복 시간을 벌 수 있다.
도5는 상기 하강펄스발생부(310)의 상세한 회로도이다.
상기 도5를 참조하면, 하강펄스발생부(310)는 상기 상위데이터스트로브하강펄스(udsfp4)와 하기의 피드백신호(feedback)에 응답하여 래치하기 위한 제1래치단(500)과, 상기 하위데이터스트로브하강펄스(ldsfp4)와 하기의 피드백신호(feedback)에 응답하여 래치하기 위한 제2래치단(510)과, 상기 제1래치단(500)의 출력과 상기 제2래치단(510)의 출력을 게이트단으로 입력받고 소스-드레인단이 노드a와 접지단 사이에 형성된 직렬연결된 두개의 엔모스트랜지스터(520, 530)와 노드a를 래치하여 출력신호 데이터스트로브하강펄스(dsfp4)를 출력하기 위한 보조래치단(570)과 데이터스트로브하강펄스(dsfp4)에 소정의 지연을 가하기 위한 직렬연결된 두개의 인버터단(580)과, 상기 인버터단(580)으로부터의 출력인 피드백신호(feedback)를 입력받아 소정의 지연을 가하고 신호를 반전하기 위한 지연반전단(560)과, 지연반전단(560)의 출력을 게이트단으로 입력받고 소스-드레인단이 전원전압과 노드a 사이에 형성된 제1피모스트랜지스터(540)와, 파워가 인가되면 논리 하이로 비활성화되는 파워업신호(pwrup)를 게이트단으로 입력받고 소스-드레인단이 전원전압과 노드a 사이에 형성된 제2피모스트랜지스터(550)을 구비한다.
도6a는 상기 하강펄스발생부(310)의 동작을 나타내는 타이밍도로써, 상위데이터스트로브신호(UDS)와 하위데이터스트로브신호(LDS)가 어긋나게 들어왔을 때를 나타낸 것이다.
상기 도6a를 참조하면, 먼저 들어오는 상위데이터스트로브신호(UDS)에서 발생된 상위데이터스트로브하강펄스(udsfp4)가 논리 하이로 상승하면 상기 제1래치단(500)의 출력을 논리 하이로 래치하고 있어서 상기 엔모스트랜지스터(520)를 턴-온(Turn-On)시키고 있다가 상기 하위데이터스트로브하강펄스(ldsfp4)가 나중에 논리 하이로 상승하면 상기 제2래치단(510)의 출력을 논리 하이로 활성화시켜며 상기 엔모스트랜지스터(530)를 턴-온(Turn-On)시켜서 노드a를 논리 로우로 디스차지(Discharge)한다. 그러면 보조래치단(570)을 거쳐서 래치됨과 동시에 반전되어 상기 데이터스트로브하강펄스(dsfp4)를 논리 하이로 활성화시킨다. 이렇게 활성화된 데이터스트로브하강펄스(dsfp4)는 피드백되어 상기 제1래치단(500)과 제2래치단(510)을 리셋시키게 되며 상기 직렬연결된 엔모스트랜지스터(520, 530)를 턴-오프(Turn-Off)시키게 된다. 소정의 시간지연후에 상기 지연반전단(560)을 통하여 상기 제1피모스트랜지스터(540)를 턴-온시키므로 노드a를 논리 하이로 프리차지한다. 그러면 데이터스트로브하강펄스(dsfp4)가 논리 로우가 되어서 다시 새로운 상위 및 하위데이터스트로브하강펄스(udsfp4, ldsfp4)를 기다리게 된다.
도6b는 상기 하강펄스발생부(310)의 동작을 나타내는 타이밍도로써, 상위데이터스트로브신호(UDS)와 하위데이터스트로브신호(LDS)가 동시에 들어왔을 때를 나타낸 것이다.
동작은 상기 도6a에서 설명한 것과 동일하므로 생략하기로 한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 본 발명은 상위 및 하위데이터스트로브신호(UDS, LDS)가 0.75 × tCK(클록의 한 사이클)과 1.25 × tCK(클록의 한 사이클)으로 들어올 때 1.25 × tCK(클록의 한 사이클)으로 들어오는 데이터스트로브하강펄스(dsfp4)가 활성화되어 데이터를 얼라인하고 상위 및 하위데이터스트로브신호(UDS, LDS)가 0.75 × tCK(클록의 한 사이클)으로 들어올 때 데이터스트로브하강펄스(dsfp4)가 종래보다 0.75 × tCK(클록의 한 사이클)만큼 빨리 데이터를 얼라인하므로 라이트 동작을 수행할 때 라이트 회복 시간을 충분히 가지게 되고 고속으로 동작할 때 더욱 빠르고 안정적인 데이터 얼라인이 가능하다.
Claims (2)
- 반도체 메모리 장치에 있어서,상위 데이터스트로브의 하강 에지에서 발생되는 상위데이터스트로브하강펄스 와 하위 데이터 스트로브 신호의 하강 에지에서 발생되는 하위데이터스트로브하강펄스 중에 나중에 입력되는 것을 감지하여 데이터스트로브하강펄스를 발생시키는 하강펄스발생부; 및서로 다른 타이밍에 입력되는 상위 데이터와 하위 데이터를 상기 데이터스트로브하강펄스에 동기시켜 상호 얼라인하기 위한 하강데이터얼라인부를 포함하여 이루어진 디디알 동기식 메모리 소자의 데이터 얼라인 장치.
- 상기 제 1 항에 있어서,하강펄스발생부는,상기 상위데이터스트로브하강펄스와 하기의 피드백신호(feedback)에 응답하여 래치하기 위한 제1래치단;상기 하위데이터스트로브하강펄스와 하기의 피드백신호(feedback)에 응답하여 래치하기 위한 제2래치단;상기 제1래치단의 출력과 상기 제2래치단의 출력을 게이트단으로 입력받고 소스-드레인단이 노드a와 접지단 사이에 형성된 직렬연결된 두개의 엔모스트랜지스터;노드a를 래치하여 출력신호 데이터스트로브하강펄스를 출력하기 위한 보조래치단;데이터스트로브하강펄스에 소정의 지연을 가하기 위한 직렬연결된 두개의 인버터단;상기 인버터단으로부터의 출력인 피드백신호(feedback)를 입력받아 소정의 지연을 가하고 신호를 반전하기 위한 지연반전단;지연반전단의 출력을 게이트단으로 입력받고 소스-드레인단이 전원전압과 노드a 사이에 형성된 제1피모스트랜지스터; 및파워가 인가되면 논리 하이로 비활성화되는 파워업신호를 게이트단으로 입력받고 소스-드레인단이 전원전압과 노드a 사이에 형성된 제2피모스트랜지스터를 포함하여 이루어진 디디알 동기식 메모리 소자의 데이터 얼라인 장치.
Priority Applications (1)
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Publications (2)
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