KR100979353B1 - 반도체 메모리 소자의 파워-업 신호 발생 장치 - Google Patents
반도체 메모리 소자의 파워-업 신호 발생 장치 Download PDFInfo
- Publication number
- KR100979353B1 KR100979353B1 KR1020040116442A KR20040116442A KR100979353B1 KR 100979353 B1 KR100979353 B1 KR 100979353B1 KR 1020040116442 A KR1020040116442 A KR 1020040116442A KR 20040116442 A KR20040116442 A KR 20040116442A KR 100979353 B1 KR100979353 B1 KR 100979353B1
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- power down
- deep power
- reference voltage
- deep
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/2227—Standby or low power modes
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
본 발명은 반도체 메모리 소자의 파워-업 신호 발생 장치에 관한 것으로써, 특히, 딥 파워 다운 모드의 엑시트 이후에 안정적인 파워-업 신호를 발생할 수 있도록 하는 기술을 개시한다. 이를 위해, 본 발명은 딥 파워 다운 신호를 일정시간 지연하여 일정 펄스폭을 갖는 딥 파워 다운 엑시트 신호를 생성하고, 내부전원 레벨인 기준전압을 레벨 쉬프팅하여 기준전압 검출신호를 출력하며, 딥 파워 다운 엑시트 신호의 상태에 따라 선택적으로 출력된 전원전압과, 기준전압 검출신호의 상태에 따라 선택적으로 출력된 접지전압에 대응하여 파워-업 신호의 전압 레벨을 제어하게 된다.
Description
도 1은 종래의 반도체 메모리 소자의 파워-업 신호 발생 장치에 관한 회로도.
도 2는 본 발명에 따른 반도체 메모리 소자의 파워-업 신호 발생 장치에 관한 회로도.
도 3은 본 발명에 따른 반도체 메모리 소자의 파워-업 신호 발생 장치의 동작 파형도.
본 발명은 반도체 메모리 소자의 파워-업 신호 발생 장치에 관한 것으로써, 특히, 딥 파워 다운 모드의 엑시트 이후에 안정적인 파워-업 신호를 발생할 수 있도록 하는 기술이다.
일반적으로 딥 파워 다운 모드(Deep Power Down mode)란 일정 시간동안 디램을 사용하지 않는 상태일때, 스탠바이 전류를 줄이기 위해 내부에서 사용되는 모든 내부전원전압을 오프시킨 상태를 의미한다.
또한, 파워-업 신호(Power-up signal)는 칩이 정상적으로 동작할 수 있는 것을 나타내는 신호인데, 이러한 파워-업 신호가 하이레벨로 인에이블 되었을 때 칩이 정상적으로 동작할 수 있게 된다.
도 1은 이러한 종래의 파워-업 신호 발생 장치에 관한 회로도이다.
종래의 파워-업 신호 발생 장치는, 인버터 IV1, 전송게이트 T1 및 PMOS트랜지스터 P1을 구비한다.
여기서, 인버터 IV1는 외부 전원전압 Vext와 접지전압 Vss 사이에 접속되어 딥 파워 다운 신호 DPD를 반전시킨다. 그리고, PMOS트랜지스터 P1는 소스 및 드레인 단자가 외부 전원전압 Vext와 출력단에 각각 접속되고, 게이트 단자를 통해 인버터 IV1의 출력신호가 인가된다. 또한, 전송게이트 T1는 딥 파워 다운 신호 DPD와 인버터 IV1의 출력신호의 제어 하에 파워-업 검출신호 DET를 입력받아 파워-업 신호 PWRUPZ를 발생시킨다.
그런데, 이러한 종래의 파워-업 신호 발생 장치에서 파워-업 신호 PWRUPZ가 딥 파워 다운 신호 DPD의 엑시트(Exit) 동작 이전에 인에이블 될 경우, 내부전원전압이 아직 생성되지 못한 상태에서 칩이 동작하게 된다. 이에 따라, 반도체 소자들이 내부전원전압을 공급받지 못하게 되어 오동작을 유발하게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 딥 파워 다운 모드의 엑시트 이후에 안정적인 파워-업 신호를 발생할 수 있도록 하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 소자의 파워-업 신호 발생 장치는, 딥 파워 다운 신호를 일정시간 지연하여 일정 펄스폭을 갖는 딥 파워 다운 엑시트 신호를 생성하는 딥 파워 다운 제어부; 내부전원 레벨인 기준전압을 레벨 쉬프팅하여 기준전압 검출신호를 출력하는 레벨 쉬프터; 딥 파워 다운 엑시트 신호의 상태에 따라 전원전압을 선택적으로 출력하는 전압 제어부; 기준전압 검출신호의 상태에 따라 접지전압을 선택적으로 출력하는 기준전압 검출부; 및 전원전압과 접지전압을 일정시간 래치하여 파워-업 신호를 생성하는 래치부를 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2는 본 발명에 따른 반도체 메모리 소자의 파워-업 신호 발생 장치에 관한 회로도이다.
본 발명은 딥 파워 다운 제어부(10), 레벨 쉬프터(20), 전압 제어부(30), 기준전압 검출부(40) 및 래치부(50) 및 인버터 IV7를 구비한다.
여기서, 딥 파워 다운 제어부(10)는 인버터 IV2, 지연부(11) 및 낸드게이트 ND1을 구비한다. 인버터 IV2는 딥 파워 다운 신호 DPD를 반전한다. 그리고, 지연부(11)는 딥 파워 다운 신호 DPD를 일정시간 지연한다. 또한, 낸드게이트 ND1는 인버터 IV2의 출력과 지연부(11)의 출력을 낸드연산하여 딥 파워 다운 엑시트 신호 DPD_EXB를 출력한다.
그리고, 레벨 쉬프터(20)는 내부전원인 기준전압 VREF을 레벨 쉬프팅하여 기준전압 검출신호 VREF_DETB를 출력한다.
전압 제어부(30)는 인버터 IV3와 전송게이트 T2를 구비한다. 여기서, 인버터 IV3는 낸드게이트 ND1의 출력을 반전하여 딥 파워 다운 엑시트 신호 DPD_EX를 출력한다. 그리고, 전송게이트 T2는 딥 파워 다운 엑시트 신호 DPD_EX,DPD_EXB의 제어 하에 전원전압 VDD을 선택적으로 출력한다.
이때, 전송게이트 T2의 NMOS 게이트에는 딥 파워 다운 엑시트 신호 DPD_EXP가 인가되고, PMOS 게이트에는 딥 파워 다운 엑시트 신호 DPD_EXB가 인가된다.
기준전압 검출부(40)는 인버터 IV4와 전송게이트 T3을 구비한다. 여기서, 인버터 IV4는 레벨 쉬프터(20)의 출력을 반전하여 기준전압 검출신호 VREF_DET를 출력한다. 그리고, 전송게이트 T3는 기준전압 검출신호 VREF_DET,VREF_DETB의 제어 하에 접지전압 VSS을 선택적으로 출력한다.
이때, 전송게이트 T3의 NMOS 게이트에는 기준전압 검출신호 VREF_DET가 인가되고, PMOS 게이트에는 기준전압 검출신호 VREF_DETB가 인가된다.
래치부(50)는 인버터 IV5,IV6를 구비하여 전압 제어부(30) 또는 기준전압 검출부(40)의 출력을 일정시간 동안 래치한다. 인버터 IV7는 래치부(50)의 출력을 반전하여 파워 업 신호 PU_DPD_EX를 출력한다.
이러한 구성을 갖는 본 발명의 동작과정을 도 3의 동작 파형도를 참조하여 설명하면 다음과 같다.
먼저, 딥 파워 다운 신호 DPD가 로우에서 하이로 인에이블되면 딥 파워 다운 모드로 진입한다. 이때, 디램 소자에서 소비되는 전원을 최소화시키기 위해 외부전원과 내부전원을 차단하면서 기준전압 VREF을 접지전압 VSS 레벨로 싱크(Sink)시킨다.
이후에, 딥 파워 다운 신호 DPD가 하이에서 로우로 디스에이블되면 딥 파워 다운 모드가 엑시트된다. 이때, 딥 파워 다운 신호 DPD가 로우가 되면, 딥 파워 다운 엑시트 신호 DPD_EX가 하이로 천이하고, 딥 파워 다운 엑시트 신호 DPD_EXB가 로우가 된다.
이에 따라, 전송게이트 T2가 턴온되어 전원전압 VDD가 출력된다. 그리고, 래치부(50)와 인버터 IV7를 거쳐 파워 업 신호 PU_DPD_EX가 인에이블된다. 이때, 파워 업 신호 PU_DPD_EX가 인에이블된 이후에 내부전원 회로에 파워 업 신호 PU_DPD_EX가 인가되어 기준전압 VREF이 접지전압 VSS 레벨에서 전원전압 VDD 레벨로 천이한다.
이후에, 기준전압 VREF이 전원전압 VDD 레벨로 천이하면, 기준전압 검출신호 VREF_DET가 로우에서 하이로 천이하고, 기준전압 검출신호 VREF_DETB가 하이에서 로우로 천이한다. 이에 따라, 전송게이트 T3가 턴온되어 접지전압 VSS가 출력된다. 그리고, 래치부(50)와 인버터 IV7을 거쳐 파워 업 신호 PU_DPD_EX가 디에이블된다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이상에서 설명한 바와 같이, 본 발명은 딥 파워 다운 모드 엑시트 이후에 딥 파워 다운 시간과 무관하게 빠르고 안정적인 파워-업 신호를 발생할 수 있도록 하는 효과를 제공한다.
Claims (5)
- 딥 파워 다운 신호를 일정시간 지연하여 일정 펄스폭을 갖는 딥 파워 다운 엑시트 신호를 생성하는 딥 파워 다운 제어부;내부전원 레벨인 기준전압을 레벨 쉬프팅하여 기준전압 검출신호를 출력하는 레벨 쉬프터;상기 딥 파워 다운 엑시트 신호의 상태에 따라 전원전압을 선택적으로 출력하는 전압 제어부;상기 기준전압 검출신호의 상태에 따라 접지전압을 선택적으로 출력하는 기준전압 검출부; 및상기 전원전압과 상기 접지전압을 일정시간 래치하여 파워-업 신호를 생성하는 래치부를 구비함을 특징으로 하는 반도체 메모리 소자의 파워-업 신호 발생 장치.
- 제 1항에 있어서, 상기 딥 파워 다운 제어부는상기 딥 파워 다운 신호를 일정시간 지연하는 지연부; 및반전된 상기 딥 파워 다운 신호와 상기 지연부의 출력을 낸드연산하여 상기 딥 파워 다운 엑시트 신호를 출력하는 낸드게이트를 구비함을 특징으로 하는 반도체 메모리 소자의 파워-업 신호 발생 장치.
- 제 1항에 있어서, 상기 전압 제어부는상기 딥 파워 다운 엑시트 신호를 반전하는 제 1인버터; 및상기 딥 파워 다운 제어부와 상기 제 1인버터의 출력에 따라 상기 전원전압을 선택적으로 출력하는 제 1전송게이트를 구비함을 특징으로 하는 반도체 메모리 소자의 파워-업 신호 발생 장치.
- 제 1항에 있어서, 상기 기준전압 검출부는상기 레벨 쉬프터의 출력을 반전하는 제 2인버터; 및상기 레벨 쉬프터와 상기 제 2인버터의 출력에 따라 상기 접지전압을 선택적으로 출력하는 제 2전송게이트를 구비함을 특징으로 하는 반도체 메모리 소자의 파워-업 신호 발생 장치.
- 제 1항에 있어서, 상기 파워-업 신호는 상기 딥 파워 다운 신호의 디스에이블시 상기 딥 파워 다운 엑시트 신호의 천이에 따라 활성화되고, 상기 기준전압의 인에이블시 상기 기준전압 검출신호의 천이에 따라 비활성화 됨을 특징으로 하는 반도체 메모리 소자의 파워-업 신호 발생 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040116442A KR100979353B1 (ko) | 2004-12-30 | 2004-12-30 | 반도체 메모리 소자의 파워-업 신호 발생 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040116442A KR100979353B1 (ko) | 2004-12-30 | 2004-12-30 | 반도체 메모리 소자의 파워-업 신호 발생 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060077545A KR20060077545A (ko) | 2006-07-05 |
| KR100979353B1 true KR100979353B1 (ko) | 2010-08-31 |
Family
ID=37169607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040116442A KR100979353B1 (ko) | 2004-12-30 | 2004-12-30 | 반도체 메모리 소자의 파워-업 신호 발생 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100979353B1 (ko) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990074796A (ko) * | 1998-03-14 | 1999-10-05 | 김영환 | 디램의 파워-오프 회로 |
| KR20030027198A (ko) * | 2001-09-14 | 2003-04-07 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 파워-업 발생회로 |
-
2004
- 2004-12-30 KR KR1020040116442A patent/KR100979353B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990074796A (ko) * | 1998-03-14 | 1999-10-05 | 김영환 | 디램의 파워-오프 회로 |
| KR20030027198A (ko) * | 2001-09-14 | 2003-04-07 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 파워-업 발생회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060077545A (ko) | 2006-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100408723B1 (ko) | 반도체 메모리 소자의 파워-업 신호 발생장치 | |
| KR100854419B1 (ko) | 파워 업 신호 생성장치 | |
| JP2007095282A (ja) | 電圧発生装置 | |
| JP2007095286A (ja) | 電圧発生装置 | |
| KR100452333B1 (ko) | 파워 업 신호 발생기 | |
| KR20180047208A (ko) | 전원 제어장치 및 이를 포함하는 반도체 메모리 장치 | |
| US7564732B2 (en) | Internal voltage generation circuit for semiconductor device | |
| KR102445814B1 (ko) | 반도체 장치 | |
| KR100933801B1 (ko) | 링 오실레이터와 이를 이용한 내부전압 생성장치 | |
| KR100979353B1 (ko) | 반도체 메모리 소자의 파워-업 신호 발생 장치 | |
| KR100705205B1 (ko) | 외부 클록 신호의 펄스 폭의 변화에 무관하게 안정된 내부클록 신호를 발생하는 내부 클록 발생기 및 그 내부 클록발생 방법 | |
| US20120155207A1 (en) | Semiconductor device generating internal voltage | |
| JP2002246891A (ja) | 入力バッファ回路および半導体装置 | |
| KR100757918B1 (ko) | 반도체 메모리 장치의 내부 전압 생성 회로 및 방법 | |
| KR20160115484A (ko) | 전원 구동 회로 및 이를 포함하는 반도체 장치 | |
| JP2007234206A (ja) | 半導体記憶装置、電源検出器、半導体装置 | |
| KR100889322B1 (ko) | 내부전압 발생회로 | |
| JP4322072B2 (ja) | 半導体装置 | |
| KR20040005236A (ko) | 반도체 메모리 소자의 초기화 제어 회로 | |
| KR100689804B1 (ko) | 반도체 메모리 장치의 고전압 발생회로 | |
| KR100670655B1 (ko) | 파워-업 신호 발생 회로 | |
| KR100897283B1 (ko) | 반도체 메모리 장치 | |
| KR20090075937A (ko) | 반도체 메모리 장치의 입력 회로 및 그 제어 방법 | |
| KR100264727B1 (ko) | 반도체 메모리 소자의 내부 전압 발생기 | |
| KR100234386B1 (ko) | 반도체 메모리 장치의 내부 전압 변환기 제어회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |