KR20090075937A - 반도체 메모리 장치의 입력 회로 및 그 제어 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 메모리 장치의 입력 회로는 복수개의 외부 신호를 선택적으로 래치하여 출력하는 복수개의 래치; 및 상기 복수개의 외부 신호를 이용하여 반도체 메모리 장치의 동작 모드에 따라 상기 복수개의 래치의 동작을 제어하는 래치 제어부를 구비한다.
커맨드, 어드레스, 칩 선택 신호, 래치

Description

반도체 메모리 장치의 입력 회로 및 그 제어 방법{INPUT CIRCUIT OF SEMICONDUCTOR MEMORY APPARATUS AND CONTROL METHOD OF THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 반도체 메모리 장치의 입력 회로 및 그 제어 방법에 관한 것이다.
종래의 기술에 따른 반도체 메모리 장치의 입력 회로는 도 1에 도시된 바와 같이, 칩 선택 신호 래치 회로(1), 제 1 커맨드/어드레스 래치 회로(2), 제 2 커맨드/어드레스 래치 회로(3) 및 제 3 커맨드/어드레스 래치 회로(4)를 구비한다.
상기 칩 선택 신호 래치 회로(1)는 클럭 신호(CLK)에 따라 칩 선택 신호(/CS)를 래치하도록 구성된다. 상기 칩 선택 신호 래치 회로(1)는 CARR 래치를 구비한다. 상기 CARR 래치는 입력 신호를 상기 클럭 신호(CLK)의 라이징 엣지(Rising Edge)에서 래치하도록 구성된다.
상기 제 1 커맨드/어드레스 래치 회로(2)는 상기 클럭 신호(CLK)에 따라 커맨드/어드레스 신호(CA<0:#>)를 래치하도록 구성된다. 상기 제 1 커맨드/어드레스 래치 회로(2)는 상기 CARR 래치를 복수개 구비한다. 반도체 메모리 장치의 종류에 따라 커맨드와 어드레스가 별도의 핀(Pin)을 통해 입력되거나, 공용 핀을 통해 입 력될 수도 있으며, 도 1의 회로는 커맨드와 어드레스가 공용 핀을 통해 입력되는 경우를 예로 든 것이다.
상기 제 2 커맨드/어드레스 래치 회로(3)는 상기 클럭 신호(CLK)에 따라 상기 제 1 커맨드/어드레스 래치 회로(2)의 출력 신호(ICARR<0:#>)를 래치하도록 구성된다. 상기 제 2 커맨드/어드레스 래치 회로(3)는 복수개의 CARF 래치를 구비한다. 상기 CARF 래치는 입력 신호를 상기 클럭 신호(CLK)의 폴링 엣지(Falling Edge)에서 래치하도록 구성된다.
상기 제 3 커맨드/어드레스 래치 회로(4)는 상기 클럭 신호(CLK)에 따라 상기 커맨드/어드레스 신호(CA<0:#>)를 래치하도록 구성된다. 상기 제 3 커맨드/어드레스 래치 회로(4)는 복수개의 CAFF 래치를 구비한다. 상기 CAFF 래치는 입력 신호를 상기 클럭 신호(CLK)의 폴링 엣지에서 래치하도록 구성된다.
이와 같이 구성된 종래 기술에 따른 입력 회로의 동작을 도 2를 참조하여 설명하면 다음과 같다.
신호(ICSBRR)를 보면, 상기 칩 선택 신호 래치 회로(1)가 상기 클럭 신호(CLK)의 라이징 엣지에서 상기 칩 선택 신호(/CS)를 래치하고 있음을 알 수 있다.
신호(ICARR<0>)를 보면, 상기 제 1 커맨드/어드레스 래치 회로(2)가 상기 클럭 신호(CLK)의 라이징 엣지에서 상기 커맨드/어드레스 신호(CA<0>)를 래치하고 있음을 알 수 있다.
신호(ICARF<0>)를 보면, 상기 제 2 커맨드/어드레스 래치 회로(3)가 상기 클 럭 신호(CLK)의 폴링 엣지에서 상기 제 1 커맨드/어드레스 래치 회로(2)의 출력 신호(ICARR<0>)를 래치하고 있음을 알 수 있다.
신호(ICAFF<0>)를 보면, 상기 제 3 커맨드/어드레스 래치 회로(4)가 상기 클럭 신호(CLK)의 폴링 엣지에서 상기 커맨드/어드레스 신호(CA<0>)를 래치하고 있음을 알 수 있다.
도 2에 도시된 바와 같이, 종래의 기술은 반도체 메모리 장치가 리드 또는 라이트 등과 같은 활성화 동작을 수행하지 않는 비동작(Non operation: NOP) 모드에서도 모든 래치 신호들이 토글링(Toggling) 하고 있다.
도 2의 도면은 전체 래치 신호 중 일부 래치 신호들(ICSBRR, ICARR<0>, ICARF<0>, ICAFF<0>)만을 도시한 것으로, 실제로는 모든 래치 신호들(ICSBRR, ICARR<0:#>, ICARF<0:#>, ICAFF<0:#>)이 토글링하고 있다.
상술한 래치 신호들의 토글링은 결국, 모든 래치 회로(1 ~ 4)의 동작에 의한 것으로서, 커맨드/어드레스가 필요 없는 비동작 모드에서 불필요한 전력소모가 발생하고 있는 것을 알 수 있다.
이와 같이 종래의 기술에 따른 반도체 메모리 장치의 입력 회로는 반도체 메모리 장치의 비동작 모드에서도 불필요하게 각종 신호들의 토글링이 발생하므로 전력 소모를 증가시키는 문제가 있다.
반도체 메모리 장치에서 소비 전력은 제품의 성능을 좌우할 뿐만 아니라, 동작 규격에 따라 엄격하게 규제되고 있으므로 소비 전력을 최소화할 필요가 있다.
본 발명은 전력 소모량을 줄일 수 있도록 한 반도체 메모리 장치의 입력 회로 및 그 제어 방법을 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치의 입력 회로는 복수개의 외부 신호를 선택적으로 래치하여 출력하는 복수개의 래치; 및 상기 복수개의 외부 신호를 이용하여 반도체 메모리 장치의 동작 모드에 따라 상기 복수개의 래치의 동작을 제어하는 래치 제어부를 구비함을 특징으로 한다.
본 발명에 따른 반도체 메모리 장치의 입력 회로는 제어 신호에 따라 복수개의 외부 신호를 선택적으로 래치하여 래치된 신호를 출력하는 복수개의 래치; 및 상기 래치된 신호를 이용하여 반도체 메모리 장치의 동작 모드에 따라 상기 제어 신호를 생성하는 래치 제어부를 구비함을 다른 특징으로 한다.
본 발명에 따른 반도체 메모리 장치의 입력 회로는 칩 선택 신호를 제 1 타이밍에 래치하여 출력하는 제 1 래치; 커맨드 또는 어드레스를 상기 제 1 타이밍에 래치하여 출력하는 복수개의 제 2 래치; 제어 신호에 따라 상기 커맨드 또는 어드레스를 상기 제 1 타이밍에 비해 늦은 제 2 타이밍에 래치하여 출력하는 복수개의 제 3 래치; 및 상기 제 1 래치의 출력 신호 및 상기 제 2 래치의 출력 신호를 이용하여 반도체 메모리 장치의 동작 모드에 따라 상기 제어 신호를 생성하는 래치 제어부를 구비함을 또 다른 특징으로 한다.
본 발명에 따른 반도체 메모리 장치의 입력 회로의 제어 방법은 외부 신호를 래치하기 위한 복수개의 래치를 구비하는 반도체 메모리 장치의 입력 회로의 제어 방법으로서, 상기 외부 신호를 이용하여 반도체 메모리 장치의 비동작 모드를 판단하는 단계; 및 상기 비동작 모드 판단 결과에 따라 상기 복수개의 래치를 선택적으로 동작 중지시키는 단계를 구비함을 특징으로 한다.
본 발명에 따른 반도체 메모리 장치의 입력 회로 및 그 제어 방법은 반도체 메모리 장치의 동작 상태에 맞도록 불필요한 신호의 토글링을 방지하므로 전력 소모를 줄여 제품 성능을 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리 장치의 입력 회로 및 그 제어 방법의 바람직한 실시예를 설명하면 다음과 같다.
본 발명에 따른 반도체 메모리 장치의 입력 회로(100)는 도 3에 도시된 바와 같이, 제 1 입력부(200), 제 2 입력부(300) 및 래치 제어부(400)를 구비한다.
상기 제 1 입력부(200)는 상기 클럭 신호(CLK)에 따라 칩 선택 신호(/CS)를 래치하도록 구성된다. 상기 제 1 입력부(200)는 CARR 래치(210)를 구비한다. 상기 CARR 래치(210)는 입력 신호를 상기 클럭 신호(CLK)의 라이징 엣지(Rising Edge)에서 래치하도록 구성된다.
상기 제 2 입력부(300)는 서로 다른 타이밍에 상기 커맨드/어드레스 신호(CA<0:#>)를 래치하기 위한 제 1 내지 제 3 래치부(310 ~ 330)를 구비한다.
상기 제 1 래치부(310)는 상기 클럭 신호(CLK)에 따라 커맨드/어드레스 신호(CA<0:#>)를 래치하도록 구성된다. 상기 제 1 래치부(310)는 CARR 래치(311)를 복수개 구비한다. 상기 CARR 래치(311)는 상기 CARR 래치(210)와 동일하게 구성할 수 있다.
상기 제 2 래치부(320)는 제어 신호(CAFFEN)가 활성화된 경우, 상기 클럭 신호(CLK)에 따라 상기 제 1 래치부(310)의 출력 신호(ICARR<0:#>)를 래치하도록 구성된다. 상기 제 2 래치부(320)는 복수개의 CARF 래치(321)를 구비한다. 상기 CARF 래치(321)는 입력 신호를 상기 클럭 신호(CLK)의 폴링 엣지(Falling Edge)에서 래치하도록 구성된다.
상기 제 3 래치부(330)는 상기 제어 신호(CAFFEN)가 활성화된 경우, 상기 클럭 신호(CLK)에 따라 상기 커맨드/어드레스 신호(CA<0:#>)를 래치하도록 구성된다. 상기 제 3 래치부(330)는 복수개의 CAFF 래치(331)를 구비한다. 상기 CAFF 래치(331)는 입력 신호를 상기 클럭 신호(CLK)의 폴링 엣지에 래치하도록 구성된다.
상기 래치 제어부(400)는 상기 제 1 입력부(200)의 출력 신호 즉, 래치된 칩 선택 신호(ICSBRR) 및 상기 제 1 래치부(310)의 출력 신호(ICARR<0:#>)를 이용하여 반도체 메모리 장치의 비동작 모드를 판단하고 그에 따라 상기 제어 신호(CAFFEN)를 비활성화시키도록 구성된다.
도 4는 상기 제 1 래치부(310)의 복수개의 CARR 래치(311) 중에서 커맨드/어드레스 신호(CA<0>)를 입력 받는 CARR 래치(311)의 구성을 도시한 것이다.
상기 CARR 래치(311)는 도 4에 도시된 바와 같이, 크로스 커플드 래치(312) 와 출력 회로(313)를 구비한다. 상기 크로스 커플드 래치(312)는 제 1 내지 제 9 트랜지스터(M1 ~ M9), 제 1 및 제 2 인버터(IV1, IV2)를 구비한다. 상기 제 5 및 제 6 트랜지스터(M5, M6)는 상기 커맨드/어드레스 신호(CA<0>)를 입력 받기 위한 구성이다. 상기 제 7 트랜지스터(M7)는 상기 클럭 신호(CLK)의 라이징 엣지에서 상기 커맨드/어드레스 신호(CA<0>)를 래치할 수 있도록 전류 패스를 개방하는 구성이다. 상기 제 8 내지 제 10 트랜지스터(M8 ~ M10)는 상기 클럭 신호(CLK)의 로우 레벨 구간 동안 상기 크로스 커플드 래치(312)의 출력 신호 레벨을 프리차지(Pre charge) 시키기 위한 구성이다. 상기 출력 회로(313)는 상기 크로스 커플드 래치(312)의 출력 신호 레벨이 변하기 전까지 CARR 래치(311)의 출력 신호(ICARR<0>)의 레벨을 유지시키기 위한 구성이다. 상기 출력 회로(313)는 제 11 및 제 12 트랜지스터(M11, M12) 및 제 3 및 제 4 인버터(IV3, IV4)를 구비한다.
도 5는 상기 제 2 래치부(320)의 복수개의 CARF 래치(321) 중에서 제 1 래치부(310)의 출력 신호(ICARR<0>)를 입력 받는 CARF 래치(321)의 구성을 도시한 것이다.
상기 CARF 래치(321)는 도 5에 도시된 바와 같이, 크로스 커플드 래치(322)와 출력 회로(323)를 구비한다. 상기 크로스 커플드 래치(322)는 상기 도 4의 크로스 커플드 래치(312)와 동일하게 구성할 수 있다. 다만, 상기 크로스 커플드 래치(322)는 상기 제 1 래치부(310)의 출력 신호(ICARR<0>)를 클럭 신호(CLK)의 폴링 엣지에 래치해야 하므로 클럭 신호(CLK) 입력단에 제 5 인버터(IV5)가 추가된다. 상기 출력 회로(323)는 상기 제어 신호(CAFFEN)가 비활성화된 구간동안 전류 패스 를 차단하여 상기 크로스 커플드 래치(322)의 출력 신호에 따라 CARF 래치(321)의 출력 신호(ICARF<0>)의 토글링을 방지하도록 구성된다. 상기 출력 회로(323)는 상기 도 4의 출력 회로(313)의 구성에 제 13 및 제 14 트랜지스터(M13, M14)와 제 6 인버터(IV6)를 추가하여 구성할 수 있다. 상기 제어 신호(CAFFEN)가 비활성화된 경우 상기 제 6 인버터(IV6)가 상기 제 13 및 제 14 트랜지스터(M13, M14)를 턴 오프 시킴으로써, 출력 회로(323)의 전류 패스를 차단한다.
도 6은 상기 제 3 래치부(330)의 복수개의 CARF 래치(331) 중에서 커맨드/어드레스 신호(CA<0>)를 입력 받는 CAFF 래치(331)의 구성을 도시한 것이다.
상기 CAFF 래치(331)는 도 6에 도시된 바와 같이, 크로스 커플드 래치(332) 및 출력 회로(333)를 구비한다. 상기 상기 CAFF 래치(331)는 상기 도 5의 CARF 래치(321)와 동일하게 구성할 수 있다.
상기 래치 제어부(400)는 도 7에 도시된 바와 같이, 상기 래치된 칩 선택 신호(ICSBRR)와 상기 제 1 래치부(310)의 출력 신호(ICARR<0:#>) 중 일부(ICARR<0:2>)를 이용하여 반도체 메모리 장치의 비동작 모드를 판단하고 그에 따라 상기 제어 신호(CAFFEN)를 비활성화시키도록 구성된다.
상기 래치 제어부(400)는 제 1 및 제 2 인버터(IV11, IV12) 및 제 1 및 제 2 낸드 게이트(ND11, ND12)를 구비한다. 상기 제 1 인버터(IV11)는 상기 래치된 칩 선택 신호(ICSBRR)를 입력 받는다. 상기 제 1 낸드 게이트(ND11)는 상기 제 1 래치부(310)의 출력 신호(ICARR<0:2>)를 입력 받는다. 상기 제 2 낸드 게이트(ND12)는 상기 제 1 인버터(IV11)의 출력 신호와 상기 제 1 낸드 게이트(ND11)의 출력 신호 를 입력 받는다. 상기 제 2 인버터(IV12)는 상기 제 2 낸드 게이트(ND12)의 출력 신호를 입력 받아 상기 제어 신호(CAFFEN)를 출력한다.
반도체 메모리 장치의 비동작 모드는 상기 칩 선택 신호(/CS)와 커맨드/어드레스 신호(CA<0:2>)에 의해 결정될 수 있다. 상기 칩 선택 신호(/CS)가 하이 레벨로 비활성화된 경우 또는 상기 커맨드/어드레스 신호(CA<0:2>)의 모든 비트가 특정 레벨 예를 들어, 하이 레벨인 경우 반도체 메모리 장치는 리드 또는 라이트와 같은 어떠한 액티브 동작도 수행하지 않는다. 따라서 커맨드/어드레스 신호(CA<0:#>)를 입력 받을 필요가 없다.
상기 칩 선택 신호(/CS) 및 커맨드/어드레스 신호(CA<0:2>)는 외부에서 입력된 신호이다. 따라서 실제 반도체 메모리 장치 내부의 동작모드를 판단하기 위해서는 반도체 메모리 장치의 내부 신호를 이용해야 한다. 또한 내부 신호 중에서도 가장 빠른 타이밍의 신호를 이용해야 동작 마진을 충분히 확보할 수 있다.
따라서 본 발명은 래치 제어부(400)가 내부 신호들 즉, 상기 칩 선택 신호(/CS)를 래치한 상기 래치된 칩 선택 신호(ICSBRR), 그리고 상기 커맨드/어드레스 신호(CA<0:2>)를 래치한 상기 제 1 래치부(310)의 출력 신호(ICARR<0:2>)의 조합에 따라 반도체 메모리 장치의 비동작 모드를 판단하여 상기 제어 신호(CAFFEN)를 비활성화시킬 수 있도록 구성하였다. 상기 제어 신호(CAFFEN)에 따라 제 2 래치부(320) 및 제 3 래치부(330)에 래치된 신호의 토글링이 방지된다.
본 발명은 상기 래치된 칩 선택 신호(ICSBRR) 및 상기 제 1 래치부(310)의 출력 신호(ICARR<0:2>)에 따라 비동작 모드를 판단해야 하므로 상기 도 3의 제 1 입력부(200) 및 제 2 입력부(300)의 제 1 래치부(310)는 제어 신호(CAFFEN)에 상관없이 동작하도록 구성하였다.
본 발명에 따른 반도체 메모리 장치의 입력 회로의 동작을 도 8을 참조하여 설명하면 다음과 같다.
상기 제어 신호(CAFFEN)가 활성화된 구간 동안 제 1 입력부(200) 및 제 2 입력부(300)는 모두 각각에게 입력된 신호를 래치하여 출력한다.
즉, 제 1 입력부(200)는 클럭 신호(CLK)의 라이징 엣지에 상기 칩 선택 신호(/CS)를 래치하여 래치된 신호(ICSBRR)를 출력한다.
제 1 래치부(310)는 클럭 신호(CLK)의 라이징 엣지에 커맨드/어드레스 신호(CA<0>)를 래치하여 래치된 신호(ICARR<0>)를 출력한다.
제 2 래치부(320)는 클럭 신호(CLK)의 폴링 엣지에 상기 신호(ICARR<0>)를 래치하여 래치된 신호(ICARF<0>)를 출력한다.
제 3 래치부(330)는 클럭 신호(CLK)의 폴링 엣지에 상기 커맨드/어드레스 신호(CA<0>)를 래치하여 래치된 신호(ICAFF<0>)를 출력한다.
한편, 상기 제어 신호(CAFFEN)가 비활성화된 구간 동안 제 2 래치부(320) 및 제 3 래치부(330)는 상기 제어 신호(CAFFEN)에 의해 전류 패스가 차단되므로 입력 신호의 레벨의 변동에 상관없이 자신들의 출력 레벨을 동일하게 유지시킨다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이 해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 기술에 따른 반도체 메모리 장치의 입력 회로의 블록도,
도 2는 종래의 기술에 따른 반도체 메모리 장치의 입력 회로의 동작 타이밍도,
도 3은 본 발명에 따른 반도체 메모리 장치의 입력 회로의 블록도,
도 4는 도 3의 CARR 래치의 회로도,
도 5는 도 3의 CARF 래치의 회로도,
도 6은 도 3의 CARR 래치의 회로도,
도 7은 도 3의 래치 제어부의 회로도이고,
도 8은 본 발명에 따른 반도체 메모리 장치의 입력 회로의 동작 타이밍도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
200: 제 1 입력부 300: 제 2 입력부
310: 제 1 래치부 320: 제 2 래치부
330: 제 3 래치부 400: 래치 제어부

Claims (23)

  1. 복수개의 외부 신호를 선택적으로 래치하여 출력하는 복수개의 래치; 및
    상기 복수개의 외부 신호를 이용하여 반도체 메모리 장치의 동작 모드에 따라 상기 복수개의 래치의 동작을 제어하는 래치 제어부를 구비하는 반도체 메모리 장치의 입력 회로.
  2. 제 1 항에 있어서,
    상기 복수개의 래치는 상기 복수개의 외부 신호를 서로 다른 타이밍에 래치하도록 구성됨을 특징으로 하는 반도체 메모리 장치의 입력 회로.
  3. 제 1 항에 있어서,
    상기 복수개의 래치는
    상기 래치 제어부의 제어에 따라 전류 패스가 차단되도록 구성됨을 특징으로 하는 반도체 메모리 장치의 입력 회로.
  4. 제 3 항에 있어서,
    상기 래치 제어부는
    상기 복수개의 래치 중 반도체 메모리 장치의 동작 모드를 판단하기 위해 사용되는 래치를 제외한 래치의 동작을 제어하도록 구성됨을 특징으로 하는 반도체 메모리 장치의 입력 회로.
  5. 제 1 항에 있어서,
    상기 래치 제어부는 칩 선택 신호, 커맨드 또는 어드레스를 선택적으로 사용하여 상기 반도체 메모리 장치의 동작 모드를 판단하도록 구성됨을 특징으로 하는 반도체 메모리 장치의 입력 회로.
  6. 제 5 항에 있어서,
    상기 래치 제어부는
    상기 칩 선택 신호가 비활성화된 경우, 또는 상기 커맨드의 일부 비트 또는 상기 어드레스의 일부 비트가 특정 레벨인 경우 상기 반도체 메모리 장치가 비동작 모드인 것으로 판단하도록 구성됨을 특징으로 하는 반도체 메모리 장치의 입력 회로.
  7. 제 6 항에 있어서,
    상기 래치 제어부는
    상기 반도체 메모리 장치가 비동작 모드인 것으로 판단되면 상기 복수개의 래치의 동작을 선택적으로 중지시키도록 구성됨을 특징으로 하는 반도체 메모리 장치의 입력 회로.
  8. 제어 신호에 따라 복수개의 외부 신호를 선택적으로 래치하여 래치된 신호를 출력하는 복수개의 래치; 및
    상기 래치된 신호를 이용하여 반도체 메모리 장치의 동작 모드에 따라 상기 제어 신호를 생성하는 래치 제어부를 구비하는 반도체 메모리 장치의 입력 회로.
  9. 제 8 항에 있어서,
    상기 복수개의 래치는
    상기 복수개의 외부 신호를 클럭 신호의 라이징 엣지 또는 폴링 엣지 중 어느 하나의 타이밍에 선택적으로 래치하도록 구성됨을 특징으로 하는 반도체 메모리 장치의 입력 회로.
  10. 제 8 항에 있어서,
    상기 복수개의 래치는
    상기 제어 신호에 따라 신호 출력단의 전류 패스가 차단되도록 구성됨을 특징으로 하는 반도체 메모리 장치의 입력 회로.
  11. 제 8 항에 있어서,
    상기 래치 제어부는
    상기 래치된 신호 중 가장 빠른 타이밍에 래치된 신호를 선택적으로 이용하여 상기 반도체 메모리 장치의 비동작 모드를 판단하도록 구성됨을 특징으로 하는 반도체 메모리 장치의 입력 회로.
  12. 제 11 항에 있어서,
    상기 래치 제어부는
    상기 반도체 메모리 장치가 비동작 모드인 것으로 판단되면, 상기 래치된 신호 중 상기 비동작 모드에서 사용되지 않는 래치된 신호를 출력하는 래치의 동작을 중지시키기 위한 상기 제어신호를 생성하도록 구성됨을 특징으로 하는 반도체 메모리 장치의 입력 회로.
  13. 제 8 항에 있어서,
    상기 래치 제어부는
    칩 선택 신호가 비활성화되거나, 커맨드의 일부 비트 또는 어드레스의 일부 비트가 특정 레벨인 경우 상기 반도체 메모리 장치가 비동작 모드인 것으로 판단하도록 구성됨을 특징으로 하는 반도체 메모리 장치의 입력 회로.
  14. 제 13 항에 있어서,
    상기 래치 제어부는
    상기 칩 선택 신호를 입력 받는 제 1 논리 소자,
    상기 커맨드의 일부 비트 또는 상기 어드레스의 일부 비트를 입력 받는 제 2 논리 소자, 및
    상기 제 1 논리 소자의 출력 신호와 상기 제 2 논리 소자의 출력 신호를 조합하여 상기 제어 신호를 생성하는 제 3 논리 소자를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 입력 회로.
  15. 칩 선택 신호를 제 1 타이밍에 래치하여 출력하는 제 1 래치;
    커맨드 또는 어드레스를 상기 제 1 타이밍에 래치하여 출력하는 복수개의 제 2 래치;
    제어 신호에 따라 상기 커맨드 또는 어드레스를 상기 제 1 타이밍에 비해 늦은 제 2 타이밍에 래치하여 출력하는 복수개의 제 3 래치; 및
    상기 제 1 래치의 출력 신호 및 상기 제 2 래치의 출력 신호를 이용하여 반도체 메모리 장치의 동작 모드에 따라 상기 제어 신호를 생성하는 래치 제어부를 구비하는 반도체 메모리 장치의 입력 회로.
  16. 제 15 항에 있어서,
    상기 제 1 타이밍은 클럭 신호의 라이징 엣지에 동기되고, 상기 제 2 타이밍은 상기 클럭 신호의 폴링 엣지에 동기되는 것을 특징으로 하는 반도체 메모리 장치의 입력 회로.
  17. 제 15 항에 있어서,
    상기 복수개의 제 3 래치는
    상기 제어 신호에 따라 신호 출력단의 전류 패스가 차단되도록 구성됨을 특징으로 하는 반도체 메모리 장치의 입력 회로.
  18. 제 15 항에 있어서,
    상기 래치 제어부는
    상기 칩 선택 신호를 입력 받는 제 1 논리 소자,
    상기 커맨드의 일부 비트 또는 상기 어드레스의 일부 비트를 입력 받는 제 2 논리 소자, 및
    상기 제 1 논리 소자의 출력 신호와 상기 제 2 논리 소자의 출력 신호를 조합하여 상기 제어 신호를 생성하는 제 3 논리 소자를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 입력 회로.
  19. 외부 신호를 래치하기 위한 복수개의 래치를 구비하는 반도체 메모리 장치의 입력 회로의 제어 방법으로서,
    상기 외부 신호를 이용하여 반도체 메모리 장치의 비동작 모드를 판단하는 단계; 및
    상기 비동작 모드 판단 결과에 따라 상기 복수개의 래치를 선택적으로 동작을 중지시키는 단계를 구비하는 반도체 메모리 장치의 입력 회로의 제어 방법.
  20. 제 19 항에 있어서,
    상기 외부 신호는 칩 선택 신호, 커맨드 또는 어드레스를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입력 회로의 제어 방법.
  21. 제 20 항에 있어서,
    상기 비동작 모드를 판단하는 단계는
    상기 칩 선택 신호가 비활성화된 경우, 또는 상기 커맨드의 일부 비트 또는 상기 어드레스의 일부 비트가 특정 레벨로 된 경우 상기 반도체 메모리 장치가 비동작 모드인 것으로 판단하는 단계인 것을 특징으로 하는 반도체 메모리 장치의 입력 회로의 제어 방법.
  22. 제 19 항에 있어서,
    상기 복수개의 래치를 선택적으로 동작 중지시키는 단계는
    상기 반도체 메모리 장치가 비동작 모드인 것으로 판단되면 상기 복수개의 래치 중 상기 비동작 모드에서 사용되지 않는 외부 신호를 래치하는 래치의 동작을 중지시키는 단계인 것을 특징으로 하는 반도체 메모리 장치의 입력 회로의 제어 방법.
  23. 제 22 항에 있어서,
    상기 복수개의 래치를 선택적으로 중지시키는 단계는
    상기 비동작 모드에서 사용되지 않는 외부 신호를 래치하는 래치의 전류 패스를 차 단하여 이루어짐을 특징으로 하는 반도체 메모리 장치의 입력 회로의 제어 방법.
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