JP2007012128A

JP2007012128A - 半導体記憶装置

Info

Publication number: JP2007012128A
Application number: JP2005189509A
Authority: JP
Inventors: Yoichi Yamada; 陽一山田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2005-06-29
Filing date: 2005-06-29
Publication date: 2007-01-18

Abstract

【課題】ＣＳ信号が非アクティブ時における半導体記憶装置の消費電力を低減する。
【解決手段】ロウデコーダ２およびカラムデコーダ３の前段にフリップフロップ回路４を設け、ＣＳ信号が非アクティブになると、フリップフロップ回路４、ロウデコーダ２およびカラムデコーダ３へのクロックの供給をＡＮＤ回路５にて停止させ、フリップフロップ回路４は、ロウデコーダ２およびカラムデコーダ３に入力されるアドレス、データおよびＷ／Ｒ信号を保持し、ロウアドレスおよびＷ／Ｒ信号のロウデコーダ２への供給を停止するとともに、カラムアドレス、Ｗ／Ｒ信号およびデータのカラムデコーダ３への供給を停止する。
【選択図】図１

Description

本発明は半導体記憶装置に関し、特に、半導体記憶装置の省電力化方法に適用して好適なものである。

近年のマイクロプロセッサの動作クロック周波数の高速化に伴って、ＤＲＡＭのサイクル時間が短くなり、消費電流の増加を招いている。また、特許文献１には、データ保持モード時の消費電流を低減するために、スリープモード時にクロック発生回路の内部クロック発生動作を停止させる方法が開示されている。
特開２００１−３０７４８４号公報

しかしながら、従来の半導体記憶装置では、ＣＳ（チップセレクト）信号が非アクティブの場合、クロックのみが停止され、アドレスやデータはメモリセルアレイにそのまま入力されていた。このため、アドレスやデータの入力に伴ってメモリセルを構成するトランジスタが動作し、消費電力の増大を招くという問題があった。
そこで、本発明の目的は、ＣＳ信号が非アクティブ時における消費電力を低減することが可能な半導体記憶装置を提供することである。

上述した課題を解決するために、本発明の一態様に係る半導体記憶装置によれば、メモリセルがマトリックス状に配列されたメモリセルアレイと、アドレス入力に基づいて前記メモリセルを選択し、前記メモリセルのデータの読み書きを行うデコーダと、チップセレクト信号が非アクティブの時に前記デコーダに入力されるアドレスまたはデータを保持し、前記チップセレクト信号がアクティブの時に前記デコーダに供給されるクロックに同期して前記アドレスまたはデータを前記デコーダに出力するフリップフロップ回路とを備えることを特徴とする。

これにより、チップセレクト信号が非アクティブの場合、クロックを停止させることできるのみならず、アドレスやデータがメモリセルアレイに入力されることを防止することができる。このため、チップセレクト信号が非アクティブの時のアドレスやデータの入力に伴ってメモリセルを構成するトランジスタが動作することを防止することができ、半導体記憶装置の省電力化を図ることができる。

また、本発明の一態様に係る半導体記憶装置によれば、前記フリップフロップ回路は、前記アドレスまたはデータの各ビットごとに設けられたフリップフロップから構成され、前記フリップフロップはスキャンチェーンを構成するように接続されていることを特徴とする。
これにより、メモリセルアレイをバイパスさせながら、メモリセルアレイの周辺回路にアドレスまたはデータを入力することができ、半導体記憶装置の入力端子のテストを行うためのテスト回路のオーバーヘッドを減らすことができる。

また、本発明の一態様に係る半導体記憶装置によれば、メモリセルがマトリックス状に配列されたメモリセルアレイと、アドレス入力に基づいて前記メモリセルを選択し、前記メモリセルのデータの読み書きを行うデコーダと、チップセレクト信号が非アクティブの時に前記デコーダに入力されるアドレス、データおよびリード／ライト信号を保持し、前記チップセレクト信号がアクティブの時に前記デコーダに供給されるクロックに同期して前記アドレス、データおよびリード／ライト信号を前記デコーダに出力するフリップフロップ回路とを備えることを特徴とする。

これにより、チップセレクト信号が非アクティブの場合、クロックを停止させることできるのみならず、アドレス、データおよびリード／ライト信号がメモリセルアレイに入力されることを防止することができる。このため、チップセレクト信号が非アクティブの時のアドレス、データおよびリード／ライト信号の入力に伴ってメモリセルを構成するトランジスタが動作することを防止することができ、半導体記憶装置の省電力化を図ることができる。

また、本発明の一態様に係る半導体記憶装置によれば、前記フリップフロップ回路は、前記アドレス、データおよびリード／ライト信号の各ビットごとに設けられたフリップフロップから構成され、前記フリップフロップはスキャンチェーンを構成するように接続されていることを特徴とする。
これにより、メモリセルアレイをバイパスさせながら、メモリセルアレイの周辺回路にアドレス、データおよびリード／ライト信号を入力することができ、半導体記憶装置の入力端子のテストを行うためのテスト回路のオーバーヘッドを減らすことができる。

以下、本発明の実施形態に係る半導体記憶装置について図面を参照しながら説明する。
図１は、本発明の一実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図１において、メモリセルアレイ１には、メモリセルがマトリックス状に配列されている。ここで、各メモリセルには、ロウ方向のメモリセルを選択するワード線およびカラム方向のメモリセルを選択するビット線を設けることができる。なお、メモリセルとしては、例えば、ＤＲＡＭ、ＳＲＡＭ、ＥＰＲＯＭ、あるいはＥＥＰＲＯＭなどを用いることができる。

そして、メモリセルアレイ１の周囲には、ロウアドレスに基づいてワード線を選択するロウデコーダ２が配置されるとともに、カラムアドレスに基づいてビット線を選択するとともに、選択されたメモリセルのデータの読み書きを行うカラムデコーダ３が配置されている。また、ロウデコーダ２およびカラムデコーダ３の前段にはフリップフロップ回路４が設けられている。ここで、フリップフロップ回路４には、アドレス、データおよびＷ／Ｒ（リード／ライト）信号が入力されるとともに、ＡＮＤ回路５を介してクロックが入力される。なお、フリップフロップ回路４は、アドレス、データおよびＷ／Ｒ信号の各ビットごとに設けられたフリップフロップから構成することができる。

また、ロウデコーダ２には、フリップフロップ回路４を介してロウアドレスおよびＷ／Ｒ信号が入力されるとともに、ＡＮＤ回路５を介してクロックが入力され、さらにＣＳ（チップセレクト）信号が直接入力される。また、カラムデコーダ３には、フリップフロップ回路４を介してカラムアドレス、Ｗ／Ｒ信号およびデータが入力されるとともに、ＡＮＤ回路５を介してクロックが入力され、さらにＣＳ信号が直接入力される。また、ＡＮＤ回路５には、クロックが入力されるとともに、ＣＳ信号を反転させた信号が入力される。

そして、ＣＳ信号が非アクティブになると、フリップフロップ回路４、ロウデコーダ２およびカラムデコーダ３へのクロックの供給がＡＮＤ回路５にて停止される。そして、フリップフロップ回路４は、ロウデコーダ２およびカラムデコーダ３に入力されるアドレス、データおよびＷ／Ｒ信号を保持し、ロウアドレスおよびＷ／Ｒ信号のロウデコーダ２への供給を停止するとともに、カラムアドレス、Ｗ／Ｒ信号およびデータのカラムデコーダ３への供給を停止する。

そして、ＣＳ信号がアクティブになると、フリップフロップ回路４、ロウデコーダ２およびカラムデコーダ３へのクロックの供給がＡＮＤ回路５を介して行われる。そして、フリップフロップ回路４は、クロックに同期してロウアドレスおよびＷ／Ｒ信号をロウデコーダ２に供給するとともに、カラムアドレス、Ｗ／Ｒ信号およびデータをカラムデコーダ３に供給する。

これにより、ＣＳ信号が非アクティブの場合、クロックを停止させることできるのみならず、アドレス、データおよびＷ／Ｒ信号がメモリセルアレイ１に入力されることを防止することができる。このため、ＣＳ信号が非アクティブの時のアドレス、データおよびＷ／Ｒ信号の入力に伴ってメモリセルを構成するトランジスタが動作することを防止することができ、半導体記憶装置の省電力化を図ることができる。

また、フリップフロップ回路４を構成するフリップフロップはスキャンチェーンを構成するように接続し、フリップフロップ回路４に入力されるアドレス、データおよびリード／ライト信号をスキャン出力として出力することができる。
図２は、図１のフリップフロップ回路４の構成例を示すブロック図である。
図２において、フリップフロップ回路４には、アドレスの各ビットごとにフリップフロップＦ１、・・・、Ｆ２が設けられ、データの各ビットごとにフリップフロップＦ３、・・・、Ｆ４が設けられ、Ｗ／Ｒ信号に対応してフリップフロップＦ５が設けられている。そして、フリップフロップＦ１、・・・、Ｆ２の各データ入力端子Ｄにはアドレスが入力され、フリップフロップＦ３、・・・、Ｆ４の各データ入力端子Ｄにはデータが入力され、フリップフロップＦ５のデータ入力端子ＤにはＷ／Ｒ信号が入力される。

また、フリップフロップＦ１、・・・、Ｆ５の各クロック入力端子ＣＫにはＡＮＤ回路５を介してクロックが入力される。また、フリップフロップＦ１、・・・、Ｆ５の各スキャンイネーブル端子ＳＥにはＳＥ（スキャンイネーブル）信号が入力される。また、フリップフロップＦ１、・・・、Ｆ２の各出力端子Ｑからはアドレスが出力され、フリップフロップＦ３、・・・、Ｆ４の各出力端子Ｑからはデータが出力され、フリップフロップＦ５の出力端子ＱからはＷ／Ｒ信号が出力される。

さらに、フリップフロップＦ５の出力端子Ｑは、フリップフロップＦ４のスキャンイン端子ＳＩに接続され、フリップフロップＦ４の出力端子Ｑは、フリップフロップＦ３のスキャンイン端子ＳＩに接続され、フリップフロップＦ３の出力端子Ｑは、フリップフロップＦ２のスキャンイン端子ＳＩに接続され、フリップフロップＦ２の出力端子Ｑは、フリップフロップＦ１のスキャンイン端子ＳＩに接続され、フリップフロップＦ１に接続されている。

そして、フリップフロップＦ１、・・・、Ｆ５の各スキャンイネーブル端子ＳＥにＳＥ信号が入力されると、各フリップフロップＦ１、・・・、Ｆ５に保持されているデータはクロックに同期して後段のフリップフロップＦ１、・・・、Ｆ５に順次送られ、スキャン出力としてフリップフロップＦ１から出力させることができる。
これにより、メモリセルアレイ１をバイパスさせながら、メモリセルアレイ１の周辺回路にアドレス、データおよびＷ／Ｒ信号を入力することができ、半導体記憶装置の入力端子のテストを行うためのテスト回路のオーバーヘッドを減らすことができる。

本発明の一実施形態に係る半導体記憶装置の概略構成を示すブロック図。図１のフリップフロップ回路４の構成例を示すブロック図。

符号の説明

１メモリセルアレイ、２ロウデコーダ、３カラムデコーダ、４フリップフロップ回路、５ＡＮＤ回路、Ｆ１〜Ｆ５フリップフロップ

Claims

メモリセルがマトリックス状に配列されたメモリセルアレイと、
アドレス入力に基づいて前記メモリセルを選択し、前記メモリセルのデータの読み書きを行うデコーダと、
チップセレクト信号が非アクティブの時に前記デコーダに入力されるアドレスまたはデータを保持し、前記チップセレクト信号がアクティブの時に前記デコーダに供給されるクロックに同期して前記アドレスまたはデータを前記デコーダに出力するフリップフロップ回路とを備えることを特徴とする半導体記憶装置。
前記フリップフロップ回路は、前記アドレスまたはデータの各ビットごとに設けられたフリップフロップから構成され、前記フリップフロップはスキャンチェーンを構成するように接続されていることを特徴とする請求項１記載の半導体記憶装置。
メモリセルがマトリックス状に配列されたメモリセルアレイと、
アドレス入力に基づいて前記メモリセルを選択し、前記メモリセルのデータの読み書きを行うデコーダと、
チップセレクト信号が非アクティブの時に前記デコーダに入力されるアドレス、データおよびリード／ライト信号を保持し、前記チップセレクト信号がアクティブの時に前記デコーダに供給されるクロックに同期して前記アドレス、データおよびリード／ライト信号を前記デコーダに出力するフリップフロップ回路とを備えることを特徴とする半導体記憶装置。
前記フリップフロップ回路は、前記アドレス、データおよびリード／ライト信号の各ビットごとに設けられたフリップフロップから構成され、前記フリップフロップはスキャンチェーンを構成するように接続されていることを特徴とする請求項３記載の半導体記憶装置。