KR100254569B1 - 내부 클럭 발생 회로를 갖는 동기형 반도체 메모리 장치 - Google Patents
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Abstract
본 발명의 저 전력 동기형 반도체 메모리 장치는 행들과 열들로 배열된 메모리 셀들을 갖는 메모리 셀 어레이와; 외부로부터의 외부 어드레스 신호에 응답하여 상기 메모리 셀 어레이의 행을 선택하기 위한 행 선택 회로; 상기 외부 어드레스 신호에 응답하여 상기 메모리 셀 어레이의 열을 선택하기 위한 열 선택 회로와; 버스트 독출 동작 동안에 상기 행 및 열 선택 회로들에 의해서 선택된 메모리 셀에 저장된 데이터를 감지하고 증폭하며, 버스트 기입 동작 동안에 상기 선택된 메모리 셀로 기입하고자 하는 데이터를 전달하기 위한 감지 증폭기와; 외부로부터의 외부 클럭 신호에 동기되고, 버스트 동작의 개시를 알리는 제 1 신호와 기입/독출 동작을 알리는 제 2 외부 신호에 응답하여 제 1 제어 신호와 제 2 제어 신호를 발생하는 제어 회로와; 상기 제 1 및 제 2 제어 신호들을 입력받아 상기 외부 클럭 신호에 동기된 기입 동작용 제 1 내부 클럭 신호와 독출 동작용 제 2 내부 클럭 신호를 발생하는 내부 클럭 발생 회로와; 버스트 독출 동작 동안에 상기 감지 증폭기에 의해서 감지된 데이터를 독출 동작용 상기 제 2 내부 클럭 신호에 동기되어 외부로 출력하는 데이터 출력 버퍼 및; 버스트 기입 동작 동안에 상기 선택된 메모리 셀로 외부로부터의 데이터를 상기 제 1 내부 클럭 신호에 동기되어 상기 감지 증폭기로 전달하는 데이터 입력 버퍼를 포함한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 외부 클럭 신호에 동기된 내부 클럭 신호들을 발생하는 내부 클럭 발생 회로를 갖는 동기형 반도체 메모리 장치에 관한 것이다.
통신 단말이나 노트북 PC와 같이 전력 공급을 배터리에 의존하게 되는 휴대용 전자 제품의 수요가 증가함에 따라 소모 전력의 감소가 더욱 중요한 쟁점으로 부상되고 있다. 또한, 고성능화·고속화에 따라 메모리 제품의 동작 주파수가 매우 빨라지게 되며, 그 결과 소모되는 전력이 증가된다. 이를 극복하여 저전력 및 고속 동작의 두 가지 요구 조건들을 동시에 만족시키기 위한 연구가 활발히 진행되고 있다.
소모 전력을 줄이기 위한 방법은 동작 전압을 줄이는 방법과 동작 전류를 줄이는 방법이 있다. 동작 전압은 일반적으로 시스템에 의해 결정되므로 동일한 동작 전압하에서 얼마나 적은 동작 전류를 소모하느냐가 소모 전력 감소의 관건이라 할 수 있다.
메모리 제품을 동작 전류의 관점에서 볼 때, 그것의 동작 상태는 크게 두 가지의 상태들, 즉 동작 모드와 스탠바이 모드로 구분될 수 있다. 동작 모드란 반도체 메모리가 선택되어 외부로/로부터 데이터의 입/출력 동작이 진행되는 것을 의미한다. 그리고, 스탠바이 모드란 외부와의 신호 교환이 없이 기록된 데이터를 계속해서 유지하는 기능을 의미한다. 상기한 두 가지의 동작 상태에서 소모 전류는 매우 중요하다.
동작 모드에서 소모되는 전류가 증가하게 되면 동작 모드 동안에 시스템 소모 전력이 증가되는 요인이 됨과 아울러 최근과 같이 고속 메모리 제품에서 동작 모드 전류의 증가로 인한 열의 발생으로 일반적인 메모리 패키지의 열 특성 한계를 넘게되고, 그 결과 보다 열 특성이 좋은 메모리 패키지를 사용하지 않으면 안되게 된다. 이로인해, 제품의 단가를 상승시키는 요인이 된다. 또한, 스탠바이 모드에서 소모되는 전류는 통신 단말과 같이 사용하지 않고 대기중인 시간이 대부분인 메모리 응용처의 경우 더욱 더 중요하게 된다. 이상적인 경우, 스탠바이 모드에서 디바이스 동작이 수행되지 않는 상태이기 때문에 소모되는 전류가 없는 것이 이상적이라 할 수 있다.
도 1은 종래의 동기형 반도체 장치의 내부 클럭 발생 회로의 구성을 보여주는 블럭도이다.
도 1을 참조하면, 외부 시스템 클럭(X)은 내부적으로 생성되는 특정한 제어 신호에 의해서 제어받지 않고 단순히 클럭 버퍼만을 통해 내부 클럭들로 변환한다. 상기 내부 클럭은 제어 블럭, 쓰기 데이터 입력 버퍼, 읽기 데이터 출력 버퍼, 에코 클럭 출력 버퍼, 그리고 기타 회로들 등으로 분산되며 시스템 클럭(X)이 인가될 때 항상 동작하게 되어 내부의 부하를 충반전시키게 된다.
메모리 칩에서 소모되는 전류는 읽기 경로로 볼 때 입력버퍼, 디코딩, 메모리 셀, 감지증폭, 출력버퍼의 다섯가지 정도로 구분할 수 있다. 그리고, 쓰기 경로로 볼 때 입력버퍼, 디코딩, 기입 드라이버, 메모리 셀의 네가지 정도로 구분할 수 있다. 실제로 읽기나 쓰기의 동작 모드에서는 상술한 모든 부분들이 동작이 수행되는 경우 동작 전류는 동작 속도의 증가에 따라 점차 증가된다. 동기형 반도체 메모리 장치의 경우 동작 상태에서 외부 시스템 클럭을 내부 클럭으로 변환하기 위한 클럭 버퍼에 의해서 소모되는 전류는 칩 전체적인 측면에서 상당 부분을 차지한다. 종래의 클럭 버퍼는 읽기 동작 또는 쓰기 동작시 내부 클럭을 데이터 입력 버퍼 및 데이터 출력 버퍼로 동시에 공급한다. 이로 인해, 동작 상태에서 상기 클럭 버퍼에 의해서 소모되는 전류가 증가하는 것이 종래의 문제점이다. 아울러, 동기형 반도체 메모리 장치에서 소모되는 전류 역시 증가하게 된다.
따라서 본 발명의 목적은 버스트 기입/독출 동작 모드에서 소모되는 전류를 줄일 수 있는 내부 클럭 발생 회로를 제공하는 것이다.
본 발명의 다른 목적은 버스트 독출/기입 동작 모드에서 소모되는 전력이 적은 동기형 반도체 메모리 장치를 제공하는 것이다.
도 1은 종래 기술에 따른 동기형 반도체 메모리 장치의 내부 클럭 발생 회로의 구성을 보여주는 블럭도;
도 2는 본 발명의 내부 클럭 발생 회로를 갖는 동기형 반도체 메모리 장치를 보여주는 블럭도;
도 3은 본 발명의 바람직한 실시예에 따른 도 2의 제어 회로를 보여주는 회로도;
도 4는 본 발명의 바람직한 실시예에 따른 도 2의 클럭 발생 회로를 보여주는 회로도;
도 5는 독출 및 기입 동작시 제어 신호들을 보여주는 동작 타이밍도,
*도면의 주요 부분에 대한 부호 설명
100 : 메모리 셀 어레이102 : 행 선택 회로
104 : 열 선택 회로106 : 감지 증폭 회로
108 : 데이터 입력 버퍼110 : 데이터 출력 버퍼
120 : 클럭 버퍼130 : 제어 회로
150 : 펄스 발생 회로160 : 샘플/홀드 회로
170 : 조합 회로180 : 내부 클럭 발생 회로
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 외부 클럭 신호에 동기된 내부 클럭 신호들을 발생하는 동기형 반도체 메모리 장치의 내부 클럭 발생 회로에 있어서, 버스트 동작의 개시를 알리는 제 1 신호와 기입/독출 동작을 알리는 제 2 신호에 응답하여 상기 외부 클럭 신호에 동기된 제 1 제어 신호와 제 2 제어 신호를 발생하되, 버스트 기입 동작 동안에 상기 제 1 제어 신호는 활성화되고 상기 제 2 제어 신호는 비활성화되며, 버스트 독출 동작 동안에 상기 제 2 제어 신호는 활성화되고 상기 제 1 제어 신호는 비활성화되는 제어 수단과; 상기 제 1 및 제 2 제어 신호들과 상기 외부 클럭 신호에 응답하여 기입 동작용 제 1 클럭 신호와 독출 동작용 제 2 클럭 신호를 발생하되, 상기 제어 신호들 중 활성화된 그것의 활성화 구간 동안만 상기 외부 클럭 신호에 동기된 상기 기입 동작용 제 1 클럭 신호와 상기 독출 동작용 제 2 클럭 신호 중 하나만을 발생하는 클럭 발생 수단을 포함한다.
이 실시예에 있어서, 상기 제어 수단은, 상기 제 1 신호에 응답하여 상기 버스트 기입/독출 동작 시간을 설정하기 위한 제 3 제어 신호를 발생하는 수단과; 상기 제 1 신호와 상기 외부 클럭 신호에 응답하여 상기 제 1 신호가 상기 외부 클럭 신호에 동기된 펄스 신호를 발생하는 수단과; 상기 펄스 신호에 응답하여 상기 외부 클럭 신호에 동기된 상기 제 2 신호를 샘플/홀드한 제 3 신호 및 상기 제 4 신호의 상보 신호인 제 2 신호을 발생하는 수단과; 상기 제 3 제어 신호에 응답하여 상기 제 3 제어 신호가 활성화되는 동안만 상기 제 3 및 제 4 신호들에 각각 대응하는 상기 제 1 및 제 2 제어 신호들을 발생하는 수단을 포함한다.
이 실시예에 있어서, 상기 제 3 제어 신호를 발생하는 수단은 상기 제 1 신호가 인가되는 일 입력 단자와 상기 외부 클럭 신호가 인가되는 타 입력 단자 및 복수 개의 출력 단자들을 갖는 쉬프트 레지스터와; 상기 쉬프트 레지스터의 출력 단자들에 각각 접속되는 입력 단자들과 상기 제 3 제어 신호의 출력을 위한 출력 단자를 갖는 오아 게이트를 포함한다.
이 실시예에 있어서, 상기 쉬프트 레지스터는 직렬로 접속된 복수 개의 D형 플립플롭들을 포함하며, 상기 각 플립플롭은 입력 단자와 출력 단자와 클럭 단자를 갖는다.
이 실시예에 있어서, 상기 플립플롭들은 버스트 기입/독출 동작을 보장하기 위한 개수만큼 구비된다.
이 실시예에 있어서, 상기 펄스 신호 발생 수단은 상기 외부 클럭 신호에 응답하여 상기 제 1 신호를 샘플링하고 유지하기 위한 제 1 샘플/홀드 수단과; 상기 외부 클럭 신호가 인가되는 일 입력 단자와 상기 제 1 샘플/홀드 수단의 출력단에 접속되는 타 입력 단자 및 상기 펄스 신호를 출력하기 위한 출력 단자를 갖는 제 1 앤드 게이트를 포함한다.
이 실시예에 있어서, 상기 제 1 및 제 2 신호들을 발생하는 수단은 상기 외부 클럭 신호에 응답하여 상기 제 2 신호를 래치하기 위한 제 1 래치 수단과; 상기 래치 수단에 의해서 래치된 상기 제 2 신호를 상기 펄스 신호에 동기시키며 그것을 샘플링하고 유지하기 위한 제 2 샘플/홀드 수단과; 상기 제 2 샘플/홀드 수단으로부터의 신호를 반전시키기 위한 인버터를 포함한다.
이 실시예에 있어서, 상기 제 1 및 제 2 제어 신호들을 발생하는 수단은 상기 제 3 제어 신호가 인가되는 일 입력 단자와 상기 제 3 신호가 인가되는 타 입력 단자를 갖는 제 2 앤드 게이트와; 상기 제 3 제어 신호가 인가되는 일 입력 단자와 상기 제 4 신호가 인가되는 타 입력 단자를 갖는 제 3 앤드 게이트를 포함한다.
이 실시예에 있어서, 상기 클럭 발생 수단은 상기 외부 클럭 신호에 응답하여 상기 제 1 제어 신호를 래치하기 위한 제 2 래치 수단과; 상기 외부 클럭 신호가 인가되는 일 입력 단자와 상기 제 2 래치 수단의 출력단에 접속되는 타 입력 단자를 갖는 제 4 앤드 게이트와; 상기 제 4 앤드 게이트의 출력 단자에 접속되며, 기입 동작용 상기 제 1 내부 클럭 신호를 출력하기 위한 제 1 클럭 버퍼와; 상기 외부 클럭 신호에 응답하여 상기 제 2 제어 신호를 래치하기 위한 제 3 래치 수단과; 상기 외부 클럭 신호가 인가되는 일 입력 단자와 상기 제 3 래치 수단의 출력단에 접속되는 타 입력 단자를 갖는 제 5 앤드 게이트와; 상기 제 5 앤드 게이트의 출력 단자에 접속되며, 독출 동작용 상기 제 2 내부 클럭 신호를 출력하기 위한 제 2 클럭 버퍼를 포함한다.
이 실시예에 있어서, 상기 래치 및 샘플/홀드 수단들은 각각 제 2 인버터와 전달 게이트와 상호 래치된 제 3 및 제 4 인버터들을 포함한다.
본 발명의 다른 특징은, 행들과 열들로 배열된 메모리 셀들을 갖는 메모리 셀 어레이와; 외부로부터의 외부 어드레스 신호에 응답하여 상기 메모리 셀 어레이의 행을 선택하기 위한 행 선택 수단과; 상기 외부 어드레스 신호에 응답하여 상기 메모리 셀 어레이의 열을 선택하기 위한 열 선택 수단과; 버스트 독출 동작 동안에 상기 행 및 열 선택 수단들에 의해서 선택된 메모리 셀에 저장된 데이터를 감지하고 증폭하며, 버스트 기입 동작 동안에 상기 선택된 메모리 셀로 기입하고자 하는 데이터를 전달하기 위한 감지 증폭 수단과; 외부로부터의 외부 클럭 신호에 동기되고, 버스트 동작의 개시를 알리는 제 1 신호와 기입/독출 동작을 알리는 제 2 신호에 응답하여 제 1 제어 신호와 제 2 제어 신호를 발생하되, 버스트 기입 동작 동안에 상기 제 1 제어 신호는 활성화되고 상기 제 2 제어 신호는 비활성화되며, 버스트 독출 동작 동안에 상기 제 2 제어 신호는 활성화되고 상기 제 1 제어 신호는 비활성화되는 제어 수단과; 상기 제 1 및 제 2 제어 신호들을 입력받아 상기 외부 클럭 신호에 동기된 기입 동작용 제 1 내부 클럭 신호와 독출 동작용 제 2 내부 클럭 신호를 발생하되, 버스트 기입 동작 동안에 상기 활성화된 제 1 제어 신호에 해당하는 기입 동작용 상기 제 1 내부 클럭 신호를 발생함과 아울러 상기 비활성화된 제 2 제어 신호에 해당하는 독출 동작용 상기 제 2 내부 클럭 신호를 비활성화시키며, 버스트 독출 동작 동안에 상기 활성화된 제 2 제어 신호에 해당하는 독출 동작용 상기 제 2 내부 클럭 신호를 발생함과 아울러 상기 비활성화된 제 1 제어 신호에 해당하는 기입 동작용 상기 제 1 내부 클럭 신호를 비활성화시키기 위한 내부 클럭 발생 수단과; 버스트 독출 동작 동안에 독출 동작용 상기 제 2 내부 클럭 신호에 동기되어 상기 감지 증폭 수단에 의해서 감지된 데이터를 외부로 출력하기 위한 데이터 출력 버퍼 및; 버스트 기입 동작 동안에 기입 동작용 상기 제 1 내부 클럭 신호에 동기되어 상기 선택된 메모리 셀로 외부로부터의 데이터를 상기 감지 증폭 수단으로 전달하기 위한 데이터 입력 버퍼를 포함한다.
이와같은 장치에 의해서, 외부 클럭 신호에 동기된 내부 클럭 신호로 변환하는 클럭 버퍼를 기입 패스와 독출 패스에 따라 분리 제어할 수 있게 되었다.
이하 본 발명의 실시예에 따른 참조도면 도 2 내지 도 5에 의거하여 상세히 설명한다.
도 2를 참조하면, 본 발명의 신규한 내부 클럭 발생 회로 및 동기형 반도체 메모리 장치는 데이터 입력 버퍼 (108)와 데이터 출력 버퍼 (110)를 외부 클럭 (X)에 동기시키기 위해 상기 버퍼들 (108) 및 (110)에 대응하는 기입 클럭 발생부 (182) 및 독출 클럭 발생부 (184)로 분리 제공함과 아울러 동작 모드에 따라 상기 기입 클럭 발생부 (182) 및 상기 독출 클럭 발생부 (184)을 제어하기 위한 제어 회로 (130)를 제공한다.
이로써, 버스트 독출 동작(burst reading operation) 시 상기 제어 회로 (130)에 의해서 상기 기입 데이터 버퍼 (108)에 해당하는 기입 클럭 발생부 (182)를 비활성화시키고, 버스트 기입 동작시 상기 제어 회로 (130)에 의해서 상기 독출 데이터 버퍼 (110)에 해당하는 독출 클럭 발생부 (184)를 비활성화시킬 수 있다. 그 결과 버스트 독출/기입 동작 모드에서 상기 기입/독출 클럭 발생부 (180) 및 (182) 내의 클럭 버퍼들 (21) 및 (27)에 의해서 소모되는 전류를 줄일 수 있다.
즉, 버스트 기입 동작시 기입 클럭 발생부 (182)로부터 기입 클럭 신호 (CLK_W)가 발생되는 반면에 독출 클럭 신호 (CLK_R)은 발생되지 않는다. 그리고, 버스트 독출 동작시 독출 클럭 발생부 (184)로부터 독출 클럭 신호 (CLK_R)가 발생되는 반면에 기입 클럭 신호 (CLK_W)은 발생되지 않는다. 따라서, 기입 동작 동안에 데이터 출력 버퍼 (110)에 해당하는 독출 클럭 발생부 (184)로부터 클럭 신호 (CLK_R)가 발생되지 않는 이로인해, 상기 독출 클럭 발생부 (184)에 관련된 부하에 대한 충방전이 수행되지 않기 때문에 그에 해당하는 소모 전류를 줄일 수 있다. 마찬가지로, 독출 동작 동안에 상기 기입 클럭 발생부 (102)에 관련된 부하에 대한 충반전이 수행되지 않기 때문에 그에 해당하는 소모 전류 역시 줄일 수 있다.
도 2는 본 발명에 따른 동기형 반도체 메모리 장치의 구성을 보여주는 블럭도이다.
도 2에 도시된 메모리 셀 어레이(memory cell array) (100), 행 선택 회로(row selecting circuit) (102), 열 선택 회로(column selecting circuit) (104), 감지 증폭 회로(sense amplifier circuit) (106), 그리고 데이터 입/출력 버퍼 회로(data input/output buffer circuit) (108) 및 (110)은 이 분야의 통상적인 지식을 가진 자들에게 잘 알려진 회로들이기 때문에 상기 회로들에 대한 설명은 생략한다.
다시 도 2를 참조하면, 클럭 버퍼 회로(clock buffer circuit) (120)은 외부 클럭 신호 (X)에 동기된 내부 클럭 신호 (CLK1)을 발생한다. 제어 회로(control circuit) (130)는 독출/기입 동작의 개시를 알리는 신호 (XWE)와 버스트 동작의 개시를 알리는 신호 (XS)에 응답하여 상기 내부 클럭 신호 (CLK1)에 동기된 제어 신호들 (W) 및 (R)을 발생한다. 상기 제어 신호들 (W) 및 (R) 중 신호 (W)은 버스트 기입 동작시 버스트 동작을 보장할 수 있을 정도의 일정 구간 동안 활성화되는 반면에 제어 신호 (R)은 버스트 기입 동작시 비활성화된다. 반면에, 버스트 독출 동작시 제어 신호 (W)은 비활성화되고 제어 신호 (R)은 버스트 독출 동작을 보장할 수 있는 구간 동안 활성화된다.
상기 제어 회로 (130)은 동작 시간 설정 회로(operation time setting circuit) (140), 펄스 발생 회로(pulse generating circuit) (150), 샘플/홀드 회로(sample and hold circuit) (160), 그리고 앤드 게이트들(AND gates) (172) 및 (174)를 포함한다. 상기 동작 시간 설정 회로 (140)는 상기 신호 (XS)와 상기 내부 클럭 신호 (CLK1)에 응답하여 상기 신호 (XS)가 활성화될 때 상기 내부 클럭 신호 (CLK1)에 동기된 제어 신호 (E)를 발생하며, 제어 신호 (E)는 버스트 기입/독출 동작을 보장할 수 있는 구간 동안 활성화된다. 그리고, 상기 펄스 발생 회로 (150)는 상기 신호 (XS)가 활성화될 때 상기 내부 클럭 신호 (CLK1)에 동기된 펄스 신호 (P)를 발생한다.
상기 샘플/홀드 회로 (160)는 상기 펄스 발생 회로 (150)로부터의 상기 펄스 신호 (P)에 응답하여 상기 내부 클럭 신호 (CLK1)에 동기된 기입/독출 동작의 개시를 알리는 신호 (XWE)를 샘플링하고 일정 시간 동안 유지한 신호 (WE)와 신호 (RE)를 출력한다. 상기 신호들 (WE) 및 (RE)은 상호적인 신호들이다. 즉, 버스트 기입 동작시 상기 신호 (WE)는 활성화되고 상기 신호 (RE)는 비활성화되며, 버스트 독출 동작시 상기 신호 (WE)는 비활성화되고 상기 신호 (RE)는 활성화된다.
그리고, 상기 낸드 게이트 (172)는 버스트 기입 동작시 활성화되는 신호 (WE)와 상기 제어 신호 (E)를 입력받아 상기 제어 신호 (W)를 출력한다. 상기 낸드 게이트 (174)는 버스트 독출 동작시 활성화되는 신호 (RE)와 제어 신호 (E)를 입력받아 제어 신호 (R)를 출력한다. 따라서, 버스트 기입 동작 동안에 제어 신호 (W)는 상기 제어 신호 (E)가 활성화되는 동안만 활성화되는 반면에 상기 신호 (R)는 비활성화된다. 그리고, 버스트 독출 동작 동안에 제어 신호 (R)은 신호 (E)가 활성화되는 동안만 활성화되는 반면에 제어 신호 (W)는 비활성화된다.
클럭 발생 회로(clock generating circuit) (180)은 상기 제어 회로 (130)로부터의 제어 신호들 (W) 및 (R)에 응답하여 상기 외부 클럭 신호 (X)에 동기된 내부 클럭 신호 (CLK_W) 또는 (CLK_R)을 발생한다. 제어 신호들 (W) 및 (R) 중 신호 (W)가 활성화되는 경우, 상기 클럭 발생 회로 (180)은 기입 동작용 내부 클럭 신호 (CLK_W)만 발생하고 독출 동작용 내부 클럭 신호 (CLK_R)은 발생하지 않는다. 반면, 상기 신호들 중 신호 (R)이 활성화되는 경우, 상기 클럭 발생 회로 (180)은 독출 동작용 내부 클럭 신호 (CLK_R)만 발생하고 기입 동작용 내부 클럭 신호 (CLK_W)은 발생하지 않는다.
여기서, 상기 클럭 버퍼 회로 (120)는 제어 신호에 의해서 제어받지 않는 버퍼인데 반해 상기 클럭 발생 회로 (180)는 제어 회로에 의해서 버스트 기입/독출 동작에 따라 제어된다. 그리고, 상기 클럭 버퍼 회로 (120)에 의해서 소모되는 전류는 상기 클럭 발생 회로 (180)에 의해서 소모되는 그것에 비해 작기 때문에 버스트 독출/기입 동작시 종래 클럭 버퍼에 의해서 소모되는 양이 본 발명의 그것에 비해서 소모되는 양보다 많음은 이 분야의 지식을 가진 자들에게 자명하다.
도 3은 본 발명의 바람직한 실시예에 따른 도 2의 제어 회로를 보여주는 회로도이다.
도 3에 도시된 제어 회로 (130)의 동작 시간 설정 회로 (140)는 쉬프트 레지스터 (shift registor, SR)와 오아 게이트(OR gate) (1)를 포함한다. 상기 쉬프트 레지스터 (SR)는 복수 개의 D형 플립플롭들 (FF1)∼(FFn)를 포함하며, 상기 플립플롭들 각각은 입력 단자와 출력 단자와 클럭 단자를 갖는다. 제 1 플립플롭 (FF1)의 입력 단자로 버스트 동작의 개시를 알리는 신호 (XS)가 인가된다. 그리고, 상기 제 1 플립플롭 (FF1)의 출력 단자에 다음단 플립플립 (FF2)의 입력 단자가 연결되며, 이와 같은 연결 방법에 따라 나머지 플롭플롭들 (FF3)∼(FFn)이 직렬로 접속되며, 상기 플립플롭들 (FF1)∼(FFn)은 내부 클럭 신호 (CLK1)에 동기된다.
그리고, 상기 오아 게이트 (1)의 입력 단자들은 상기 플립플롭들 (FF1)∼(FFn)의 각 출력 단자들에 접속되며 그것의 출력 단자를 통해 제어 신호 (E)가 출력된다. 여기서, 상기 플립플롭들 (FF1)∼(FFn)의 수는 버스트 동작 모드시 요구되는 동작 시간을 보장할 수 있는 개수 만큼 접속하여 사용할 수 있다. 그리고, 펄스 발생 회로 (150)은 제 1 샘플/홀드부 (152)와 앤드 게이트 (6)을 포함한다. 상기 제 1 샘플/홀드부 (152)는 내부 클럭 신호 (CLK1)에 동기된 신호 (XS)를 샘플링한다. 그리고, 상기 앤드 게이트 (6)은 상기 제 1 샘플/홀드부(152)의 샘플링된 상기 (XS)와 상기 내부 클럭 신호 (CLK1)에 따라 상기 펄스 신호 (P)를 출력한다.
상기 신호 (XS)는 버스트 동작을 알리는 시점에서 인가되는 펄스이기 때문에 상기 펄스 신호 (P)는 상기 신호 (XS)가 샘플링되는 시점에서 상기 내부 클럭 신호 (CLK1)의 상승 에지에 동기되어 상기 내부 클럭 신호 (CLK1)이 논리 하이 레벨로 유지되는 동안만 발생된다.
그리고, 상기 제 1 샘플/홀드부 (152)는 상기 내부 클럭 신호 (CLK1)을 반전시키기 위한 인버터 (2)와 전달 게이트 (3)와 래치 (L1)를 제공한다. 상기 전달 게이트 (3)는 상기 신호 (XS)가 그것의 입력 단자로 인가되며 일 제어 단자가 상기 인버터 (2)의 출력 단자에 접속되고 타 제어 단자로 상기 내부 클럭 신호 (CLK1)가 인가되고 그것의 출력 단자가 상기 앤드 게이트 (6)의 타 입력 단자에 접속되어 있다.
샘플/홀드 회로 (160)은 제 2 및 제 3 샘플/홀드부들 (162) 및 (164)와 인버터 (15)로 구성되어 있다. 상기 제 2 샘플/홀드부 (162)는 상기 내부 클럭 신호 (CLK1)가 로우 레벨일 때 기입/독출 동작의 개시를 알리는 신호 (XWE)의 하이 레벨 또는 로우 레벨(본 발명의 바람직한 실시예에서 하이 레벨)을 래치한다. 상기 제 3 샘플/홀드부 (164)는 제어 신호 (P)가 하이 레벨일 때 하이 레벨로 상기 래치된 신호 (XWE)를 샘플링하고 일정 시간 동안 샘플링된 하이 레벨의 신호 (WE)를 유지한다. 그리고, 인버터 (15)는 상기 제 3 샘플/홀드부 (164)의 출력 신호 (WE)를 반전시켜 신호 (RE)를 출력한다. 여기서, 상기 제 2 및 제 3 샘플/홀드부들 (162) 및 (164)의 구성은 상기한 제 1 샘플/홀드부 (152)의 구성과 동일하기 때문에 그것들에 대한 설명은 생략한다. 잘 알려진 바와같이, 전달 게이트는 PMOS 트랜지스터와 NMOS 트랜지스터로 이루어진다. 단, 제 3 샘플/홀드부 (164)의 전달 게이트 (12)의 PMOS 트랜지스터의 게이트에 인버터 (11)를 통해 펄스 신호 (P)가 인가되고 그것의 NMOS 트랜지스터의 게이트로 상기 펄스 신호 (P)가 인가되는 것이 다름에 주의해야 한다.
도 4는 본 발명의 바람직한 실시예에 따른 도 2의 클럭 발생 회로를 보여주는 회로도이다.
도 4를 참조하면, 클럭 발생 회로 (180)는 기입 클럭 발생부 (182)와 독출 클럭 발생부 (184)를 포함하며, 상기 기입 클럭 발생부 (182)는 래치 (183)와 앤드 게이트 (20)와 클럭 버퍼 (21)로 이루어져 있다. 래치 (183)은 인버터 (17)와 전달 게이트 (17)와 상호 래치되어 상기 전달 게이트 (17)와 병렬 접속된 인버터들 (18) 및 (19)로 이루어졌다. 외부 클럭 신호 (X)가 로우 레벨일 때, 상기 전달 게이트 (17)의 전류 통로(current path)가 형성되어 제어 신호 (W)를 래치한다. 그 다음에 상기 외부 클럭 신호 (X)가 하이 레벨로 갈 때, 상기 전달 게이트 (17)의 전류 통로는 형성되지 않고 상기 래치된 신호 (W)와 하이 레벨의 상기 내부 클럭 신호 (X)를 입력받은 앤드 게이트 (20)에 의해서 상기 클럭 버퍼 (21)가 제어된다.
상기 내부 클럭 신호 (X)가 로우 레벨일 때 상기 신호 (W)가 하이 레벨로 래치된 경우, 앤드 게이트 (20)의 출력이, 상기 외부 클럭 신호 (X)가 하이 레벨로 갈 때, 상기 클럭 버퍼 (21)를 활성화시킴으로써 기입 클럭 신호 (CLK_W)가 발생된다. 상기 독출 클럭 발생부 (184) 역시 상기 기입 클럭 발생부 (182)와 동일한 구성을 갖는다. 따라서, 설명의 중복을 피하기 위해 그것에 대한 설명은 생략한다. 단, 상기 독출 클럭 발생부 (184)로 인가되는 신호 (R)는 상기 기입 클럭 발생부 (182)로 인가되는 제어 신호 (W)와 상보 관계에 있기 때문에 어느 하나가 활성화되면 다른 하나는 비활성화되도록 구현되었다.
도 5는 기입/독출 동작시 내부 클럭 발생 회로 및 제어 회로에 관련된 신호들을 보여주는 타이밍도이다. 도 2 내지 도 5를 참조하여 본 발명에 따른 동작이 이하 설명될 것이다. 도 5에 도시된 타이밍도의 예는 도 3의 쉬프트 레지스터 (SR)의 플립플롭들이 6 개인 경우이다.
도 5에 도시된 바와같이, 버스트 동작의 개시를 알리는 신호 (XS)가 로우 레벨에서 하이 레벨로 천이되면, 동작 시간 설정 회로 (140)에 의해서 내부 클럭 신호 (CLK1)의 2번째 주기의 상승 에지에 동기된 제어 신호 (E)가 로우 레벨에서 하이 레벨로 활성화되고 펄스 발생 회로 (150)에 의해서 펄스 신호 (P)가 발생된다. 이와 동시에, 기입 동작의 개시를 알리는 신호 (XWE)가 로우 레벨에서 하이 레벨로 활성화되면, 상기 내부 클럭 신호 (CLK1)가 로우 레벨일 때 상기 신호 (XWE)가 제 2 샘플/홀드부 (162)에 하이 레벨로 래치되고 하이 레벨의 상기 펄스 신호 (P)에 의해서 샘플링된 신호 (WE)가 로우 레벨에서 하이 레벨로 활성화된다. 이에따라, 신호 (E)와 신호 (WE)가 모두 활성화되면, 도 5에 도시된 바와같이, 상기 내부 클럭 신호 (CLK1)의 3번째 주기부터 기입 클럭 신호 (CLK_W)가 발생함에 따라 쓰기 동작이 수행된다. 이때, 독출 클럭 신호 (CLK_R)은 로우 레벨로 고정되어 있기 때문에, 독출 클럭 발생부 (184)에 관련된 부하의 충반전이 수행되지 않는다. 따라서, 그에 해당하는 소모 전류를 줄일 수 있다.
따라서, 버스트 기입 동작시 독출 클럭 발생부 (184)는 신호 (R)에 의해서 비활성화됨으로써 그것에 의해서 소모되는 전류를 억제할 수 있을 뿐만아니라, 상기 버스트 독출 동작에 관련된 독출 데이터 출력 버퍼 및 에코 클럭 버퍼 등에 의해서 소모되는 전류 역시 억제할 수 있다. 버스트 기입 동작시와 마찬가지로 버스트 독출 동작시 기입 클럭 발생부 (184)가 비활성화됨으로써 그것에 의해서 소모되는 전류를 억제할 수있을 뿐만아니라, 상기 버스트 기입 동작에 관련된 기입 데이터 출력 버퍼 및 에코 클럭 버퍼 등에 의해서 소모되는 전류 역시 억제할 수 있다.
상기한 바와같이, 기입 경로와 독출 경로에 따라 클럭 버퍼를 독출 클럭 버퍼와 기입 클럭 버퍼로 분리하여 제어 회로를 통해 필요한 동작 시에만 관련된 클럭 버퍼를 활성화시키고 다른 클럭 버퍼는 비활성화시킴으로써 클럭 버퍼 및 그에 관련된 회로들에 의해서 소모되는 전류를 줄일 수 있다.
Claims (11)
- 외부 클럭 신호에 동기된 내부 클럭 신호들을 발생하는 동기형 반도체 메모리 장치의 내부 클럭 발생 회로에 있어서,버스트 동작의 개시를 알리는 제 1 신호와 기입/독출 동작을 알리는 제 2 신호에 응답하여 상기 외부 클럭 신호에 동기된 제 1 제어 신호와 제 2 제어 신호를 발생하되, 버스트 기입 동작 동안에 상기 제 1 제어 신호는 활성화되고 상기 제 2 제어 신호는 비활성화되며, 버스트 독출 동작 동안에 상기 제 2 제어 신호는 활성화되고 상기 제 1 제어 신호는 비활성화되는 제어 수단과;상기 제 1 및 제 2 제어 신호들과 상기 외부 클럭 신호에 응답하여 기입 동작용 제 1 클럭 신호와 독출 동작용 제 2 클럭 신호를 발생하되, 상기 제어 신호들 중 활성화된 그것의 활성화 구간 동안만 상기 외부 클럭 신호에 동기된 상기 기입 동작용 제 1 클럭 신호와 상기 독출 동작용 제 2 클럭 신호 중 하나만을 발생하는 클럭 발생 수단을 포함하는 것을 특징으로 하는 동기형 반도체 메모리 장치의 클럭 발생 회로.
- 제 1 항에 있어서,상기 제어 수단은,상기 제 1 신호에 응답하여 상기 버스트 기입/독출 동작 시간을 설정하기 위한 제 3 제어 신호를 발생하는 수단과;상기 제 1 신호와 상기 외부 클럭 신호에 응답하여 상기 제 1 신호가 상기 외부 클럭 신호에 동기된 펄스 신호를 발생하는 수단과;상기 펄스 신호에 응답하여 상기 외부 클럭 신호에 동기된 상기 제 2 신호를 샘플/홀드한 제 3 신호 및 상기 제 4 신호의 상보 신호인 제 2 신호을 발생하는 수단과;상기 제 3 제어 신호에 응답하여 상기 제 3 제어 신호가 활성화되는 동안만 상기 제 3 및 제 4 신호들에 각각 대응하는 상기 제 1 및 제 2 제어 신호들을 발생하는 수단을 포함하는 것을 특징으로 하는 동기형 반도체 메모리 장치의 내부 클럭 발생 회로.
- 제 2 항에 있어서,상기 제 3 제어 신호를 발생하는 수단은상기 제 1 신호가 인가되는 일 입력 단자와 상기 외부 클럭 신호가 인가되는 타 입력 단자 및 복수 개의 출력 단자들을 갖는 쉬프트 레지스터와;상기 쉬프트 레지스터의 출력 단자들에 각각 접속되는 입력 단자들과 상기 제 3 제어 신호의 출력을 위한 출력 단자를 갖는 오아 게이트를 포함하는 것을 특징으로 하는 동기형 반도체 메모리 장치의 내부 클럭 발생 회로.
- 제 3 항에 있어서,상기 쉬프트 레지스터는 직렬로 접속된 복수 개의 D형 플립플롭들을 포함하며, 상기 각 플립플롭은 입력 단자와 출력 단자와 클럭 단자를 갖는 것을 특징으로 하는 동기형 반도체 메모리 장치의 내부 클럭 발생 회로.
- 제 4 항에 있어서,상기 플립플롭들은 버스트 기입/독출 동작을 보장하기 위한 개수만큼 구비되는 것을 특징으로 하는 동기형 반도체 메모리 장치의 내부 클럭 발생 회로.
- 제 2 항에 있어서,상기 펄스 신호 발생 수단은상기 외부 클럭 신호에 응답하여 상기 제 1 신호를 샘플링하고 유지하기 위한 제 1 샘플/홀드 수단과;상기 외부 클럭 신호가 인가되는 일 입력 단자와 상기 제 1 샘플/홀드 수단의 출력단에 접속되는 타 입력 단자 및 상기 펄스 신호를 출력하기 위한 출력 단자를 갖는 제 1 앤드 게이트를 포함하는 것을 특징으로 하는 동기형 반도체 메모리 장치의 내부 클럭 발생 회로.
- 제 2 항에 있어서,상기 제 1 및 제 2 신호들을 발생하는 수단은상기 외부 클럭 신호에 응답하여 상기 제 2 신호를 래치하기 위한 제 1 래치 수단과;상기 래치 수단에 의해서 래치된 상기 제 2 신호를 상기 펄스 신호에 동기시키며 그것을 샘플링하고 유지하기 위한 제 2 샘플/홀드 수단과;상기 제 2 샘플/홀드 수단으로부터의 신호를 반전시키기 위한 인버터를 포함하는 것을 특징으로 하는 동기형 반도체 메모리 장치의 내부 클럭 발생 회로.
- 제 2 항에 있어서,상기 제 1 및 제 2 제어 신호들을 발생하는 수단은상기 제 3 제어 신호가 인가되는 일 입력 단자와 상기 제 3 신호가 인가되는 타 입력 단자를 갖는 제 2 앤드 게이트와;상기 제 3 제어 신호가 인가되는 일 입력 단자와 상기 제 4 신호가 인가되는 타 입력 단자를 갖는 제 3 앤드 게이트를 포함하는 것을 특징으로 하는 동기형 반도체 메모리 장치의 내부 클럭 발생 회로.
- 제 2 항에 있어서,상기 클럭 발생 수단은상기 외부 클럭 신호에 응답하여 상기 제 1 제어 신호를 래치하기 위한 제 2 래치 수단과;상기 외부 클럭 신호가 인가되는 일 입력 단자와 상기 제 2 래치 수단의 출력단에 접속되는 타 입력 단자를 갖는 제 4 앤드 게이트와;상기 제 4 앤드 게이트의 출력 단자에 접속되며, 기입 동작용 상기 제 1 내부 클럭 신호를 출력하기 위한 제 1 클럭 버퍼와;상기 외부 클럭 신호에 응답하여 상기 제 2 제어 신호를 래치하기 위한 제 3 래치 수단과;상기 외부 클럭 신호가 인가되는 일 입력 단자와 상기 제 3 래치 수단의 출력단에 접속되는 타 입력 단자를 갖는 제 5 앤드 게이트와;상기 제 5 앤드 게이트의 출력 단자에 접속되며, 독출 동작용 상기 제 2 내부 클럭 신호를 출력하기 위한 제 2 클럭 버퍼를 포함하는 것을 특징으로 하는 동기형 반도체 메모리 장치의 내부 클럭 발생 회로.
- 제 6 항, 제 7 항, 또는 제 9 항에 있어서,상기 래치 및 샘플/홀드 수단들은 각각 제 2 인버터와 전달 게이트와 상호 래치된 제 3 및 제 4 인버터들을 포함하는 것을 특징으로 하는 동기형 반도체 메모리 장치의 내부 클럭 발생 회로.
- 행들과 열들로 배열된 메모리 셀들을 갖는 메모리 셀 어레이와;외부로부터의 외부 어드레스 신호에 응답하여 상기 메모리 셀 어레이의 행을 선택하기 위한 행 선택 수단과;상기 외부 어드레스 신호에 응답하여 상기 메모리 셀 어레이의 열을 선택하기 위한 열 선택 수단과;버스트 독출 동작 동안에 상기 행 및 열 선택 수단들에 의해서 선택된 메모리 셀에 저장된 데이터를 감지하고 증폭하며, 버스트 기입 동작 동안에 상기 선택된 메모리 셀로 기입하고자 하는 데이터를 전달하기 위한 감지 증폭 수단과;외부로부터의 외부 클럭 신호에 동기되고, 버스트 동작의 개시를 알리는 제 1 신호와 기입/독출 동작을 알리는 제 2 신호에 응답하여 제 1 제어 신호와 제 2 제어 신호를 발생하되, 버스트 기입 동작 동안에 상기 제 1 제어 신호는 활성화되고 상기 제 2 제어 신호는 비활성화되며, 버스트 독출 동작 동안에 상기 제 2 제어 신호는 활성화되고 상기 제 1 제어 신호는 비활성화되는 제어 수단과;상기 제 1 및 제 2 제어 신호들을 입력받아 상기 외부 클럭 신호에 동기된 기입 동작용 제 1 내부 클럭 신호와 독출 동작용 제 2 내부 클럭 신호를 발생하되, 버스트 기입 동작 동안에 상기 활성화된 제 1 제어 신호에 해당하는 기입 동작용 상기 제 1 내부 클럭 신호를 발생함과 아울러 상기 비활성화된 제 2 제어 신호에 해당하는 독출 동작용 상기 제 2 내부 클럭 신호를 비활성화시키며, 버스트 독출 동작 동안에 상기 활성화된 제 2 제어 신호에 해당하는 독출 동작용 상기 제 2 내부 클럭 신호를 발생함과 아울러 상기 비활성화된 제 1 제어 신호에 해당하는 기입 동작용 상기 제 1 내부 클럭 신호를 비활성화시키기 위한 내부 클럭 발생 수단과;버스트 독출 동작 동안에 상기 감지 증폭 수단에 의해서 감지된 데이터를 독출 동작용 상기 제 2 내부 클럭 신호에 동기되어 외부로 출력하기 위한 데이터 출력 버퍼 및;버스트 기입 동작 동안에 기입 동작용 상기 제 1 내부 클럭 신호에 동기되어 상기 선택된 메모리 셀로 외부로부터의 데이터를 상기 감지 증폭 수단으로 전달하기 위한 데이터 입력 버퍼를 포함하는 저 전력 동기형 반도체 메모리 장치.
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|---|---|---|---|
| KR1019970018420A KR100254569B1 (ko) | 1997-05-13 | 1997-05-13 | 내부 클럭 발생 회로를 갖는 동기형 반도체 메모리 장치 |
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Applications Claiming Priority (1)
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|---|---|---|---|
| KR1019970018420A KR100254569B1 (ko) | 1997-05-13 | 1997-05-13 | 내부 클럭 발생 회로를 갖는 동기형 반도체 메모리 장치 |
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| KR1019970018420A KR100254569B1 (ko) | 1997-05-13 | 1997-05-13 | 내부 클럭 발생 회로를 갖는 동기형 반도체 메모리 장치 |
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| KR (1) | KR100254569B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100560644B1 (ko) * | 2002-01-09 | 2006-03-16 | 삼성전자주식회사 | 클럭 동기회로를 구비하는 집적회로장치 |
| US7212465B2 (en) | 2004-12-28 | 2007-05-01 | Hynix Semiconductor, Inc. | Clock signal generation apparatus for use in semiconductor memory device and its method |
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1997
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-
1998
- 1998-05-12 JP JP10128383A patent/JPH10334661A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100560644B1 (ko) * | 2002-01-09 | 2006-03-16 | 삼성전자주식회사 | 클럭 동기회로를 구비하는 집적회로장치 |
| US7212465B2 (en) | 2004-12-28 | 2007-05-01 | Hynix Semiconductor, Inc. | Clock signal generation apparatus for use in semiconductor memory device and its method |
| USRE44230E1 (en) | 2004-12-28 | 2013-05-21 | 658868 N.B. Inc. | Clock signal generation apparatus for use in semiconductor memory device and its method |
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|---|---|
| JPH10334661A (ja) | 1998-12-18 |
| KR19980083220A (ko) | 1998-12-05 |
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