JP2007010606A - Ｌｓｉ検査モジュール、ｌｓｉ検査モジュールの制御方法、ｌｓｉ検査モジュールとｌｓｉ検査装置との通信方法、およびｌｓｉ検査方法 - Google Patents

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Abstract

【課題】
ＬＳＩ検査のためのテスト用データを生成するＬＳＩ検査モジュールにおいて、検査対象ＬＳＩの入出力が同期入出力であるか、非同期入出力に係わらず、テスト用データを生成できるようにする。
【解決手段】
検査対象ＬＳＩが有する入出力インターフェースに適合する入出力インターフェース１０１が設けられ、テストデータ用メモリ１０３にテスト用データが格納される。検査時には、ＬＳＩ検査装置１３０が状態制御フラグ１２１の値を設定することによって、検査モジュール１００のインターフェース制御回路１０２が制御され、テスト用データの検査対象ＬＳＩへの出力、前記検査対象ＬＳＩから前記テスト用データに応じて出力される結果データの読み込みが行われる。読み込まれた結果データは、前記インターフェース制御回路１０２によって、ＬＳＩ検査装置１３０に出力される。
【選択図】 図１

Description

本発明は、ＬＳＩ検査装置が行う機能検査のためにテスト用データを生成するＬＳＩ検査モジュールに関するものである。
従来のＬＳＩ検査装置は、２進数で構成されたテストパターン（テスト用データ）を生成してメモリに格納し、格納してあるテストパターンを検査対象のＬＳＩに入力する。そして、その結果ＬＳＩから出力された２進数のテスト用データを期待値と比較することでＬＳＩの機能検査を行っていた。このようなＬＳＩ検査装置では、検査時に行うべきＬＳＩへの書き込みや読み込みが非常に多い場合は、テストパターン長（パターン容量）が長くなるという問題がある。特に近年のシステムＬＳＩにおいては、パターン容量の増加が顕著である。パターン容量が増加すると、例えば、廉価なＬＳＩ検査装置では、テストパターンを格納するためのメモリ容量の制約などから十分に機能検査を行えない場合があった。
これに対しては、例えば非同期ＬＳＩ（相手とハンドシェークを取りながらデータを入出力するＬＳＩ）を対象にしたＬＳＩ検査装置において、単純なテストパターンを生成する専用ハードウエアと複雑なテストパターンを生成する汎用コンピュータとに作業を分担させてテストパターンを生成させることによって、メモリに格納すべきパターン容量を少なくするようにしたものがある（例えば、特許文献１を参照）。
特開２００２−１５６４１９号公報
しかし、上記のテストパターン生成用に専用ハードウエアを備えたＬＳＩ検査装置は、非同期ＬＳＩに対するデータの書き込みについてのみ対応しているので、同期入出力インターフェース（クロック信号に同期して動作が行われる入出力インターフェース）を有するＬＳＩやＬＳＩから出力されたデータの読み込みに対しては対応できないという問題を有していた。
本発明は、前記の問題に着目してなされたものであり、ＬＳＩ検査のためのテスト用データを生成するＬＳＩ検査モジュールにおいて、検査対象ＬＳＩの入出力が同期入出力であるか、非同期入出力に係わらず、テスト用データを生成できるようにすることを目的としている。
前記の課題を解決するため、請求項１の発明は、
ＬＳＩ検査装置が行う機能検査のためにテスト用データを生成するＬＳＩ検査モジュールであって、
検査対象ＬＳＩが有する入出力インターフェースに適合する入出力インターフェースと、
前記ＬＳＩ検査装置に対するデータの入出力、および前記入出力インターフェースと検査対象ＬＳＩとのデータの入出力を制御するインターフェース制御回路と、
前記テスト用データが格納されるテストデータ用メモリと、
を備えたことを特徴とする。
これにより、検査対象ＬＳＩの入出力が同期入出力であるか、非同期入出力に係わらず、テストデータを生成でき、その結果、テスト用データを格納するメモリ容量が少ないＬＳＩ検査装置を用いてもＬＳＩの複雑な機能テストが可能になる。
また、請求項２の発明は、
請求項１のＬＳＩ検査モジュールであって、さらに、
前記検査対象ＬＳＩから前記テスト用データに応じて出力されるべき期待値を格納する期待値格納メモリと、
前記結果データと前記期待値格納メモリに格納されている期待値とを比較し、判定結果としてパスまたはフェイルの何れか示す信号を前記ＬＳＩ検査装置に出力する結果判定回路とを備えていることを特徴とする。
また、請求項３の発明は、
請求項２のＬＳＩ検査モジュールであって、
さらに、前記結果判定回路の判定結果を格納する判定結果格納メモリを備え、
前記結果判定回路は、複数の判定結果をまとめて、前記ＬＳＩ検査装置に出力するように構成されていることを特徴とする。
これらにより、検査結果がＬＳＩ検査モジュールで行われるので、ＬＳＩ検査装置における結果判定が簡単になる。
また、請求項４の発明は、
ＬＳＩ検査装置が行う機能検査のためにテスト用データを生成するＬＳＩ検査モジュールを用いたＬＳＩ検査方法であって、
検査対象のＬＳＩが有する入出力インターフェースに適合する入出力インターフェースと、
前記ＬＳＩ検査装置に対するデータの入出力、および前記入出力インターフェースと検査対象ＬＳＩとのデータの入出力を制御するインターフェース制御回路と、
前記テスト用データが格納されるテストデータ用メモリと、
前記検査対象ＬＳＩから前記テスト用データに応じて出力されるべき期待値を格納する期待値格納メモリと、
前記結果データと前記期待値格納メモリに格納されている期待値とを比較し、判定結果としてパスまたはフェイルの何れか示す信号を前記ＬＳＩ検査装置に出力する結果判定回路と、
を備えたＬＳＩ検査モジュールにおいて、
前記結果判定回路の判定結果に応じて、前記テスト用データの検査対象ＬＳＩに書き込み、および結果データの読み込みのうちの何れの動作を行うかを決定することを特徴とする。
これにより、結果判定回路の判定結果（すなわち検査対象ＬＳＩの動作状態）に応じて、前記テスト用データの検査対象ＬＳＩに書き込み、または前記結果データの読み込みが行われるので、検査対象ＬＳＩと検査モジュールとの間で双方向検査が可能になる。
また、請求項５の発明は、
ＬＳＩ検査装置が行う機能検査のためにテスト用データを生成するＬＳＩ検査モジュールの制御方法であって、
前記機能検査に書き込み動作と読み出し動作が混在する場合、
検査対象のＬＳＩが有する入出力インターフェースに適合する入出力インターフェースと、
前記ＬＳＩ検査装置に対するデータの入出力、および前記入出力インターフェースと検査対象ＬＳＩとのデータの入出力を制御するインターフェース制御回路と、
前記テスト用データが格納されるテストデータ用メモリと、
を備えたＬＳＩ検査モジュールにおいて、
前記インターフェース制御回路と前記ＬＳＩ検査装置との信号チャンネルを接続する状態制御フラグを介して、前記インターフェース制御回路に出力された前記ＬＳＩ検査装置の検査状態を示す状態信号によって、前記インターフェース制御回路の動作が制御されることを特徴とする。
これらにより、ＬＳＩ検査装置によるＬＳＩ検査モジュールの動作制御が可能になる。
また、請求項６の発明は、
ＬＳＩ検査装置が行う機能検査のためにテスト用データを生成するＬＳＩ検査モジュールと前記ＬＳＩ検査装置との通信方法であって、
検査対象ＬＳＩが有する入出力インターフェースに適合する入出力インターフェースと、
前記ＬＳＩ検査装置に対するデータの入出力、および前記入出力インターフェースと検査対象ＬＳＩとのデータの入出力を制御する一方、前記検査対象ＬＳＩから前記テスト用データに応じて出力される結果データを前記結果データよりも容量が少ないデータに変換して、前記ＬＳＩ検査装置に出力するインターフェース制御回路と、
前記テスト用データが格納されるテストデータ用メモリと、
を備えたＬＳＩ検査モジュールにおいて、
前記インターフェース制御回路と前記ＬＳＩ検査装置との信号チャンネルを接続する出力制御フラグを用いて、前記結果データを前記ＬＳＩ検査装置に通信することを特徴とする。
これにより、ＬＳＩ検査装置とＬＳＩ検査モジュールとの間で、検査結果等の通信が容易にできるようになる。
本発明によれば、検査対象ＬＳＩの入出力が同期入出力であるか、非同期入出力に係わらず、テスト用データを生成でき、その結果、テスト用データを格納するメモリ容量が少ないＬＳＩ検査装置を用いてもＬＳＩの複雑な機能テストが可能になる。
以下、本発明の実施形態について図面を参照しながら説明する。
《発明の実施形態１》
図１は、本発明の実施形態１に係る検査モジュール１００の構成を示すブロック図である。検査モジュール１００は、ＬＳＩ検査装置１３０に制御されて、検査対象ＬＳＩ１１０の検査のためのテスト用データ（テストパターン）を検査対象ＬＳＩ１１０に出力するようになっている。また、検査モジュール１００は、検査対象ＬＳＩ１１０から前記テスト用データに応じて出力される結果データを読み込むようになっている。読み込まれた結果データは、ＬＳＩ検査装置１３０に出力され、ＬＳＩ検査装置１３０によって検査結果が判定される。
検査対象ＬＳＩ１１０は、入出力インターフェース１１１を備え、入出力インターフェース１１１を介して外部とデータを入出力するようになっている。検査対象ＬＳＩ１１０は、検査時には、ロードボード１２０上に取り付けられて、検査モジュール１００と接続される。
検査モジュール１００は、詳しくは、図１に示すように、入出力インターフェース１０１、インターフェース制御回路１０２、およびテストデータ用メモリ１０３を備えて構成されている。
入出力インターフェース１０１は、検査対象ＬＳＩ１１０の入出力インターフェース１１１に対する前記テスト用データの書き込み、および前記結果データの読み込みを行うようになっている。すなわち、入出力インターフェース１０１は、検査対象ＬＳＩ１１０の入出力インターフェース１１１に対応した入出力インターフェースである。
インターフェース制御回路１０２は、状態制御フラグ１２１（後述）の値に応じて、入出力インターフェース１０１を制御し、前記テスト用データの検査対象ＬＳＩ１１０への書き込み、および前記結果データの読み込みを行うようになっている。また、インターフェース制御回路１０２は、読み込んだ結果データを簡単なデータ（前記結果データよりも容量が少ないデータ）に変換し、出力フラグ１２２（後述）を介してＬＳＩ検査装置１３０に出力するようになっている。
テストデータ用メモリ１０３は、前記テスト用データが格納されるようになっている。
ロードボード１２０は、状態制御フラグ１２１と出力フラグ１２２を備え、検査対象ＬＳＩ１１０が検査のために取り付けられるようになっている。
状態制御フラグ１２１は、ＬＳＩ検査装置１３０が検査時に検査対象ＬＳＩ１１０と検査モジュール１００とを制御するためのフラグである。具体的には、状態制御フラグ１２１は、現在の検査状態が、前記テスト用データの「書き込み状態」、前記結果データの「読み出し状態」、および「待ち状態」のうちの何れの状態であるかを示すようになっている。
出力フラグ１２２は、インターフェース制御回路１０２が出力したデータを格納するようになっている。
上記のように構成された検査モジュール１００では、検査対象ＬＳＩ１１０にテスト用データが書き込まれる場合には、ＬＳＩ検査装置１３０によって状態制御フラグ１２１が「書き込み状態」に設定される。これによりインターフェース制御回路１０２によって、テストデータ用メモリ１０３に格納されているテスト用データが読み出され、入出力インターフェース１０１を介して検査対象ＬＳＩ１１０に出力される。これにより、テスト用データに応じた結果データが検査対象ＬＳＩ１１０から入出力インターフェース１１１を介して出力される。
検査対象ＬＳＩ１１０から出力された結果データが読み込まれる場合には、ＬＳＩ検査装置１３０によって状態制御フラグ１２１が「読み込み状態」に設定される。これにより、検査対象ＬＳＩ１１０が出力した結果データは、入出力インターフェース１０１を介して、インターフェース制御回路１０２によって読み込まれる。読み込まれた結果データは、インターフェース制御回路１０２によって簡単なデータに変換され、出力フラグ１２２を介してＬＳＩ検査装置１３０に出力される。そして、ＬＳＩ検査装置１３０によって検査結果が判定される。
検査モジュール１００において、検査対象ＬＳＩ１１０へのテスト用データの書き込み、または結果データの読み込みが行われている場合は、ＬＳＩ検査装置１３０は、状態待ちであるか、または出力フラグ１２２からのデータ受信のみが行われている。すなわち、ＬＳＩ検査装置１３０が有しているテストデータ用メモリ（パターンメモリ）は、ループ状態、または短い読み出しパターンとなる。したがって、本実施形態によれば、ＬＳＩ検査装置１３０に格納されるテストパターン長を大幅に短くすることが可能になる。
また、入出力インターフェース１１１へのデータの書き込み、およびデータの読み出しパターンは、２進数のテストパターンで記述すると非常に複雑となるが、ハードウェアで構成された検査モジュール１００で書き込み、およびデータの読み込みが行われるので、ＬＳＩ検査装置１３０では、複雑なテストパターンの生成が不要になる。
また、検査モジュール１００は、入出力インターフェース１１１に対応した入出力インターフェース１０１を有しているので、検査対象ＬＳＩ１１０の入出力が同期、非同期に係わらず、検査が可能になる。
《発明の実施形態２》
テスト用データの生成に加え、結果データを判定するように構成された検査モジュールの例を説明する。
図２は、本発明の実施形態２に係る検査モジュール２００の構成を示すブロック図である。なお、以下の実施形態において前記実施形態１等と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。図２に示すように検査モジュール２００は、検査モジュール１００に対し、さらに結果判定回路２０４と期待値格納メモリ２０５とが追加されている。
結果判定回路２０４は、インターフェース制御回路１０２で簡単なデータに変換された結果データと、予め期待値格納メモリ２０５に格納されたテスト用データに対する期待値とを比較し、比較結果を出力フラグ１２２に出力するようになっている。
このように構成された検査モジュール２００では、ＬＳＩ検査装置１３０に対して「パス」、または「フェイル」を示す信号のみが伝達されるようにできる。すなわち、本実施形態によれば、ＬＳＩ検査装置１３０における結果判定が簡単になり、ＬＳＩ検査装置１３０に格納されるテストパターン長を短くすることができる。
なお、テスト用データに対し、複数の読み出し結果がある場合は、例えば図３に示すように、さらに、結果判定回路２０４の判定結果を格納する判定結果格納メモリ３０６を備えて構成してもよい。
これにより、結果判定回路２０４で判定した結果を判定結果格納メモリ３０６に蓄え、蓄えたデータをまとめて、ＬＳＩ検査装置１３０に出力することにより、ＬＳＩ検査装置１３０に格納されるテストパターン長をさらに短くすることができる。
また、検査モジュール２００におけるテスト用データの書き込みや結果データの読み込みを図４に示すフローにしたがって制御してもよい。この制御では、検査対象ＬＳＩ１１０と検査モジュール２００間で双方向検査が可能になる。
検査対象ＬＳＩ１１０と検査モジュール２００との間で双方向検査を行うには、検査対象ＬＳＩ１１０の内部状態により次の動作が保障される場合は、例えば十分な待ち時間を持たせることで実現できる。
これに対し、図４に示すフローでは、まず、入出力インターフェース１０１からデータを読み出す。そして、結果判定回路２０４の判定結果が「フェイル」の場合は、繰り返し同じデータの読み出し、検査対象ＬＳＩ１１０の内部状態が変化するのを観測する。また、結果判定回路２０４の判定結果が「パス」である場合は、検査対象ＬＳＩ１１０の内部状態が変化したことを示しているので、次の状態に進む。
このように、上記のフローでは、検査対象ＬＳＩ１１０の内部状態を正確に確認した上で次の状態に移るので、検査対象ＬＳＩ１１０と検査モジュール２００の双方向の試験が可能となる。
本発明に係るＬＳＩ検査モジュール、ＬＳＩ検査モジュールの制御方法、ＬＳＩ検査モジュールとＬＳＩ検査装置との通信方法、およびＬＳＩ検査方法は、検査対象ＬＳＩの入出力が同期入出力であるか、非同期入出力に係わらず、テスト用データを生成でき、その結果、テスト用データを格納するメモリ容量が少ないＬＳＩ検査装置を用いてもＬＳＩの複雑な機能テストが可能になるという効果を有し、ＬＳＩ検査装置が行う機能検査のためにテスト用データを生成するＬＳＩ検査モジュール等として有用である。
本発明の実施形態１に係る検査モジュールの構成を示すブロック図である。 本発明の実施形態２に係る検査モジュールの構成を示すブロック図である。 本発明の実施形態２に係る検査モジュールの変形例を示すブロック図である。 本発明の実施形態２に係る検査モジュールを用いて、双方向検査が行われる場合の制御フローを示す図である。
符号の説明
１００ 検査モジュール
１０１ 入出力インターフェース
１０２ インターフェース制御回路
１０３ テストデータ用メモリ
１１０ 検査対象ＬＳＩ
１１１ 入出力インターフェース
１２０ ロードボード
１２１ 状態制御フラグ
１２２ 出力フラグ
１３０ ＬＳＩ検査装置
２００ 検査モジュール
２０４ 結果判定回路
２０５ 期待値格納メモリ
３０６ 判定結果格納メモリ

Claims (6)

  1. ＬＳＩ検査装置が行う機能検査のためにテスト用データを生成するＬＳＩ検査モジュールであって、
    検査対象ＬＳＩが有する入出力インターフェースに適合する入出力インターフェースと、
    前記ＬＳＩ検査装置に対するデータの入出力、および前記入出力インターフェースと検査対象ＬＳＩとのデータの入出力を制御するインターフェース制御回路と、
    前記テスト用データが格納されるテストデータ用メモリと、
    を備えたことを特徴とするＬＳＩ検査モジュール。
  2. 請求項１のＬＳＩ検査モジュールであって、さらに、
    前記検査対象ＬＳＩから前記テスト用データに応じて出力されるべき期待値を格納する期待値格納メモリと、
    前記結果データと前記期待値格納メモリに格納されている期待値とを比較し、判定結果としてパスまたはフェイルの何れか示す信号を前記ＬＳＩ検査装置に出力する結果判定回路とを備えていることを特徴とするＬＳＩ検査モジュール。
  3. 請求項２のＬＳＩ検査モジュールであって、
    さらに、前記結果判定回路の判定結果を格納する判定結果格納メモリを備え、
    前記結果判定回路は、複数の判定結果をまとめて、前記ＬＳＩ検査装置に出力するように構成されていることを特徴とするＬＳＩ検査モジュール。
  4. ＬＳＩ検査装置が行う機能検査のためにテスト用データを生成するＬＳＩ検査モジュールを用いたＬＳＩ検査方法であって、
    検査対象のＬＳＩが有する入出力インターフェースに適合する入出力インターフェースと、
    前記ＬＳＩ検査装置に対するデータの入出力、および前記入出力インターフェースと検査対象ＬＳＩとのデータの入出力を制御するインターフェース制御回路と、
    前記テスト用データが格納されるテストデータ用メモリと、
    前記検査対象ＬＳＩから前記テスト用データに応じて出力されるべき期待値を格納する期待値格納メモリと、
    前記結果データと前記期待値格納メモリに格納されている期待値とを比較し、判定結果としてパスまたはフェイルの何れか示す信号を前記ＬＳＩ検査装置に出力する結果判定回路と、
    を備えたＬＳＩ検査モジュールにおいて、
    前記結果判定回路の判定結果に応じて、前記テスト用データの検査対象ＬＳＩに書き込み、および結果データの読み込みのうちの何れの動作を行うかを決定することを特徴とするＬＳＩ検査方法。
  5. ＬＳＩ検査装置が行う機能検査のためにテスト用データを生成するＬＳＩ検査モジュールの制御方法であって、
    前記機能検査に書き込み動作と読み出し動作が混在する場合、
    検査対象のＬＳＩが有する入出力インターフェースに適合する入出力インターフェースと、
    前記ＬＳＩ検査装置に対するデータの入出力、および前記入出力インターフェースと検査対象ＬＳＩとのデータの入出力を制御するインターフェース制御回路と、
    前記テスト用データが格納されるテストデータ用メモリと、
    を備えたＬＳＩ検査モジュールにおいて、
    前記インターフェース制御回路と前記ＬＳＩ検査装置との信号チャンネルを接続する状態制御フラグを介して、前記インターフェース制御回路に出力された前記ＬＳＩ検査装置の検査状態を示す状態信号によって、前記インターフェース制御回路の動作が制御されることを特徴とするＬＳＩ検査モジュールの制御方法。
  6. ＬＳＩ検査装置が行う機能検査のためにテスト用データを生成するＬＳＩ検査モジュールと前記ＬＳＩ検査装置との通信方法であって、
    検査対象ＬＳＩが有する入出力インターフェースに適合する入出力インターフェースと、
    前記ＬＳＩ検査装置に対するデータの入出力、および前記入出力インターフェースと検査対象ＬＳＩとのデータの入出力を制御する一方、前記検査対象ＬＳＩから前記テスト用データに応じて出力される結果データを前記結果データよりも容量が少ないデータに変換して、前記ＬＳＩ検査装置に出力するインターフェース制御回路と、
    前記テスト用データが格納されるテストデータ用メモリと、
    を備えたＬＳＩ検査モジュールにおいて、
    前記インターフェース制御回路と前記ＬＳＩ検査装置との信号チャンネルを接続する出力制御フラグを用いて、前記結果データを前記ＬＳＩ検査装置に通信することを特徴とするＬＳＩ検査モジュールの制御方法。

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