JP2011210354A

JP2011210354A - モジュール制御回路、半導体モジュール、及び半導体モジュールの制御方法

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Publication number: JP2011210354A
Application number: JP2011030126A
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Inventors: Ki Han Kim; 基漢金; Hyun-Woo Lee; 鉉雨李
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Publication date: 2011-10-20
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Abstract

【課題】半導体モジュールに備えられた複数のＤＲＡＭをそれぞれ制御するか、またはグループ別に制御することにより、不要な電流消費を低減できるようにしたモジュール制御回路を提供すること。
【解決手段】複数のデータ入出力ピンから複数のデータ信号を受信し、識別信号及び内部コマンド信号を出力する入力部と、第１のイネーブル信号に同期させて、前記識別信号をラッチして第１のグループ識別信号を出力し、第２のイネーブル信号に同期させて、前記識別信号及び前記内部コマンド信号をラッチして第２のグループ識別信号及びグループコマンド信号を出力するラッチ部と、前記第１のグループ識別信号及び前記第２のグループ識別信号を比較して選択信号を生成する比較器と、前記選択信号に応じて、前記グループコマンド信号及びモジュールコマンド信号のうち、いずれか１つの信号を入力コマンドとして選択して出力するマルチプレクサとを備えることを特徴とする。
【選択図】図２

Description

本発明は、モジュール制御回路を備える半導体モジュール及び半導体モジュールの制御方法に関し、特に、半導体モジュールに備えられた複数のＤＲＡＭをそれぞれ制御するか、またはグループ別に制御することにより、不要な電流消費を低減できるようにしたモジュール制御回路に関する。

モジュール（ｍｏｄｕｌｅ）とは、個別的に既に知られた特性を有する機械、電子機器などの構成単位であって、着脱可能な機能単位としての部品集合を意味する。特に、ハードウェアとしてのモジュールは、デバイスや機器、装置の一部として構成され、そのデバイスや機器、装置等の要素が相互接続された集合体である。モジュールは、他の予備品に交替することができ、それぞれその機能に対してテストすることができる。

一方、半導体メモリ装置も、リード、ライト、及びリフレッシュなどの様々な動作を行うために、複数の半導体モジュールを備える。現在、使用される半導体モジュールは、高集積化及び速い動作速度のために、複数のＤＲＡＭを備える構造で形成される。

図１は、従来技術に係る半導体モジュールの構成を示した図である。

同図に示すように、従来技術の半導体モジュールは、複数のＤＲＡＭと、コマンド信号ＣＭＤが入力されるコマンドピンＣＭＤ＿ＰＩＮと、データが入出力される複数のデータ入出力ピンＤＱ＿ＰＩＮと、コマンド信号ＣＭＤをデコードして入力コマンドＣＭＤ＿ＩＮを生成するコマンドデコーダとを備える。コマンドデコーダで生成される入力コマンドＣＭＤ＿ＩＮによって半導体モジュール内に備えられた全てのＤＲＡＭは同時に同じ機能を行う。

ところが、半導体モジュールに備えられた全てのＤＲＡＭの動作が全部必要でない場合でも、入力コマンドＣＭＤ＿ＩＮによって半導体モジュールに備えられた全てのＤＲＡＭが共に動作するため、不要な電流消費が発生するという問題がある。
なお、本出願と関連のある技術が、特許文献１〜４に開示されている。

米国特許第7277356号明細書米国特許第7102958号明細書米国特許第6834014号明細書米国特許第7457189号明細書

本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、半導体モジュールに備えられた複数のＤＲＡＭをそれぞれ制御するか、またはグループ別に制御することにより、不要な電流消費を低減できるようにしたモジュール制御回路を提供することにある。

そこで、上記の目的を達成するための本発明に係るモジュール制御回路は、複数のデータ入出力ピンから複数のデータ信号を受信し、識別信号及び内部コマンド信号を出力する入力部と、第１のイネーブル信号に同期させて、前記識別信号をラッチして第１のグループ識別信号を出力し、第２のイネーブル信号に同期させて、前記識別信号及び前記内部コマンド信号をラッチして第２のグループ識別信号及びグループコマンド信号を出力するラッチ部と、前記第１のグループ識別信号及び前記第２のグループ識別信号を比較して選択信号を生成する比較器と、前記選択信号に応じて、前記グループコマンド信号及びモジュールコマンド信号のうち、いずれか１つの信号を入力コマンドとして選択して出力するマルチプレクサとを備えることを特徴とする。

また、上記の目的を達成するための本発明に係る半導体モジュールは、複数のデータ入出力ピンを介して入力された識別信号及び内部コマンド信号をイネーブル信号に同期させてラッチし、第１のグループ識別信号及び第２のグループ識別信号とグループコマンド信号とを生成し、前記第１のグループ識別信号及び前記第２のグループ識別信号が同一であるか否かによって、前記グループコマンド信号またはモジュールコマンド信号のうちの１つを入力コマンドとして出力するモジュール制御回路と、前記入力コマンドを受信し、前記入力コマンドの動作を行う第１のＤＲＡＭとを備えることを特徴とする。

さらに、上記の目的を達成するための本発明に係る半導体モジュールの制御方法は、第１のイネーブル信号がイネーブルされる時点で第１のデータ入出力ピンから入力される第１のデータ信号を第１のグループ識別信号としてラッチして出力する第１のステップと、第２のイネーブル信号がイネーブルされる時点で第１のデータ入出力ピンから入力される第１のデータ信号を第２のグループ識別信号としてラッチして出力し、第２のデータ入出力ピンから入力される第２のデータ信号をグループコマンド信号としてラッチして出力する第２のステップと、前記第１のグループ識別信号及び前記第２のグループ識別信号を比較して選択信号を生成する第３のステップと、前記選択信号に応じて、前記グループコマンド信号及びモジュールコマンド信号のうち、いずれか１つの信号を入力コマンドとして選択して出力する第４のステップとを含むことを特徴とする。

さらに、上記の目的を達成するための本発明に係る半導体モジュールの制御方法は、第１のイネーブル信号及び第２のイネーブル信号とモジュールコマンド信号とを生成するためのコマンド信号がメモリ制御部から半導体モジュールに伝送される第１のステップと、前記第１のイネーブル信号がイネーブルされる時点で第１のデータ信号が前記メモリ制御部から前記半導体モジュールに伝送される第２のステップと、前記第２のイネーブル信号がイネーブルされる時点で第２のデータ信号が前記メモリ制御部から前記半導体モジュールに伝送される第３のステップとを含むことを特徴とする。

本発明に係る半導体モジュールは、データ入出力ピンを用いて半導体モジュール内に備えられた複数のＤＲＡＭをグループ化し、グループ化されたＤＲＡＭ別に同じ動作が行われるように設定することができる。したがって、半導体モジュールに備えられたＤＲＡＭのうち、動作が不要なＤＲＡＭは動作させないようにして、不要な電流消費が発生することを防止する。

従来技術に係る半導体モジュールの構成を示した図である。本発明の一実施形態に係る半導体モジュールの構成を示した図である。図２に示された半導体モジュールに備えられた第１のモジュール制御回路の構成を示した図である。図３に示された第１のモジュール制御回路の動作を説明するための図である。図３に示された第１のモジュール制御回路の動作を説明するための図である。図２に示された半導体モジュールの制御方法を説明するための図である。本発明の他の実施形態に係る半導体モジュールの構成を示した図である。

以下、添付された図面を参照して本発明の好ましい実施形態を説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる様々な形態で構成されることができる。

図２は本発明の一実施形態に係る半導体モジュールの構成を示した図である。

同図に示すように、本実施形態の半導体モジュールは、第１のＤＲＡＭないし第８のＤＲＡＭ１１〜１８と、第１のモジュール制御回路２と、第２のモジュール制御回路３と、第３のモジュール制御回路４と、第４のモジュール制御回路５とで構成される。第１のモジュール制御回路２は、第１のコマンドピンないし第５のコマンドピンＣＭＤ１＿ＰＩＮ〜ＣＭＤ５＿ＰＩＮから第１のコマンド信号ないし第５のコマンド信号ＣＭＤ＜１：５＞を受信し、第１のデータ入出力ピンないし第８のデータ入出力ピンＤＱ１＿ＰＩＮ〜ＤＱ８＿ＰＩＮから第１のデータ信号ないし第８のデータ信号ＤＱ１〜ＤＱ８を受信して、第１のＤＲＡＭ及び第２のＤＲＡＭ１１、１２を動作させる第１の入力コマンドＣＭＤ＿ＩＮ１を生成する。第２のモジュール制御回路３は、第１のコマンドピンないし第５のコマンドピンＣＭＤ１＿ＰＩＮ〜ＣＭＤ５＿ＰＩＮから第１のコマンド信号ないし第５のコマンド信号ＣＭＤ＜１：５＞を受信し、第９のデータ入出力ピンないし第１６のデータ入出力ピンＤＱ９＿ＰＩＮ〜ＤＱ１６＿ＰＩＮから第９のデータ信号ないし第１６のデータ信号ＤＱ９〜ＤＱ１６を受信して、第３のＤＲＡＭ及び第４のＤＲＡＭ１３、１４を動作させる第２の入力コマンドＣＭＤ＿ＩＮ２を生成する。第３のモジュール制御回路４は、第１のコマンドピンないし第５のコマンドピンＣＭＤ１＿ＰＩＮ〜ＣＭＤ５＿ＰＩＮから第１のコマンド信号ないし第５のコマンド信号ＣＭＤ＜１：５＞を受信し、第１７のデータ入出力ピンないし第２４のデータ入出力ピンＤＱ１７＿ＰＩＮ〜ＤＱ２４＿ＰＩＮから第１７のデータ信号ないし第２４のデータ信号ＤＱ１７〜ＤＱ２４を受信して、第５のＤＲＡＭ及び第６のＤＲＡＭ１５、１６を動作させる第３の入力コマンドＣＭＤ＿ＩＮ３を生成する。第４のモジュール制御回路５は、第１のコマンドピンないし第５のコマンドピンＣＭＤ１＿ＰＩＮ〜ＣＭＤ５＿ＰＩＮから第１のコマンド信号ないし第５のコマンド信号ＣＭＤ＜１：５＞を受信し、第２５のデータ入出力ピンないし第３２のデータ入出力ピンＤＱ２５＿ＰＩＮ〜ＤＱ３２＿ＰＩＮから第２５のデータ信号ないし第３２のデータ信号ＤＱ２５〜ＤＱ３２を受信して、第７のＤＲＡＭ及び第８のＤＲＡＭ１７、１８を動作させる第４の入力コマンドＣＭＤ＿ＩＮ４を生成する。ここで、第１のコマンドピンないし第５のコマンドピンＣＭＤ１＿ＰＩＮ〜ＣＭＤ５＿ＰＩＮは、実施形態によってアドレス信号も共に入力される構成でありうる。例えば、ＬＰＤＤＲ２の場合、コマンド信号とアドレス信号とが同じピンとして入力される。

図３を参考して第１のモジュール制御回路２の構成をより具体的に説明すると、次のとおりである。

同図に示すように、第１のモジュール制御回路２は、入力部２０と、イネーブル信号生成部２１と、ラッチ部２２と、比較器２３と、コマンドデコーダ２４と、マルチプレクサ２５とで構成される。

入力部２０は、第１のデータ入出力ピンないし第４のデータ入出力ピンＤＱ１＿ＰＩＮ〜ＤＱ４＿ＰＩＮから第１のデータ信号ないし第４のデータ信号ＤＱ１〜ＤＱ４を受信し、第１の識別番号ないし第４の識別信号ＩＤ＜１：４＞を出力する第１の入力部２００と、第５のデータ入出力ピンないし第８のデータ入出力ピンＤＱ５＿ＰＩＮ〜ＤＱ８＿ＰＩＮから第５のデータ信号ないし第８のデータ信号ＤＱ５〜ＤＱ８を受信し、第１の内部コマンド信号ないし第４の内部コマンド信号IＣＭＤ＜１：４＞を出力する第２の入力部２０１とで構成される。ここで、第１の入力部２００及び第２の入力部２０１は、一般的なデータ入力バッファによって実現されることが好ましい。

イネーブル信号生成部２１は、第１のコマンドピンないし第２のコマンドピンＣＭＤ１＿ＰＩＮ〜ＣＭＤ２＿ＰＩＮから第１のコマンド信号ないし第２のコマンド信号ＣＭＤ＜１：２＞を受信し、デコードして選択的にロジックハイレベルにイネーブルされる第１のイネーブル信号ＥＮ１及び第２のイネーブル信号ＥＮ２を生成する。イネーブル信号生成部２１は、一般的なコマンドデコーダによって実現可能であり、第１のイネーブル信号ＥＮ１及び第２のイネーブル信号ＥＮ２のイネーブルさせる第１のコマンド信号ないし第２のコマンド信号ＣＭＤ＜１：２＞の組み合わせを実施形態によって様々に設定することができる。ここで、第２のイネーブル信号ＥＮ２は、第１のイネーブル信号ＥＮ１より遅い時点でロジックハイレベルにイネーブルされることが好ましい。

ラッチ部２２は、第１のイネーブル信号ＥＮ１に同期させて、識別信号をラッチして第１のグループ識別信号を出力し、第２のイネーブル信号ＥＮ２に同期させて、識別番号及び内部コマンド信号をラッチして第２のグループ識別信号及びグループコマンド信号を出力するものである。より具体的には、ラッチ部２２は、第１のイネーブル信号ＥＮ１がロジックハイレベルにイネーブルされる時点で第１の識別信号ないし第４の識別信号ＩＤ＜１：４＞を第１のグループ識別信号ＧＩＤ１に伝達する第１のラッチ部２２０と、第２のイネーブル信号ＥＮ２がロジックハイレベルにイネーブルされる時点で第１の識別番号ないし第４の識別信号ＩＤ＜１：４＞を第２のグループ識別信号ＧＩＤ２に伝達する第２のラッチ部２２１と、第２のイネーブル信号ＥＮ２がロジックハイレベルにイネーブルされる時点で第１の内部コマンド信号ないし第４の内部コマンド信号IＣＭＤ＜１：４＞をグループコマンド信号ＧＣＭＤに伝達する第３のラッチ部２２２とで構成される。ここで、第１のグループ識別信号ＧＩＤ１と、第２のグループ識別信号ＧＩＤ２と、グループコマンド信号ＧＣＭＤとは、実施形態によって様々なビット数を有する信号として実現することができるが、本実施形態では、４ビットの信号として出力されるように実現される。したがって、第１のラッチ部２２０と、第２のラッチ部２２１と、第３のラッチ部２２２とは、４ビットの入力信号を受信して４ビットの出力信号を出力するので、４個のＤフリップフロップ（ＤＦＬＩＰ-ＦＬＯＰ）回路として実現されることが好ましい。ここで、グループコマンド信号ＧＣＭＤは、半導体モジュールに備えられた第１のＤＲＡＭないし第８のＤＲＡＭ１１〜１８のうち、第１のＤＲＡＭ及び第２のＤＲＡＭ１１、１２のみが同一に動作するように生成される信号である。

比較器２３は、第１のグループ識別信号ＧＩＤ１及び第２のグループ識別信号ＧＩＤ２を比較して、同じ信号である場合、ロジックハイレベルの選択信号ＳＥＬを出力し、異なる信号である場合、ロジックローレベルの選択信号ＳＥＬを生成する。比較器２３は、第１のグループ識別信号ＧＩＤ１及び第２のグループ識別信号ＧＩＤ２のビット別に同一レベルであるか否かを判断することができる一般的な比較器を用いて容易に実現可能である。

コマンドデコーダ２４は、第３のコマンドピンないし第５のコマンドピンＣＭＤ３＿ＰＩＮ〜ＣＭＤ５＿ＰＩＮから第３のコマンド信号ないし第５のコマンド信号ＣＭＤ＜３：５＞を受信し、デコードしてモジュールコマンド信号ＭＣＭＤを生成する。コマンドデコーダ２４は、一般的なコマンドデコーダを用いて容易に実現可能である。ここで、モジュールコマンド信号ＭＣＭＤは、半導体モジュールに備えられた第１のＤＲＡＭないし第８のＤＲＡＭ１１〜１８が全て同一に動作するように生成される信号である。

マルチプレクサ２５は、選択信号ＳＥＬに応じて、グループコマンド信号及びモジュールコマンド信号のうち、いずれか１つの信号を入力コマンドとして選択して出力するものである。より具体的には、マルチプレクサ２５は、選択信号ＳＥＬがロジックハイレベルである場合、グループコマンド信号ＧＣＭＤを第１の入力コマンドＣＭＤ＿ＩＮ１に出力し、選択信号ＳＥＬがロジックローレベルである場合、モジュールコマンド信号ＭＣＭＤを第１の入力コマンドＣＭＤ＿ＩＮ１に出力する。

このように構成された第１のモジュール制御回路２の動作を図４Ａ及び図４Ｂの場合に分けて説明すれば、次のとおりである。

以下、図４Ａに示すように、第１のデータ信号ないし第８のデータ信号ＤＱ１〜ＤＱ８が入力される場合の動作を説明する。

まず、図４Ａに示すように、第１のイネーブル信号ＥＮ１がロジックハイレベルにイネーブルされる時点で第１のデータ信号ないし第４のデータ信号ＤＱ１〜ＤＱ４が「Ｌ、Ｌ、Ｌ、Ｌ」として入力されると、第１のラッチ部２２０は、「Ｌ、Ｌ、Ｌ、Ｌ」を有する第１のグループ識別信号ＧＩＤ１をラッチして出力する。ここで、「Ｌ」は、ロジックローレベルを意味し、「Ｈ」はロジックハイレベルを意味し、「Ｘ」は、論理レベルに関係ないことを意味する。

次に、図４Ａに示すように、第２のイネーブル信号ＥＮ２がロジックハイレベルにイネーブルされる時点で第１のデータ信号ないし第４のデータ信号ＤＱ１〜ＤＱ４が「Ｌ、Ｌ、Ｌ、Ｌ」として入力されると、第２のラッチ部２２１は、「Ｌ、Ｌ、Ｌ、Ｌ」を有する第２のグループ識別信号ＧＩＤ２をラッチして出力する。また、第２のイネーブル信号ＥＮ２がロジックハイレベルにイネーブルされる時点で第５のデータ信号ないし第８のデータ信号ＤＱ５〜ＤＱ８が「Ｌ、Ｌ、Ｌ、Ｌ」として入力されると、第３のラッチ部２２２は、「Ｌ、Ｌ、Ｌ、Ｌ」を有するグループコマンド信号ＧＣＭＤをラッチして出力する。

次に、比較器２３は、第１のグループ識別信号ＧＩＤ１及び第２のグループ識別信号ＧＩＤ２が「Ｌ、Ｌ、Ｌ、Ｌ」であって、同一であるため、ロジックハイレベルの選択信号ＳＥＬを生成する。

次に、マルチプレクサ２５は、ロジックハイレベルの選択信号ＳＥＬを受信し、「Ｌ、Ｌ、Ｌ、Ｌ」を有するグループコマンド信号ＧＣＭＤを第１の入力コマンドＣＭＤ＿ＩＮ１に出力する。したがって、第１の入力コマンドＣＭＤ＿ＩＮ１を受信する第１のＤＲＡＭ及び第２のＤＲＡＭ１１、１２の動作を制御する。例えば、「Ｌ、Ｌ、Ｌ、Ｌ」を有する第１の入力コマンドＣＭＤ＿ＩＮ１を受信する第１のＤＲＡＭ及び第２のＤＲＡＭ１１、１２では、アクティブＡＣＴＩＶＥ動作が行われる。本実施形態において、第１の入力コマンドＣＭＤ＿ＩＮ１が「Ｌ、Ｌ、Ｌ、Ｈ」である場合、第１のＤＲＡＭ及び第２のＤＲＡＭ１１、１２は、セルフリフレッシュＳＥＬＦＲＥＦＲＥＳＨ動作が行われ、第１の入力コマンドＣＭＤ＿ＩＮ１が「Ｌ、Ｌ、Ｈ、Ｌ」である場合、第１のＤＲＡＭ及び第２のＤＲＡＭ１１、１２は、プリチャージパワーダウンＰＲＥＣＨＡＲＧＥＰＯＷＥＲＤＯＷＮ動作が行われ、第１の入力コマンドＣＭＤ＿ＩＮ１が「Ｌ、Ｌ、Ｈ、Ｈ」である場合、第１のＤＲＡＭ及び第２のＤＲＡＭ１１、１２は、アクティブパワーダウンＡＣＴＩＶＥＰＯＷＥＲＤＯＷＮ動作が行われるように設定される。ただし、このような設定は、実施形態によって様々に変更され得る。

以下、図４Ｂに示すように、第１のデータ信号ないし第８のデータ信号ＤＱ１〜ＤＱ８が入力される場合の動作を説明する。
まず、図４Ｂに示すように、第１のイネーブル信号ＥＮ１がロジックハイレベルにイネーブルされる時点で第１のデータ信号ないし第４のデータ信号ＤＱ１〜ＤＱ４が「Ｌ、Ｌ、Ｌ、Ｌ」として入力されると、第１のラッチ部２２０は、「Ｌ、Ｌ、Ｌ、Ｌ」を有する第１のグループ識別信号ＧＩＤ１をラッチして出力する。

次に、図４Ｂに示すように、第２のイネーブル信号ＥＮ２がロジックハイレベルにイネーブルされる時点で第１のデータ信号ないし第４のデータ信号ＤＱ１〜ＤＱ４が「Ｌ、Ｌ、Ｈ、Ｌ」として入力されると、第２のラッチ部２２１は、「Ｌ、Ｌ、Ｈ、Ｌ」を有する第２のグループ識別信号ＧＩＤ２をラッチして出力する。また、第２のイネーブル信号ＥＮ２がロジックハイレベルにイネーブルされる時点で第５のデータ信号ないし第８のデータ信号ＤＱ５〜ＤＱ８が「Ｌ、Ｌ、Ｈ、Ｈ」として入力されると、第３のラッチ部２２２は、「Ｌ、Ｌ、Ｈ、Ｈ」を有するグループコマンド信号ＧＣＭＤをラッチして出力する。

次に、比較器２３は、「Ｌ、Ｌ、Ｌ、Ｌ」を有する第１のグループ識別信号ＧＩＤ１と「Ｌ、Ｌ、Ｈ、Ｌ」を有する第２のグループ識別信号ＧＩＤ２とが同一でないため、ロジックローレベルの選択信号ＳＥＬを生成する。

次に、マルチプレクサ２５は、ロジックローレベルの選択信号ＳＥＬを受信し、コマンドデコーダ２４で生成されたモジュールコマンド信号ＭＣＭＤを第１の入力コマンドＣＭＤ＿ＩＮ１に出力する。したがって、第１の入力コマンドＣＭＤ＿ＩＮ１を受信する第１のＤＲＡＭ及び第２のＤＲＡＭ１１、１２は、グループコマンド信号ＧＣＭＤと関係なく、半導体モジュール内部の第１のＤＲＡＭないし第８のＤＲＡＭ１１〜１８を全て同一に動作させるために生成されるモジュールコマンド信号ＭＣＭＤによって第１のＤＲＡＭ及び第２のＤＲＡＭ１１、１２を動作させる。

第２のモジュール制御回路３と、第３のモジュール制御回路４と、第４のモジュール制御回路５との場合、入出力される信号の種類のみを除き、第１のモジュール制御回路２とほとんど同じ構成及び動作を有するので、具体的な説明を省略する。

図５は、図２に示された半導体モジュールを備える集積回路の構成図である。

同図に示された集積回路は、半導体モジュールを制御するメモリ制御部を備える。メモリ制御部は、半導体モジュールの制御のために、第１のコマンド信号ないし第５のコマンド信号ＣＭＤ＜１：５＞を伝送し、図３に示された第１のモジュール制御回路２の動作のために、第１のデータ信号ないし第４のデータ信号ＤＱ１〜ＤＱ４及び第５のデータ信号ないし第８のデータ信号ＤＱ５〜ＤＱ８を伝送する。

さらに具体的に、半導体モジュールは、メモリ制御部から伝送された第１のコマンド信号ないし第５のコマンド信号ＣＭＤ＜１：５＞のうち、第１のコマンド信号ないし第２のコマンド信号ＣＭＤ＜１：２＞をデコードして、第１のイネーブル信号ＥＮ１及び第２のイネーブル信号ＥＮ２を順次イネーブルさせ、第３のコマンド信号ないし第５のコマンド信号ＣＭＤ＜３：５＞をデコードして、モジュールコマンド信号ＭＣＭＤを生成する。

次に、半導体モジュールは、第１のイネーブル信号ＥＮ１がロジックハイレベルにイネーブルされる時点でメモリ制御部から第１のデータ信号ないし第４のデータ信号ＤＱ１〜ＤＱ４が第１の識別信号ないし第４の識別信号ＩＤ＜１：４＞に伝送されて第１のグループ識別信号ＧＩＤ１を生成する。

次に、半導体モジュールは、第２のイネーブル信号ＥＮ２がロジックハイレベルにイネーブルされる時点でメモリ制御部から第１のデータ信号ないし第４のデータ信号ＤＱ１〜ＤＱ４が第１の識別信号ないし第４の識別信号ＩＤ＜１：４＞に伝送されて第２のグループ識別信号ＧＩＤ２を生成し、第５のデータ信号ないし第８のデータ信号ＤＱ５〜ＤＱ８が第１の内部コマンド信号ないし第４の内部コマンド信号IＣＭＤ＜１：４＞に伝送されてグループコマンド信号ＧＣＭＤを生成する。

次に、半導体モジュールは、第１のグループ識別信号ＧＩＤ１と第２のグループ識別信号ＧＩＤ２とを比較し、同じである場合、グループコマンド信号ＧＣＭＤを第１の入力コマンドＣＭＤ＿ＩＮ１に出力し、同じでない場合、モジュールコマンド信号ＭＣＭＤを第１の入力コマンドＣＭＤ＿ＩＮ１に出力する。

本実施形態の半導体モジュールの場合、２個のＤＲＡＭをグループ化し、２個のＤＲＡＭの動作を制御するモジュール制御回路を備えるが、実施形態によっては、モジュール制御回路の数を様々に変更させることができる。すなわち、図６に示された本発明の他の実施形態に係る半導体モジュールの構成のように、８個のＤＲＡＭの動作を制御する８個のモジュール制御回路を備えるように半導体モジュールを実現することができる。

２第１のモジュール制御回路
３第２のモジュール制御回路
４第３のモジュール制御回路
５第４のモジュール制御回路
１１〜１８第１のＤＲＡＭ〜第８のＤＲＡＭ

Claims

複数のデータ入出力ピンから複数のデータ信号を受信し、識別信号及び内部コマンド信号を出力する入力部と、
第１のイネーブル信号に同期させて、前記識別信号をラッチして第１のグループ識別信号を出力し、第２のイネーブル信号に同期させて、前記識別信号及び前記内部コマンド信号をラッチして第２のグループ識別信号及びグループコマンド信号を出力するラッチ部と、
前記第１のグループ識別信号及び前記第２のグループ識別信号を比較して選択信号を生成する比較器と、
前記選択信号に応じて、前記グループコマンド信号及びモジュールコマンド信号のうち、いずれか１つの信号を入力コマンドとして選択して出力するマルチプレクサと、
を備えることを特徴とするモジュール制御回路。
前記入力部が、
第１のデータ入出力ピンから第１のデータ信号を受信し、前記識別信号に出力する第１の入力部と、
第２のデータ入出力ピンから第２のデータ信号を受信し、前記内部コマンド信号に出力する第２の入力部と、
を備えることを特徴とする請求項１に記載のモジュール制御回路。
前記ラッチ部が、
前記第１のイネーブル信号がイネーブルされる時点で前記識別信号をラッチし、前記第１のグループ識別信号を出力する第１のラッチ部と、
前記第２のイネーブル信号がイネーブルされる時点で前記識別信号をラッチし、前記第２のグループ識別信号を出力する第２のラッチ部と、
前記第２のイネーブル信号がイネーブルされる時点で前記内部コマンド信号をラッチし、グループコマンド信号を出力する第３のラッチ部と、
を備えることを特徴とする請求項１に記載のモジュール制御回路。
前記選択信号が、前記第１のグループ識別信号及び前記第２のグループ識別信号が同一である場合、第１のレベルを有し、前記第１のグループ識別番号及び前記第２のグループ識別信号が同一でない場合、第２のレベルを有することを特徴とする請求項１に記載のモジュール制御回路。
前記マルチプレクサが、前記選択信号が前記第１のレベルを有する場合、前記グループコマンド信号を前記入力コマンドとして選択して出力し、前記選択信号が前記第２のレベルを有する場合、前記モジュールコマンド信号を前記入力コマンドとして選択して出力することを特徴とする請求項４に記載のモジュール制御回路。
コマンドピンから入力されたコマンド信号をデコードして、前記第１のイネーブル信号及び前記第２のイネーブル信号を生成するイネーブル信号生成部をさらに備えることを特徴とする請求項１に記載のモジュール制御回路。
前記第２のイネーブル信号が、前記第１のイネーブル信号より遅い時点でイネーブルされることを特徴とする請求項６に記載のモジュール制御回路。
コマンドピンから入力されたコマンド信号をデコードして、前記モジュールコマンド信号を生成するコマンドデコーダをさらに備えることを特徴とする請求項１に記載のモジュール制御回路。
複数のデータ入出力ピンを介して入力された識別信号及び内部コマンド信号をイネーブル信号に同期させてラッチし、第１のグループ識別信号及び第２のグループ識別信号とグループコマンド信号とを生成し、前記第１のグループ識別信号及び前記第２のグループ識別信号が同一であるか否かによって、前記グループコマンド信号またはモジュールコマンド信号のうちの１つを入力コマンドに出力するモジュール制御回路と、
前記入力コマンドを受信し、前記入力コマンドの動作を行う第１のメモリと、
を備えることを特徴とする半導体モジュール。
前記モジュール制御回路が、
前記複数のデータ入出力ピンから複数のデータ信号を受信し、前記識別信号及び前記内部コマンド信号を出力する入力部と、
第１のイネーブル信号に同期させて、前記識別信号をラッチして前記第１のグループ識別信号を出力し、第２のイネーブル信号に同期させて、前記識別信号及び前記内部コマンド信号をラッチして前記第２のグループ識別信号及び前記グループコマンド信号を出力するラッチ部と、
前記第１のグループ識別信号及び第２のグループ識別信号を比較して選択信号を生成する比較器と、
前記選択信号に応じて、前記グループコマンド信号及び前記モジュールコマンド信号のうち、いずれか１つの信号を前記入力コマンドとして選択して出力するマルチプレクサと、
を備えることを特徴とする請求項９に記載の半導体モジュール。
前記入力部が、
第１のデータ入出力ピンから第１のデータ信号を受信し、前記識別信号に出力する第１の入力部と、
第２のデータ入出力ピンから第２のデータ信号を受信し、前記内部コマンド信号に出力する第２の入力部と、
を備えることを特徴とする請求項１０に記載の半導体モジュール。
前記ラッチ部が、
前記第１のイネーブル信号がイネーブルされる時点で前記識別信号をラッチし、前記第１のグループ識別信号を出力する第１のラッチ部と、
前記第２のイネーブル信号がイネーブルされる時点で前記識別信号をラッチし、前記第２のグループ識別信号を出力する第２のラッチ部と、
前記第２のイネーブル信号がイネーブルされる時点で前記内部コマンド信号をラッチし、グループコマンド信号を出力する第３のラッチ部と、
を備えることを特徴とする請求項１０に記載の半導体モジュール。
前記選択信号が、前記第１のグループ識別番号及び前記第２のグループ識別信号が同一である場合、第１のレベルを有し、前記第１のグループ識別番号及び前記第２のグループ識別信号が同一でない場合、第２のレベルを有することを特徴とする請求項１０に記載の半導体モジュール。
前記マルチプレクサが、前記選択信号が前記第１のレベルを有する場合、前記グループコマンド信号を前記入力コマンドとして選択して出力し、前記選択信号が前記第２のレベルを有する場合、前記モジュールコマンド信号を前記入力コマンドとして選択して出力することを特徴とする請求項１３に記載の半導体モジュール。
前記モジュール制御回路が、コマンドピンから入力されたコマンド信号をデコードして、前記第１のイネーブル信号及び前記第２のイネーブル信号を生成するイネーブル信号生成部をさらに備えることを特徴とする請求項１０に記載の半導体モジュール。
前記第２のイネーブル信号が、前記第１のイネーブル信号より遅い時点でイネーブルされることを特徴とする請求項１５に記載の半導体モジュール。
前記モジュール制御回路が、コマンドピンから入力されたコマンド信号をデコードして、前記モジュールコマンド信号を生成するコマンドデコーダをさらに備えることを特徴とする請求項１０に記載の半導体モジュール。
前記入力コマンドを受信し、前記入力コマンドの動作を行う第２のメモリをさらに備えることを特徴とする請求項９に記載の半導体モジュール。
第１のイネーブル信号がイネーブルされる時点で第１のデータ入出力ピンから入力される第１のデータ信号を第１のグループ識別信号としてラッチして出力する第１のステップと、
第２のイネーブル信号がイネーブルされる時点で第１のデータ入出力ピンから入力される第１のデータ信号を第２のグループ識別信号としてラッチして出力し、第２のデータ入出力ピンから入力される第２のデータ信号をグループコマンド信号としてラッチして出力する第２のステップと、
前記第１のグループ識別信号及び前記第２のグループ識別信号を比較して選択信号を生成する第３のステップと、
前記選択信号に応じて、前記グループコマンド信号及びモジュールコマンド信号のうち、いずれか１つの信号を入力コマンドとして選択して出力する第４のステップと、
を含むことを特徴とする半導体モジュールの制御方法。
前記第２のイネーブル信号が、前記第１のイネーブル信号より遅い時点でイネーブルされることを特徴とする請求項１９に記載の半導体モジュールの制御方法。
前記モジュールコマンド信号が、コマンドピンから入力されたコマンド信号をデコードして生成されることを特徴とする請求項１９に記載の半導体モジュールの制御方法。
第１のイネーブル信号及び第２のイネーブル信号とモジュールコマンド信号とを生成するためのコマンド信号がメモリ制御部から半導体モジュールに伝送される第１のステップと、
前記第１のイネーブル信号がイネーブルされる時点で第１のデータ信号が前記メモリ制御部から前記半導体モジュールに伝送される第２のステップと、
前記第２のイネーブル信号がイネーブルされる時点で第２のデータ信号が前記メモリ制御部から前記半導体モジュールに伝送される第３のステップと、
を含むことを特徴とする半導体モジュールの制御方法。
前記第２のイネーブル信号が、前記第１のイネーブル信号より遅い時点でイネーブルされることを特徴とする請求項２２に記載の半導体モジュールの制御方法。
前記第２のステップが、前記第１のデータ信号が伝送された前記半導体モジュールが前記第１のデータ信号を識別信号として受信して第１のグループ識別信号を生成することをさらに含むことを特徴とする請求項２２に記載の半導体モジュールの制御方法。
前記第３のステップが、前記第２のデータ信号が伝送された前記半導体モジュールが前記第１のデータ信号を識別信号として受信して第２のグループ識別信号を生成し、前記第２のデータ信号を内部コマンド信号として受信してグループコマンド信号を生成し、前記第１のグループ識別番号及び前記第２のグループ識別信号を比較して、前記モジュールコマンド信号または前記グループコマンド信号を入力コマンドとして選択して出力することをさらに含むことを特徴とする請求項２４に記載の半導体モジュールの制御方法。