JP2005322251A - 選択的なモードレジスタセットの命令と関連したメモリモジュールを支援する集積回路メモリ装置、メモリコントローラ及び方法 - Google Patents

Abstract

【課題】選択的なモードレジスタセットの命令と関連したメモリモジュールを支援する集積回路メモリ装置、メモリコントローラ及び方法を提供する。
【解決手段】メモリモジュール２００は、同一な命令／アドレスバスを経て、メモリコントローラ１００に結合された複数のメモリ装置を具備する。メモリモジュール２００は、メモリコントローラ１００からそれぞれの集積回路メモリ装置にモードレジスタセットの命令を提供する。ディセーブル信号は、メモリコントローラ１００から第１集積回路メモリ装置の一つに提供され、第１集積回路メモリ装置のモードレジスタセットの命令の実行をディセーブルさせる。イネーブル信号は、メモリコントローラ１００から、第２集積回路メモリ装置のうち一つに提供され、モードレジスタセットの動作の間に、第２集積回路メモリ装置についてのモードレジスタセットの命令の実行をイネーブルさせる。
【選択図】図７

Description

本発明は、電子工学に係り、特に、電子メモリ装置、メモリモジュール、メモリコントローラ及び関連した方法に関する。

図１は、メモリモジュールとメモリコントローラとを備える従来のメモリシステムを示すブロックダイヤグラムである。

デジタルメモリシステム内で、メモリコントローラ１０は、それぞれＭ１−Ｍ９で識別される複数のメモリ装置３０を備えるメモリモジュール２０の動作を制御できる。さらに詳しくは、それぞれのメモリ装置３０は、集積回路ダイナミックランダムアクセスメモリ装置である。

データ信号ＤＡＴＡ１−ＤＡＴＡ９は、メモリコントローラ１０と個別的なデータ信号バスラインを使用する個別的なメモリ装置３０との間に伝送される。読み取り動作の間に、データ信号ＤＡＴＡ１−ＤＡＴＡ９は、メモリ装置Ｍ１−Ｍ９からメモリコントローラ１０まで、同時に個別的なデータバスラインを経て読み取られ、書き込み動作の間に、データ信号ＤＡＴＡ１−ＤＡＴＡ９は、メモリコントローラ１０からメモリ装置Ｍ１−Ｍ９に同時に書き込まれる。

また、データストローブ信号ＤＱＳ１−ＤＱＳ９のための個別的なラインと、データマスク信号ＤＭ１−ＤＭ９のための個別的なラインとが、メモリコントローラ１０とそれぞれのメモリ装置Ｍ１−Ｍ９との間に提供される。したがって、メモリコントローラ１０とそれぞれのメモリ装置Ｍ１−Ｍ９との間の伝達遅延は、データ信号ＤＡＴＡ１−ＤＡＴＡ９、データストローブ信号ＤＱＳ１−ＤＱＳ９、及びデータマスク信号ＤＭ１−ＤＭ９についてのものと概略的にほぼ同一である。

メモリコントローラ１０とそれぞれのメモリ装置Ｍ１−Ｍ９との間に、個別的なデータバスを有する図１の配列は、ポイント・ツー・ポイント連結を提供するといえる。
逆に、同一なコントロール／アドレス／クロックバス１２は、コントロール／アドレス信号ＣＡと、メモリコントローラ１０からのシステムクロック信号ＣＫとを、メモリ装置Ｍ１−Ｍ９に連結できる。したがって、クロック信号ＣＫについての伝送ラインの長さは、メモリ装置Ｍ１−Ｍ９のそれぞれについて異なり、それにより、クロック信号ＣＫの伝達遅延は、メモリ装置Ｍ１−Ｍ９のそれぞれについて多様である。

若し、メモリ装置Ｍ１−Ｍ９がコントロール／アドレス／クロックバス１２に沿って、平等に空間的に位置すれば、クロック信号ＣＫは、モジュール内のそれぞれのメモリ装置Ｍ１−Ｍ９について、伝達遅延の増加Ｔ（位相差または位相シフトともいう）が発生する。

例えば、任意に第１メモリ装置Ｍ１について伝達遅延０を割り当てれば、クロック信号ＣＫの伝達遅延Ｔが第２メモリ装置Ｍ２に現れ、伝達遅延２Ｔが第３メモリ装置Ｍ３に現れ、伝達遅延３Ｔが第４メモリ装置Ｍ４に現れ、伝達遅延４Ｔが第５メモリ装置Ｍ５に現れ、伝達遅延５Ｔが第６メモリ装置Ｍ６に現れ、伝達遅延６Ｔが第７メモリ装置Ｍ７に現れ、伝達遅延７Ｔが第８メモリ装置Ｍ８に現れ、伝達遅延８Ｔが第９メモリ装置Ｍ９に現れることができる。

メモリ装置Ｍ１−Ｍ９のそれぞれに提供されるクロック信号ＣＫを有する図１の配列は、フライ・バイクロックを提供するものとして言及される。

それぞれのポイント・ツー・ポイントのデータバスを経て提供される読み取り及び書き込みデータ信号ＤＡＴＡ１−ＤＡＴＡ９は、同一なシステムクロック信号のラインに経て、それぞれのメモリ装置に提供されるフライ・バイのシステムクロック信号ＣＫと一致できる。

しかし、相対的に高い動作速度で、データ信号ＤＡＴＡ１−ＤＡＴＡ９のシステムクロック信号ＣＫが、異なる伝達遅延を有する異なるメモリ装置Ｍ１−Ｍ９に提供されるそれぞれのポイント・ツー・ポイントのデータバスへの伝送を同時に行い難い。

図２は、従来のメモリモジュールのメモリ装置を示すブロックダイヤグラムである。
図２は、個別的にＭ１−Ｍ９で識別される９個のメモリ装置３０を備えるメモリモジュール２０を示す。図示したように、それぞれのメモリ装置３０は、８個のデータピンＰＤＱ１−ＰＤＱ８、一つのデータマスクピンＰＤＭ、及び個別的にメモリコントローラに連結されたデータストローブピンＰＤＱＳを備える。

図示したように、データ信号ＤＱ１−８（すなわち、ＤＡＴＡ１）が、メモリ装置Ｍ１のデータピンＰＤＱ１−ＰＤＱ８に、またはＰＤＱ１−ＰＤＱ８から提供され、データ信号ＤＱ９−ＤＱ１６（すなわち、ＤＡＴＡ２）が、メモリ装置Ｍ２のデータピンＰＤＱ１−ＰＤＱ８に、またはＰＤＱ１−ＰＤＱ８から提供される。

同一な方法で、データ信号ＤＱ６５−ＤＱ７２６（すなわち、ＤＡＴＡ９）が、メモリ装置Ｍ９のデータピンＰＤＱ１−ＰＤＱ８に、またはＰＤＱ１−ＰＤＱ８から提供される。データマスク信号ＤＭ１−ＤＭ９は、個別的なデータマスクラインを通じて、それぞれのメモリ装置Ｍ１−Ｍ９のそれぞれのデータマスクピンＰＤＭに提供され、データストローブ信号ＤＱＳ１−ＤＱＳ９は、個別的なデータストローブラインを通じて、それぞれのメモリ装置Ｍ１−Ｍ９のそれぞれのデータストローブピンＰＤＱＳに提供される。

本明細書に使われた用語のピンは、他の装置、基板、及び／またはサーキットボードに電気的接続を提供する、集積回路メモリ装置の任意の入力または出力構造を意味するものと定義される。例えば、用語のピンは、二重インラインパッケージ（ＤＩＰ）、単一インラインパッケージ（ＳＩＰ）、ピングリッドアレイ（ＰＧＡ）、クォードスモールアウトラインパッケージ（ＱＳＯＰ）などのリード、フリップチップ、ボールグリッドアレイのソルダバンプ、ワイヤーボンド、ボンディングパッドなどを意味する。

また、それぞれのメモリ装置Ｍ１−Ｍ９は、同一なクロック／命令／アドレスバス１２に結合された複数のクロック／命令／アドレスピンを備える。システムクロック信号ＣＫと命令／アドレス信号ＣＡとが、クロック／命令／アドレスバス１２を経て、メモリ装置Ｍ１−Ｍ９のクロック／命令／アドレスピンに提供される。

クロック／命令／アドレスバス１２を経て伝送されたアドレス信号は、データ信号ＤＡＴＡ１−ＤＡＴＡ９が書き込まれるか、または読み取られねばならないメモリ装置への、またはそのようなメモリ装置からのメモリ位置を定義する。さらに詳しくは、アドレス信号は、バンクアドレス及びロー／カラムアドレスを定義できる。例えば、メモリ装置は、４個のバンクを具備でき、それぞれのメモリバンクは、独立的に選択されたロー及びカラムと共に動作できる。

クロック／命令／アドレスバス１２を経て伝送された命令信号は、メモリ装置Ｍ１−Ｍ９により行わねばならない動作を定義する。命令信号は、ローアクティブ命令（ＡＣＴＩＶＥ）、読み取り命令（ＲＥＡＤ）、書き込み命令（ＷＲＩＴＥ）、リフレッシュ命令（ＲＥＦ）、パワーダウン命令（ＰＷＤＮ）、モードレジスタセット命令ＭＲＳなどのような命令である。命令ピンは、クロックイネーブルピン、チップ選択ピン、ローアドレスのストローブピン、カラムアドレスのストローブピン、及び書き込みイネーブルピンである。

図３Ａは、集積回路ダイナミックランダムアクセスメモリ装置のピンを示すダイヤグラムであり、図３Ｂは、図３Ａのメモリ装置のピン機能を記載したテーブルである。

図４は、メモリ装置の機能性ブロックを示すブロックダイヤグラムである。図示したように、メモリ装置３０は、コマンドデコーダ３４、アドレスバッファ３５、内部クロック発生部３６、データ入出力バッファ３７、ローデコーダ３２、カラムデコーダ３３、メモリセルアレイ３１、及びセンスアンプリファイア３８を備える。図示したように、クロック／命令／アドレス信号ＣＡの命令信号が、コマンドデコーダ３４に提供され、クロック／命令／アドレス信号ＣＡのアドレス信号ＣＡは、アドレスバッファ３５に提供され、クロック／命令／アドレス信号ＣＡのシステムクロック信号ＣＫは、内部クロック発生部３６に提供される。内部クロック発生部３６は、システムクロック信号に応答して、内部クロック信号ｉＣＬＫを発生させる。

したがって、コマンドデコーダ３４は、行われる特定動作（例えば、読み取り動作、書き込み動作、またはモードレジスタセットの動作）を決定する命令信号ＣＭＤをデコーディングする。

モードレジスタセットの動作の間に、メモリ装置のための動作のモードを定義するためのモードレジスタに数値が書き込まれる。書き込み動作の間に、メモリコントローラからのデータ信号ＤＡＴＡは、データ入出力バッファ３７から受信され、メモリコントローラから受信されたアドレス信号ＡＤＤにより定義されるメモリセルアレイ３１の位置にｉＤＡＴＡとして書き込まれる。

読み取り動作の間に、メモリコントローラから受信されたアドレス信号ＡＤＤにより定義されるメモリセルアレイ３１のｉＤＡＴＡが、データ入出力バッファ３７に入力され、メモリコントローラにデータ信号ＤＡＴＡとして提供される。図４に示すように、データ入出力バッファ３７は、内部クロック発生部３５により発生したｉＣＬＫ信号に応答して動作する。

図５は、従来のメモリシステムの読み取り動作を示すタイミングダイヤグラムである。
図５は、クロック／命令／アドレスデータバス１２を経て受信された読み取り命令ＲＥＡＤに応答して、読み取り動作が始まる複数個のメモリ装置３０を備える、メモリモジュール２０の読み取り動作を示すタイミングダイヤグラムである。

クロック／命令／アドレスバス１２による伝達遅延が異なるので、システムクロック信号ＣＫは、それぞれのメモリ装置Ｍ１−Ｍ９で、同一な位相ほどずつシフトされる。

図５で、信号ＣＫ１は、メモリ装置Ｍ１から受信されるシステムクロック信号ＣＫであり、信号ＣＫ５は、メモリ装置Ｍ５から受信されるシステムクロック信号ＣＫであり、信号ＣＫ９は、メモリ装置Ｍ９から受信されるシステムクロック信号ＣＫである。したがって、メモリ装置Ｍ５の内部クロック信号ｉＣＬＫ５は、メモリ装置Ｍ１の内部クロック信号ｉＣＬＫ１と比較して、４Ｔのインターバルほど遅延され、メモリ装置Ｍ９の内部クロック信号ｉＣＬＫ９は、メモリ装置Ｍ５の内部クロック信号ｉＣＬＫ５と比較して、４Ｔのインターバルほど遅延される。

内部クロック信号が一致せず、メモリ装置のデータ入出力バッファが、それぞれの内部クロック信号に応答して動作するので、データ信号ＤＡＴＡ１−ＤＡＴＡ９は、異なる時間に個別的なメモリ装置から出力され、データスキューを発生させる。

図５に示すように、したがって、メモリ装置Ｍ９から出たデータ信号ＤＡＴＡ９は、メモリ装置Ｍ５から出たデータ信号ＤＡＴＡ５と比較して、インターバル４Ｔほど遅延される。データスキューは、書き込み動作の間に、メモリモジュールの動作スピードを制限する。

図６は、クロック／命令／アドレスデータバス１２を経て受信された書き込み命令ＷＲＩＴＥに応答して、書き込み動作が始まる複数のメモリ装置３０を備える、メモリモジュール２０の書き込み動作を示すタイミングダイヤグラムである。

クロック／命令／アドレスバス１２により伝達遅延が異なるので、システムクロック信号ＣＫは、それぞれのメモリ装置Ｍ１−Ｍ９で、同一な位相ほどずつシフトされる。図６で、信号ＣＫ１は、メモリ装置Ｍ１から受信されるシステムクロック信号ＣＫであり、信号ＣＫ５は、メモリ装置Ｍ５から受信されるシステムクロック信号ＣＫであり、信号ＣＫ９は、メモリ装置Ｍ９から受信されるシステムクロック信号ＣＫである。

したがって、メモリ装置Ｍ５の内部クロック信号ｉＣＬＫ５は、メモリ装置Ｍ１の内部クロック信号ｉＣＬＫ１と比較して、４Ｔのインターバルほど遅延され、メモリ装置Ｍ９の内部クロック信号ｉＣＬＫ９は、メモリ装置Ｍ５の内部クロック信号ｉＣＬＫ５と比較して、４Ｔのインターバルほど遅延される。

内部クロック信号が一致せず、メモリ装置のデータ入出力バッファが、それぞれの内部クロック信号に応答して動作するので、外部データ信号ＤＡＴＡ１−ＤＡＴＡ９は、同時にメモリコントローラから提供されるが、内部データ信号ｉＤＡＴＡ１−ｉＤＡＴＡ９は、異なる時間に個別的なデータ入出力バッファにより発生して、データスキューが発生する。

したがって、図６に示すように、メモリ装置Ｍ９についての内部データ信号ｉＤＡＴＡ９は、メモリ装置Ｍ５についての内部データ信号ｉＤＡＴＡ５と比較して、インターバル４Ｔほど遅延され、メモリ装置Ｍ５についての内部データ信号ｉＤＡＴＡ５は、メモリ装置Ｍ１についての内部データ信号ｉＤＡＴＡ１と比較して、インターバル４Ｔほど遅延される。データスキューは、書き込み動作の間に、メモリモジュールの動作スピードを制限するという問題がある。

本発明が解決しようとする課題は、動作モードを異なって設定できるメモリ装置を備えるメモリシステムを提供するところにある。

本発明が解決しようとする他の課題は、メモリシステムが備えるそれぞれのメモリ装置の動作モードを相異なって設定する動作モードの設定方法を提供するところにある。

前記課題を解決するための本発明の実施形態によるメモリシステムは、複数の命令／アドレスラインを備える命令／アドレスバス、第１集積回路メモリ装置、第２集積回路メモリ装置及びメモリコントローラを備える。

第１集積回路メモリ装置は、前記命令／アドレスバスの命令／アドレスラインに結合された複数の第１命令／アドレスピン、第１集積回路メモリ装置の動作特性を定義する情報を保存する第１モードレジスタ、及び前記第１集積回路メモリ装置の第１の所定のピンから受信されたイネーブル信号に応答して、モードレジスタセットの命令を収容し、前記第１集積回路メモリ装置の前記第１の所定のピンから受信されたディセーブル信号に応答して、モードレジスタセットの命令を拒絶するように構成され、モードレジスタセットの動作の間に、前記イネーブル信号が前記第１の所定のピンから受信される時、前記第１モードレジスタに、モードレジスタセットの命令の情報が保存されるように構成された第１コマンドデコーダを備える。

第２集積回路メモリ装置は、前記命令／アドレスバスの命令／アドレスラインに結合された複数の第２命令／アドレスピン、第２集積回路メモリ装置の動作特性を定義する情報を保存する第２モードレジスタ、及び前記第２集積回路メモリ装置の第２の所定のピンから受信されたイネーブル信号に応答して、モードレジスタセットの命令を収容し、前記第２の所定のピンから受信されたディセーブル信号に応答して、モードレジスタセットの命令を拒絶するように構成され、モードレジスタセットの動作の間に、前記イネーブル信号が前記第２の所定のピンから受信される時、モードレジスタセットの命令の情報が、前記第２モードレジスタに保存されるように構成された第２コマンドデコーダを備える。

メモリコントローラは、前記命令／アドレスバスに連結され、第１モードレジスタセットの命令を、前記命令／アドレスバスを経て、前記第１及び第２集積回路メモリ装置の前記第１及び第２の複数の命令／アドレスピンに伝送するように構成され、第１モードレジスタセットの動作の間に、第１イネーブル信号を前記第１集積回路メモリ装置の前記第１の所定のピンに伝送し、第１ディセーブル信号を前記第２集積回路メモリ装置の前記第２の所定のピンに伝送するように、さらに構成される。

前記課題を解決するための本発明の他の実施形態によるメモリモジュールの制御方法は、同一な命令／アドレスバスを経て、メモリコントローラに連結される複数のメモリ装置を備えるメモリモジュールの制御方法に関する。

前記制御方法は、モードレジスタセットの動作の間に、前記メモリコントローラから前記命令／アドレスバスを経て、それぞれの集積回路メモリ装置にモードレジスタセットの命令を提供するステップ、前記メモリコントローラから、前記メモリコントローラと第１集積回路メモリ装置との間の信号ラインを経て、前記第１集積回路メモリ装置のうち一つにディセーブル信号を提供して、前記モードレジスタセットの動作の間に、前記第１集積回路メモリ装置についてのモードレジスタセットの命令の実行をディセーブルするステップ、及び前記メモリコントローラから、前記メモリコントローラと第２集積回路メモリ装置との間の信号ラインを経て、前記第２集積回路メモリ装置にイネーブル信号を提供して、前記モードレジスタセットの動作の間に、前記第２集積回路メモリ装置についてのモードレジスタセットの命令の実行をイネーブルするステップを備え、前記ディセーブル信号は、前記モードレジスタセットの動作の間に、前記第２集積回路メモリ装置に提供されず、前記イネーブル信号は、前記モードレジスタセットの動作の間に、前記第１集積回路メモリ装置に提供されない。

前記課題を解決するための本発明の他の実施形態による集積回路メモリ装置は、メモリセルアレイ、集積回路メモリ装置の動作特性を定義する情報を保存するように構成されたモードレジスタ、選択的なモードレジスタセットの動作の間に、前記集積回路メモリ装置の所定のピンから受信されたイネーブル信号に応答して、選択的なモードレジスタセットの命令を収容し、前記集積回路メモリ装置の所定のピンに収容されたディセーブル信号に応答して、選択的なモードレジスタセットの命令を拒絶するように構成され、前記選択的なモードレジスタセットの動作の間に、イネーブル信号が前記所定のピンから収容される時、前記選択的なモードレジスタセットの命令の情報が、前記モードレジスタに保存されるように構成されたコマンドデコーダ、及び前記モードレジスタ内に保存された情報により定義された動作特性によって、書き込み動作の間に、前記メモリセルアレイへのデータの書き込みを制御し、読み取り動作の間に、前記メモリセルアレイからのデータの読み取りを制御するように構成されたデータ入出力バッファを備える。

前記課題を解決するための本発明の他の実施形態による集積回路メモリ装置の動作方法は、第１選択的なモードレジスタセットの動作の間に、集積回路メモリ装置の所定のピンに受信された第１論理値を有するイネーブル信号に応答して、第１選択的なモードレジスタセットの命令を収容して、前記第１選択的なモードレジスタセットの命令に対応する情報をモードレジスタに保存させるステップ、第２選択的なモードレジスタセットの動作の間に、前記集積回路メモリ装置の所定のピンに受信された第２論理値を有するディセーブル信号に応答して、第２選択的なモードレジスタセットの命令を拒絶して、前記第２選択的なモードレジスタセットの命令に対応する情報を前記モードレジスタに保存させないステップであって、前記第１及び第２論理値は、互いに反対の論理値であるステップ、及び前記モードレジスタ内に保存される情報により定義される動作特性によって、書き込み動作の間に、前記集積回路メモリ装置のメモリセルアレイへのデータの書き込み及び／または読み取り動作の間に、前記メモリセルアレイからのデータの読み取りを制御するステップを備える。

前記課題を解決するための本発明の他の実施形態による、同一な命令／アドレスバスを経てメモリコントローラに結合され、それぞれのデータ入出力バスを通じて個別的に前記メモリコントローラに結合される、複数の集積回路メモリ装置を備えるメモリモジュールを動作させる方法は、第１メモリ装置のモードレジスタが、前記メモリコントローラと前記第１メモリ装置との間に結合される第１データ入出力バスを使用するように設定して、前記第１メモリ装置の動作特性を設定するステップ、第２メモリ装置のモードレジスタが、前記メモリコントローラと前記第２メモリ装置との間に結合される第２データ入出力バスを使用するように設定して、前記第２メモリ装置の動作特性を設定するステップ、第１データ信号を、前記第１データ入出力バスを経て、前記第１メモリ装置のメモリセルアレイに書き込むステップ、及び第２データ信号を、前記第２データ入出力バスを経て、前記第２メモリ装置のメモリセルアレイに書き込むステップを備える。

前記課題を解決するための本発明の他の実施形態による集積回路メモリ装置は、メモリセルアレイ、データの書き込み動作の間に、メモリコントローラからデータを受信して、前記メモリセルアレイに書き込まれるように構成され、データの読み取り動作の間に、前記メモリセルアレイから前記メモリコントローラにデータを提供するように、さらに構成される複数のデータ入出力ピン、及びメモリ装置の動作特性を定義する情報を保存するように構成され、前記データ入出力バスを使用して設定されるように構成されたモードレジスタを備える。

前記課題を解決するための本発明の他の実施形態による、同一な命令／アドレスバスを経て、メモリコントローラに結合された複数のメモリ装置を備えるメモリモジュールを動作させる方法は、モードレジスタセットの動作の間に、命令／アドレスバスを経て、それぞれの前記集積回路メモリ装置のメモリコントローラから、モードレジスタセットの命令を受信するステップ、前記メモリコントローラと第１集積回路メモリ装置との間の信号ラインを経て、前記第１集積回路メモリ装置で、前記メモリコントローラからのディセーブル信号を受信して、モードレジスタセットの動作の間に、前記第１集積回路メモリ装置についてのモードレジスタセットの命令の実行をディセーブルするステップ、及び前記メモリコントローラと第２集積回路メモリ装置との間の信号ラインを経て、前記第２集積回路メモリ装置で、前記メモリコントローラからのイネーブル信号を受信して、モードレジスタセットの動作の間に、前記第２集積回路メモリ装置についてのモードレジスタセットの命令の実行をイネーブルするステップを備え、前記ディセーブル信号は、前記モードレジスタセットの動作の間に、前記第２集積回路メモリ装置から受信されず、前記イネーブル信号は、前記モードレジスタセットの動作の間に、前記第１集積回路メモリ装置から受信されない。

本発明によるメモリシステム及び動作モードの設定方法は、メモリシステムの同一なランクに属するメモリ装置の動作モードを別途に制御できる。

また、メモリシステムの内部のメモリモジュールごとに、またはメモリ装置ごとに相異なる動作モードを設定することによって、消費電力を減少させるメモリシステムの動作性能を向上させることができる。

以下、本発明の実施形態が図示された添付図面を参考して、本発明についてさらに詳細に説明する。しかし、本発明が、ここに記載された実施形態に制限されると解釈されてはならない。かえって、このような実施形態は、この技術分野の当業者が徹底かつ完壁であり、十分に本発明の範囲を伝達するための開示として提供される。図面で、層と地域との厚さは、明確化のために誇張されている。同じ参照番号は、同じ構成要素を指称する。本明細書内に使われた用語“及び／または”は、一つ以上の連合された目録のアイテムの任意及び全体組み合わせを含む。

別途に定義しない限り、本明細書内に記載されたあらゆる用語（技術的及び科学的用語）は、当業者に通常的に理解されている意味を有する。通常的に使われる辞書内に定義されたそのような用語は、関連された技術の範囲内でのそれらの意味と一貫された意味を有するように解釈されねばならず、本明細書内に明白に定義されていなければ、理想化された、またはあまり形式的な意味と解釈されないであろう。

図７に示された本発明の実施形態によるデジタルメモリシステム内において、メモリコントローラ１００は、複数個のメモリ装置３００Ｍ１−３００Ｍ９を備えるメモリモジュール２００の動作を制御できる。さらに詳しくは、それぞれのメモリ装置３００は、集積回路ダイナミックランダムアクセスメモリ装置である。

データ信号ＤＡＴＡ１−ＤＡＴＡ９は、メモリコントローラ１００と個別的なデータ信号バスラインを使用する、個別的なメモリ装置３００Ｍ１−３００Ｍ９との間に伝送される。読み取り動作の間に、データ信号ＤＡＴＡ１−ＤＡＴＡ９は、メモリ装置３００Ｍ１−３００Ｍ９から個別的なデータバスラインを経て、同時にメモリコントローラ１００に読み取られ、書き込み動作の間に、データ信号ＤＡＴＡ１−ＤＡＴＡ９は、メモリコントローラ１００からメモリ装置３００Ｍ１−３００Ｍ９に同時に書き込まれる。

また、データストローブ信号ＤＱＳ１−ＤＱＳ９についての個別的なラインと、データマスク信号ＤＭ１−ＤＭ９についての個別的なラインとが、メモリコントローラ１００とメモリ装置３００Ｍ１−３００Ｍ９のそれぞれの間に提供される。

また、モードレジスタセットのイネーブル／ディセーブル信号ＩＤ１−ＩＤ９のための個別的なラインが、メモリコントローラ１００とメモリ装置３００Ｍ１−３００Ｍ９のそれぞれとの間に提供される。例えば、個別的な専用ラインは、メモリコントローラと、それぞれのメモリ装置上の専用モードレジスタセットのイネーブル／ディセーブルピンとの間に提供される。

一方、読み取り／書き込み動作の間に、データ信号ＤＡＴＡ１−ＤＡＴＡ９の伝送に使われるライン、または読み取り／書き込み動作の間に、データマスク信号ＤＭ１−ＤＭ９の伝送に使われるラインは、モードレジスタセットの動作の間に、それぞれのメモリ装置３００Ｍ１−３００Ｍ９に、モードレジスタセットのイネーブル／ディセーブル信号ＩＤ１−ＩＤ９を個別的に伝送するに使われることができる。

したがって、メモリコントローラ１００と、それぞれのメモリ装置３００Ｍ１−３００Ｍ９との間の伝達遅延は、データ信号ＤＡＴＡ１−ＤＡＴＡ９、データストローブ信号ＤＱＳ１０−ＤＱＳ９、データマスク信号ＤＭ１−ＤＭ９、及びモードレジスタセットのイネーブル／ディセーブル信号ＩＤ１−ＩＤ９についてほぼ同一である。

メモリコントローラ１００と、それぞれのメモリ装置３００Ｍ１−３００Ｍ９との間の個別的なデータバスを有した図１の配列を、ポイント・ツー・ポイントの連結を提供するという。

逆に、クロック／命令／アドレスバス１１２は、コントロール／アドレス信号ＣＡ及びシステムクロック信号ＣＫを、メモリコントローラからそれぞれのメモリ装置３００Ｍ１−３００Ｍ９に結合できる。したがって、クロック信号の差に対する伝送ラインの長さは、それぞれのメモリ装置３００Ｍ１−３００Ｍ２について異なり、したがって、クロック信号ＣＫの伝達遅延は、それぞれのメモリ装置３００Ｍ１−３００Ｍ９について異なる。

若し、メモリ装置３００Ｍ１−３００Ｍ９が、クロック／命令／アドレスバス１１２に沿って均一に区分可能であれば、クロック信号ＣＫは、メモリモジュール２００内のそれぞれのメモリ装置３００Ｍ１−３００Ｍ９について、増加する伝達遅延Ｔ（また、位相差または位相シフトともいう）を経験できる。

例えば、任意に第１メモリ装置３００Ｍ１について伝達遅延０を割り当てれば、第２メモリ装置３００Ｍ２にクロック信号ＣＫの伝達遅延Ｔをもたらし、第３メモリ装置３００Ｍ３にクロック信号ＣＫの伝達遅延２Ｔをもたらし、第４メモリ装置３００Ｍ４にクロック信号ＣＫの伝達遅延３Ｔをもたらし、同じ原理で、第９メモリ装置３００Ｍ８にクロック信号ＣＫの伝達遅延８Ｔをもたらす。それぞれのメモリ装置３００Ｍ１−３００Ｍ９に提供されるクロック信号ＣＫを有する図７の配列は、フライ・バイクロックを提供すると言及できる。

それぞれのポイント・ツー・ポイントのデータバスを経て提供される読み取り及び書き込みデータ信号は、クロック／命令／アドレスバス１１２の同一なシステムクロック信号ラインを経て、それぞれのメモリ装置３００Ｍ１−３００Ｍ９に提供されるフライ・バイシステムクロック信号ＣＫを使用して一致させることができる。

しかし、本発明の実施形態によって、それぞれのメモリ装置３００Ｍ１−３００Ｍ９は、内部クロック信号のタイミングを調整するために構成された内部クロック信号発生部を備え、たとえシステムクロック信号が異なる伝達遅延を有した異なるメモリ装置から受信されても、異なるメモリ装置の内部クロック信号を概略的に一致させることができる。

さらに詳しくは、それぞれの内部クロック信号のタイミングは、メモリ装置のモードレジスタ内に保存された値に応答して、それぞれのメモリ装置から受信されたように、システムクロック信号ＣＫに比例して調整される。したがって、異なるメモリ装置のモードレジスタは、異なるメモリ装置から受信されるシステムクロック信号ＣＫの伝達遅延内の差を補償するために、異なる値でプログラミングされる。

クロック／命令／アドレスバス１１２を経て、あらゆるメモリ装置３００Ｍ１−３００Ｍ９に同一なモードレジスタセットの命令が適用される時、選択的なモードレジスタセットの動作の間に、例えば、モードレジスタセットのイネーブル／ディセーブル信号ＩＤ１−ＩＤ９は、メモリ装置３００Ｍ１−３００Ｍ９のうち、個別的ないずれか一つがイネーブルまたはディセーブルされるように使われる。

例えば、第１選択的なモードレジスタセットの動作の間に、イネーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ１が、メモリ装置３００Ｍ１に適用され、ディセーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ２−ＩＤ９が、メモリ装置３００Ｍ２−３００Ｍ９に適用される。

第２選択的なモードレジスタセットの動作の間に、イネーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ２が、メモリ装置３００Ｍ２に適用され、ディセーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ１、ＩＤ３−ＩＤ９が、メモリ装置３００Ｍ１、３００Ｍ３−３００Ｍ９に適用される。

第３選択的なモードレジスタセットの動作の間に、イネーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ３は、メモリ装置３００Ｍ３に適用され、ディセーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ１−ＩＤ２、ＩＤ４−ＩＤ９が、メモリ装置３００Ｍ１−３００Ｍ２、３００Ｍ４−３００Ｍ９に適用される。同一な原理が、残りのモードレジスタセットのイネーブル／ディセーブル信号に適用される。

したがって、一連の９個の選択的なモードレジスタセットの動作が、異なる動作のモードのための９個の異なるメモリ装置をプログラミングするに使われる。例えば、メモリ装置３００Ｍ１−３００Ｍ９のうち他の一つが、それぞれのメモリ装置から受信されるシステムクロック信号ＣＫに比例して、それぞれの内部クロック信号の他のタイミング制御を提供するようにプログラミングされる。

したがって、異なるメモリ装置の内部クロック信号は、それぞれのメモリ装置から受信されるシステムクロック信号ＣＫについての他の伝達遅延にもかかわらず、概略的に一致できる。一方、または追加に、メモリ装置３００Ｍ１−３００Ｍ９のうち他の一つが、メモリコントローラ１００により読み取られたデータ信号ＤＡＴＡ１−ＤＡＴＡ９に、他のドライバ出力特性（例えば、ドライビング能力）を提供するようにプログラミングされる。

さらに他の一方、または追加に、メモリ装置３００Ｍ１−３００Ｍ９のうち他の一つは、他のセットアップを提供し、及び／またはそれぞれの他の装置に書き込まれるデータ信号ＤＡＴＡ１−ＤＡＴＡ９についての特性を保有するようにプログラミングされる。若し、複数のメモリ装置３００Ｍ１−３００Ｍ９が、同じ特性（例えば、同じドライビング能力）を提供するようにプログラミングされれば、イネーブリングモードレジスタセットのイネーブル／ディセーブル信号が、同一の選択的なモードレジスタセットの動作の間に、複数のメモリ装置に適用される。

図８Ａに示すように、本発明の実施形態野によるメモリ装置３００は、タイミングコントロールユニット３１５、コマンドデコーダ３２０、データ入出力バッファ３３０、メモリセルアレイ３４０、アドレスバッファ３５０、ローデコーダ３６０、カラムデコーダ３８０、及びセンスアンプリファイア３７０を備える。

前記で論議したように、システムクロック信号ＣＫ、命令信号ＣＭＤ、及びアドレス信号ＡＤＤが、クロック／命令／アドレスバス１１２のラインを経て、メモリ装置３００のクロック／命令／アドレスピンに提供される。システムクロック信号ＣＫは、バス１１２の専用ラインを経て、メモリ装置３００の専用ピンに提供される。チップ選択／ＣＳ信号、ローアドレスストローブ／ＲＡＳ信号、カラムアドレスストローブ／ＣＡＳ信号、及び書き込みイネーブル／ＷＥ信号のような命令信号ＣＭＤが、バス１１２の専用ラインを経て、メモリ装置３００の専用ピンとコマンドデコーダ３２０とに提供される。

読み取り及び／または書き込み動作の間に、アドレス信号ＡＤＤ（カラムアドレス信号、ローアドレス信号、及び／またはバンクアドレス信号を含む）が、バス１１２のアドレスラインを経てアドレスバッファに提供される。しかし、モードレジスタセットの動作の間に、モードレジスタセットの命令が、バス１１２のアドレスラインを経て提供される。前記で論議したように、アドレスバス１１２のラインが、メモリモジュール内の複数のメモリ装置に連結される。

データバスのラインが、メモリコントローラとメモリ装置３００との間にのみ連結される。さらに詳しくは、読み取り及び／または書き込み動作の間に、データ信号ＤＡＴＡ、デートストローブ信号ＤＱＳ、及びデータマスク信号ＤＭが、データバスのラインを経て、それぞれのデータ入出力、データストローブ及びデータマスクピンに提供される。
例えば、モードレジスタセットのイネーブル／ディセーブル信号ＩＤは、モードレジスタセットの動作の間に、メモリ装置３００の専用モードレジスタセットのイネーブル／ディセーブルピンに提供され、専用ピンは、読み取り及び書き込み動作の間に非機能的である。一方、モードレジスタセットのイネーブル／ディセーブル信号ＩＤは、モードレジスタセットの動作の間に、データ入出力、データストローブまたはデータマスクピンのうち一つに提供される。

読み取り動作の間に、データは、アドレスバッファ３５０を通じて提供されるアドレス信号ＡＤＤにより識別される、メモリセルアレイ３４０のメモリセルから読み取られる。さらに詳しくは、ローデコーダ３６０とカラムデコーダ３８０とにより識別されるアドレスからのデータは、センスアンプリファイア３７０により読み取られ、内部データ信号ｉＤＡＴＡとしてデータ入出力バッファに提供される。バッファ３３０は、内部データ信号ｉＤＡＴＡに相応するデータ信号ＤＡＴＡを提供し、データ信号ＤＡＴＡは、内部クロック発生部３１０により発生した内部クロック信号ｉＣＬＫと一致させて提供される。

書き込み動作の間に、データ信号ＤＡＴＡが、メモリコントローラからメモリ装置３００のデータ入出力ピンに提供され、内部クロック信号ｉＣＬＫと一致するデータ入出力バッファ３３０内にラッチされる。次いで、バッファ３３０内のデータ信号ＤＡＴＡは、メモリセルアレイ３４０に内部データ信号ｉＤＡＴＡとして提供される。メモリ装置３００のアドレスピンを通じて、アドレスバッファ３５０から受信されるアドレス信号ＡＤＤは、内部データ信号ｉＤＡＴＡが書き込まれるメモリセルアレイ３４０のメモリセルの位置を限定する。

モードレジスタセットの動作は、モードレジスタセットの動作に相応する命令信号ＣＭＤを提供することによって始まる。例えば、チップ選択（／ＣＳ）信号、ローアドレスストローブ（／ＲＡＳ）信号、カラムアドレスストローブ（／ＣＡＳ）信号、及び書き込みイネーブル（／ＷＥ）信号が、クロック／命令／アドレスバス１１２を経て、コマンドデコーダ３２０にロー信号として提供されて、モードレジスタセットの動作を始める。一旦モードレジスタセットの動作が始まれば、モードレジスタセットの命令が、クロック／命令／アドレスバス１１２のアドレスラインを経て、アドレスピンとアドレスバッファ３５０とに提供される。モードレジスタセットの動作が始まったため、アドレスラインを経て受信される信号は、モードレジスタセットの命令として取り扱われる。

アドレスピンに提供される信号は、図８Ｂのテーブル内に示すように、多様なモードレジスタセットの命令を定義できる。例えば、本発明の実施形態によって、バンクアドレスピンＢＡ２が、従来のモードレジスタセットの動作（論理値“０”）と、選択的なモードレジスタセットの動作とを区別するために使われるが、ここで、選択的なモードレジスタセットの動作は、モードレジスタセットのイネーブル／ディセーブル信号ＩＤの論理値によって、イネーブルされるか、またはディセーブルされる。

従来のモードレジスタセットの動作が選択されれば（バンクアドレスピンＢＡ２に論理値０を提供することによって）、バンクアドレスピンＢＡ１は、今後使用のために保存され（ＲＦＵ）、モードレジスタセット（ＭＲＳ）のサイクルは、バンクアドレスピンＢＡ０に論理値０を提供することによって選択され、拡張された機能のモードレジスタセット（ＥＭＲＳ）のサイクルは、バンクアドレスピンＢＡ０に論理値１を提供することによって選択される。

ＭＲＳサイクル内で、アドレスピンＡ９−Ａ１２は、今後使用のために保存され（ＲＦＵ）、アドレスピンＡ８は、遅延固定ループ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ：ＤＬＬ）のリセット命令を収容でき、アドレスピンＡ７は、テストモード（ＴＭ）の命令を収容でき、アドレスピンＡ４−Ａ６は、ＣＡＳレイテンシの命令を収容でき、アドレスピンＡ３は、バーストタイプ（ＢＴ）の命令を収容でき、アドレスピンＡ０−Ａ３は、バースト長の命令を収容できる。従来のＭＲＳ及びＥＭＲＳサイクルは、メモリコントローラによりクロック／命令／アドレスバス１１２のアドレスラインを経て、メモリモジュール上の複数のメモリ装置に提供される。また、クロック／命令／アドレスバス１１２に連結された複数のメモリ装置は、バスを経て提供される従来のＭＲＳまたはＥＭＲＳをいずれも実行させることができる。

本発明の実施形態野によって、選択的なモードレジスタセットの動作が行われる時、同じ選択的なモードレジスタセットの命令は、クロック／命令／アドレスバスのアドレスライン上で複数のメモリ装置に提供されることがあるが、モードレジスタセットの命令は、それぞれのメモリ装置に適用されるモードレジスタセットのイネーブル／ディセーブル信号ＩＤに基づいた他のものではなく、幾つかのメモリ装置に具現される。前記で論議したように、本発明の実施形態によって、選択的なモードレジスタセットの命令は、バンクアドレスピンＢＡ２に論理値“１”を提供することによって識別されることができる。

本発明の実施形態によるモードレジスタセットの動作は、モードレジスタセットの動作に相応する命令信号（例えば、／ＣＳ、／ＲＡＳ、／ＣＡＳ、及び／ＷＥ ａｌｌ ｌｏｗ）を提供し、バンクアドレスピンＢＡ２に論理値“１”を提供することによって始まることができる。命令信号とバンクアドレス信号とが、クロック／命令／アドレスバスを経て、モジュールのあらゆるメモリ装置に提供されるように、モジュールのあらゆるメモリ装置は、命令及びアドレス信号を受信できる。しかし、モジュールのそれぞれのメモリ装置は、メモリコントローラから異なる信号ラインを経て、モードレジスタセットのイネーブル／ディセーブル信号ＩＤを受信できる。また、特定なメモリ装置から受信された特定なモードレジスタセットのイネーブル／ディセーブル信号ＩＤは、その装置でモードレジスタセットの動作が行われるか否かを判断できる。

モードレジスタセットの動作に相応する命令信号が、メモリ装置３００のコマンドデコーダに提供されれば、論理値１のバンクアドレス信号ＢＡ２を備えるアドレス信号が、アドレスバッファ３５０に提供され、メモリ装置は、本発明の実施形態によって、選択的なモードレジスタセットの動作を認識できる。メモリ装置３００は、選択的にメモリ装置３００に提供され、モジュールの異なるメモリ装置に提供されないモードレジスタセットのイネーブル／ディセーブル信号ＩＤの値によって、選択的なモードレジスタを行うか否かを決定する。

若し、イネーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤが、メモリ装置３００に提供されれば、選択的なモードレジスタセットの動作は、本発明の実施形態によるアドレスバッファ３５０のアドレスラインを経て受信されたモードレジスタセットの命令によって行われることができる。

さらに詳しくは、所望の動作モードを達成するために、モードレジスタセットの命令の部分がモードレジスタに書き込まれる（例えば、コントロールユニット３１５に提供される）。若し、ディセーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤが、メモリ装置３００に提供されれば、選択的なモードレジスタセットの動作が、本発明の実施形態によって無視されることがある。

システムクロック信号ＣＫは、図８Ａのコントロールユニットについての入力として提供され、図９Ａに示すように、内部クロック信号ｉＣＬＫは、コントロールユニットの出力として提供される。さらに詳しくは、図８Ａのコントロールユニットは、複数の遅延回路４０１ａ−ｈを備え、それぞれの遅延回路は、それぞれのバッファ回路４０３ａ−ｈを備える。

タップ選択回路４０５は、遅延回路４０１ａの入力、または遅延回路４０１ａ−ｈのうち一つを選択して、内部クロック信号ｉＣＬＫを調整でき、本発明の実施形態によって、タップ選択は、選択的なモードレジスタセットの動作に応答して決定される。さらに詳しくは、タップ選択回路４０５に提供されるモードレジスタＭＲは、そのメモリ装置のための選択的なモードレジスタセットの動作の間に、受信されるモードレジスタセットの命令に応答するように設定され、これにより、内部クロック信号の所望のタイミングを得ることができる。

例えば、遅延回路４０１ｄからのタップは、デフォルトタイミング出力を提供するために、任意にデフォルトタップとして選択されることができる。デフォルトタップ以外のタップは、デフォルトタップと比較して、内部クロック信号を速くするか、または遅くするように選択されることがある。したがって、タップ選択回路４０５は、特定なタップを選択でき、その結果、システムクロック信号ＣＫについての内部クロック信号ｉＣＬＫのタイミングを定義する。また、タップ選択回路４０５は、本発明の実施形態によって、選択的なモードレジスタセットの動作に応答して、特定なタップを選択できる。したがって、異なるメモリ装置でのシステムクロック信号ＣＫの他の伝達遅延を補償するために、システムクロック信号ＣＫについての内部クロック信号ｉＣＬＫの遅延は、メモリモジュールの他のメモリ装置で異なることがある。

したがって、システムクロック信号ＣＫについての内部クロック信号ｉＣＬＫのタイミングを制御するために、選択的なモードレジスタセットの動作は、メモリ装置３００について行われる。選択的なモードレジスタセットの動作は、モードレジスタセットの動作に対応する命令信号ＣＭＤを提供することによって、モードレジスタセットの命令をアドレスバッファ３５０に提供することによって、また、メモリ装置３００のためのイネーブリングモードレジスタセットのイネーブル／ディセーブル信号ＩＤを提供することによって、メモリ装置３００について始まる。例えば、モードレジスタセットの命令は、クロック／命令／アドレスバス１１２のバンクアドレスラインＢＡ２に論理値“１”を提供することによって、選択的なモードレジスタセットの命令で識別されることができる。

コントロールユニット３１５について９個の異なる遅延タップを有し、９個の異なるタイミング命令ＭＲＳ１−ＭＲＳ９が、タップを定義するために提供され、例えば図９に示すように、タップ選択回路４０５により選択される。また、選択的なモードレジスタセットの動作の間に、４ビットのコードが他のタイミング命令ＭＲＳ１−ＭＲＳ９を定義するように、４個の所定のアドレスラインを経て提供される。例えば、それぞれの遅延回路４０１ａ−ｈは、クロック／命令／アドレスバス１１２に沿って、隣接のメモリ装置間にシステムクロック信号ＣＫの伝達遅延内の差とほぼ同一なアドバンス／遅延Ｔを提供できる。

図９Ａと図９Ｂとに示すように、タイミング命令ＭＲＳ１は、遅延回路４０１ｈにあるタップを選択することによって、内部クロック信号ｉＣＬＫの相対的な遅延＋４Ｔを提供でき、タイミング命令ＭＲＳ２は、遅延回路４０１ｇにあるタップを選択することによって、内部クロック信号ｉＣＬＫの相対的な遅延＋３Ｔを提供でき、タイミング命令ＭＲＳ３は、遅延回路４０１ｆにあるタップを選択することによって、内部クロック信号ｉＣＬＫの相対的な遅延＋２Ｔを提供でき、タイミング命令ＭＲＳ４は、遅延回路４０１ｅにあるタップを選択することによって、内部クロック信号ｉＣＬＫの相対的な遅延＋１Ｔを提供でき、タイミング命令ＭＲＳ５は、遅延回路４０１ｄにあるタップを選択することによって、内部クロック信号ｉＣＬＫについて基準またはデフォルト（０アドバンスまたは遅延）を提供でき、タイミング命令ＭＲＳ６は、遅延回路４０１ｃにあるタップを選択することによって、内部クロック信号ｉＣＬＫの相対的な遅延−１Ｔを提供でき、タイミング命令ＭＲＳ７は、遅延回路４０１ｂにあるタップを選択することによって、内部クロック信号ｉＣＬＫの相対的な遅延−２Ｔを提供でき、タイミング命令ＭＲＳ８は、遅延回路４０１ａにあるタップを選択することによって、内部クロック信号ｉＣＬＫの相対的な遅延−３Ｔを提供でき、タイミング命令ＭＲＳ９は、遅延回路４０１ａにあるタップを選択することによって、内部クロック信号ｉＣＬＫの相対的な遅延−４Ｔを提供できる。

図７のメモリモジュール２００とメモリコントローラ１００とを参照すれば、同一なメモリ装置３００Ｍ１−３００Ｍ９がモジュール３００上に提供されるが、本発明の実施形態によって、それぞれのメモリ装置は、選択的なモードレジスタセットの動作を支持して、それの内部クロックのタイミングの調整を支持する。メモリコントローラ１００は、９個の選択的なモードレジスタセットの動作によって進まれて、それぞれのメモリ装置の内部クロック信号の発生部の動作を定義する。

例えば、メモリコントローラ１００は、選択的なモードレジスタセットの命令を提供して、それぞれのメモリ装置３００Ｍ１−３００Ｍ９の位置に基づいた、内部クロック信号タイミングと、それぞれのメモリ装置の位置でシステムクロック信号ＣＫを仮定した伝達遅延とを調整できる。一方、メモリコントローラ１００は、モジュール２００の個別的なメモリ装置の測定された性能に基づいて、インターバルクロックタイミングを調整するために、選択的なモードレジスタセットの命令を提供できる。

本発明の特定な実施形態によって、図９Ｂの選択的なモードレジスタセットの命令ＭＲＳ１−ＭＲＳ９が、それぞれのメモリ装置３００Ｍ１−３００Ｍ９に選択的に適用されることができる。第１選択的なモードレジスタセットの動作で、モードレジスタセットの命令ＭＲＳ１は、クロック／命令／アドレスバス１１２に沿って、あらゆるメモリ装置３００Ｍ１−３００Ｍ９に適用され、イネーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ１が、メモリ装置３００Ｍ１に適用され、ディセーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ２−ＩＤ９が、メモリ装置３００Ｍ２−３００Ｍ９に適用される。

第２選択的なモードレジスタセットの動作で、モードレジスタセットの命令ＭＲＳ２は、クロック／命令／アドレスバス１１２に沿って、あらゆるメモリ装置３００Ｍ１−３００Ｍ９に適用され、イネーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ２が、メモリ装置３００Ｍ２に適用され、ディセーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ１、ＩＤ３−ＩＤ９が、メモリ装置３００Ｍ１、３００Ｍ３−３００Ｍ９に適用される。

第３選択的なモードレジスタセットの動作で、モードレジスタセットの命令ＭＲＳ３は、クロック／命令／アドレスバス１１２に沿って、あらゆるメモリ装置３００Ｍ１−３００Ｍ９に適用され、イネーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ３が、メモリ装置３００Ｍ３に適用され、ディセーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ１−ＩＤ２、ＩＤ３−ＩＤ９が、メモリ装置３００Ｍ１−３００Ｍ２、３００Ｍ４−３００Ｍ９に適用される。

第４選択的なモードレジスタセットの動作で、モードレジスタセットの命令ＭＲＳ４は、クロック／命令／アドレスバス１１２に沿って、あらゆるメモリ装置３００Ｍ１−３００Ｍ９に適用され、イネーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ４が、メモリ装置３００Ｍ４に適用され、ディセーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ１−ＩＤ３、ＩＤ５−ＩＤ９が、メモリ装置３００Ｍ１−３００Ｍ３、３００Ｍ５−３００Ｍ９に適用される。

第５選択的なモードレジスタセットの動作で、モードレジスタセットの命令ＭＲＳ５は、クロック／命令／アドレスバス１１２に沿って、あらゆるメモリ装置３００Ｍ１−３００Ｍ９に適用され、イネーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ５が、メモリ装置３００Ｍ５に適用され、ディセーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ１−ＩＤ４、ＩＤ６−ＩＤ９が、メモリ装置３００Ｍ１−３００Ｍ４、３００Ｍ６−３００Ｍ９に適用される。

第６選択的なモードレジスタセットの動作で、モードレジスタセットの命令ＭＲＳ６は、クロック／命令／アドレスバス１１２に沿って、あらゆるメモリ装置３００Ｍ１−３００Ｍ９に適用され、イネーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ６が、メモリ装置３００Ｍ６に適用され、ディセーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ１−ＩＤ５、ＩＤ７−ＩＤ９が、メモリ装置３００Ｍ１−３００Ｍ５、３００Ｍ７−３００Ｍ９に適用される。

第７選択的なモードレジスタセットの動作で、モードレジスタセットの命令ＭＲＳ７は、クロック／命令／アドレスバス１１２に沿って、あらゆるメモリ装置３００Ｍ１−３００Ｍ９に適用され、イネーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ７が、メモリ装置３００Ｍ７に適用され、ディセーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ１−ＩＤ６、ＩＤ８−ＩＤ９が、メモリ装置３００Ｍ１−３００Ｍ６、３００Ｍ８−３００Ｍ９に適用される。

第８選択的なモードレジスタセットの動作で、モードレジスタセットの命令ＭＲＳ８が、クロック／命令／アドレスバス１１２に沿って、あらゆるメモリ装置３００Ｍ１−３００Ｍ９に適用され、イネーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ８が、メモリ装置３００Ｍ８に適用され、ディセーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ１−ＩＤ７、ＩＤ９が、メモリ装置３００Ｍ１−３００Ｍ７、３０００Ｍ９に適用される。

第９選択的なモードレジスタセットの動作で、モードレジスタセットの命令ＭＲＳ９は、クロック／命令／アドレスバス１１２に沿って、あらゆるメモリ装置３００Ｍ１−３００Ｍ９に適用され、イネーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ９が、メモリ装置３００Ｍ９に適用され、ディセーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ１−ＩＤ８が、メモリ装置３００Ｍ１−３００Ｍ８に適用される。

図１０及び図１１のタイミングダイヤグラムに示すように、前記で論議された選択的なモードレジスタセットの動作が、図７に示されたメモリモジュール２００の他のメモリ装置３００Ｍ１−３００Ｍ９についての内部クロック信号ｉＣＬＫの概略的な一致を提供できる。図１０に示すような読み取り動作の間に、クロック／命令／アドレスバス１１２に沿って、伝達遅延が異なるので、システムクロック信号ＣＫのトランジションが、他の時間にメモリモジュールの異なるメモリ装置から受信される。

さらに詳しくは、信号ＣＫ１、ＣＫ５で示すように、システムクロック信号の立ち上がりエッジは、メモリ装置３００Ｍ５から受信される前に、メモリ装置３００Ｍ１から受信され、信号ＣＫ５、ＣＫ９で示すように、システムクロック信号の立ち上がりエッジは、メモリ装置３００Ｍ９から受信される前に、メモリ装置３００Ｍ５から受信される。メモリ装置の内部クロック信号のタイミングが、選択的なモードレジスタセットの動作を使用して調整されたので、内部クロック信号ｉＣＬＫ１、ｉＣＬＫ５、ｉＣＬＫ９は、概略的に一致できる。

さらに詳しくは、内部クロック信号ｉＣＬＫ１の遅延は、第１メモリ装置３００Ｍ１から受信されたクロック信号ＣＫ１に比例して増加し、内部クロック信号ｉＣＬＫ５のデフォルト遅延は、第５メモリ装置３００Ｍ５から受信されたクロック信号ＣＫ１に比例して維持され、内部クロック信号ｉＣＬＫ９の遅延は、メモリ装置３００Ｍ９から受信されたクロック信号ＣＫ９に比例して減少する。

したがって、それぞれのメモリ装置３００Ｍ１−３００Ｍ９についての内部データｉＤＡＴＡを、それぞれの入出力バッファにラッチするタイミングは、概略的に一致する内部クロック信号ｉＣＬＫ１−９について決定されることができる。したがって、データ信号ＤＡＴＡ１−ＤＡＴＡ９を、それぞれのデータバスを経てメモリコントローラ１００に提供するためのタイミングは、また概略的に一致させることができる。したがって、データ信号ＤＡＴＡ１−ＤＡＴＡ９が、データの読み取り動作の間に、概略的に同時にそれぞれのデータバス上に提供され、したがって、データスキューが減少する。

図１１に示された書き込み動作の間に、クロック／命令／アドレスバス１１２に沿って伝達遅延が異なるので、システムクロック信号ＣＫのトランジションが、それぞれの異なる時間にメモリモジュールの他のメモリ装置により受信される。前記で論議したように、内部クロック信号ｉＣＬＫ１−ｉＣＬＫ９は、概略的に一致できる。

したがって、それぞれのメモリ装置についてのメモリコントローラから、データ信号ＤＡＴＡのそれぞれの入出力バッファにラッチするタイミングが、概略的に一致した内部クロック信号ｉＣＬＫ１−９について決定されることができる。したがって、入出力バッファからの内部データｉＤＡＴＡ１−ｉＤＡＴＡ９を、それぞれのデータバスを経てメモリセルアレイ３４０に提供するタイミングは、概略的に一致できる。したがって、データ信号ＤＡＴＡ１−ＤＡＴＡ９は、データの書き込み動作の間に、概略的に同時にモジュールのメモリ装置のそれぞれの入出力バッファ内に受信され、これにより、データスキューが減少する。

複数のメモリ装置３００Ｍ１−３００Ｍｎを備えるメモリモジュール２００内で、モードレジスタセットの命令が、あらゆるメモリ装置３００Ｍ１−３００Ｍｎに結合されるクロック／命令／アドレスバス１１２を経て提供される。しかし、モードレジスタセットのイネーブル／ディセーブル信号ＩＤ１−ＩＤｎは、メモリコントローラ１００とそれぞれのメモリ装置３００Ｍ１−３００Ｍｎとの間に個別的に提供される。前記で論議したように、本発明の実施形態によるモードレジスタＭＲは、内部クロック発生部３１０の一部として見なされ、さらに具体的には、タップ選択回路４０５の部分として見なされることがある。

一方、本発明の実施形態によるモードレジスタは、コマンドデコーダ３２０、アドレスバッファ３５０、データ入出力バッファ３３０、及び／またはメモリ装置３００の他の部分として見なされる。前記でさらに論議したように、モードレジスタＭＲは、メモリ装置についての動作特性（例えば、内部クロック信号のアドバンス／遅延）を定義する選択的なモードレジスタセットの命令に相応する情報を保存できる。また、単一の選択的なモードレジスタセットの命令が、メモリ装置についての複数の動作特性（例えば、内部クロック信号のアドバンス／遅延、出力ドライバの強度、データ入力のセットアップ時間、及び／またはデータ入力のホールド時間）を設定するために使われることができる。したがって、本発明の実施形態によって、単一のモードレジスタは、メモリ装置についての複数の動作特性を定義する選択的なモードレジスタセットに対応する情報を保存できる。一方、複数のモードレジスタは、単一の選択的なモードレジスタセットの命令を使用して、他の動作特性セットに提供されることができる。

図１３のタイミングダイヤグラムは、図１２のメモリ装置３００Ｍ１−３００Ｍｎについての選択的なモードレジスタセットの動作を説明する。図１３の例において、モードレジスタセットのイネーブル／ディセーブル信号ＩＤ１−ＩＤｎは、専用モードレジスタセットのイネーブル／ディセーブルラインを経て、それぞれのメモリ装置３００Ｍ１−３００Ｍｎの専用モードレジスタセットのイネーブル／ディセーブルピンに提供される。すなわち、専用モードレジスタセットのイネーブル／ディセーブルラインとピンとは、データの読み取り及び／または書き込み動作の間に、非機能的である。

図１３に示すように、第１モードレジスタセットの動作Ｃ１を行う間に、第１モードレジスタセットの命令ＭＲＳ１は、クロック／命令／アドレスバス１１２を経て適用され、イネーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ１（論理レベル０）が、第１メモリ装置３００Ｍ１に適用され、ディセーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ２−ＩＤｎ（論理レベル１）が、メモリ装置３００Ｍ２−３００Ｍｎに適用される。したがって、第１モードレジスタセットの動作Ｃ１は、メモリ装置３００Ｍ１の内部クロック信号ｉＣＬＫ１について遅延調整を提供できる。

第２モードレジスタセットの動作Ｃ２を行う間に、第２モードレジスタセットの命令ＭＲＳ２は、クロック／命令／アドレスバス１１２を経て適用され、イネーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ２（論理レベル０）は、第２メモリ装置３００Ｍ２に適用され、ディセーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ１、ＩＤ３−ＩＤｎ（論理レベル１）が、メモリ装置３００Ｍ１、３００Ｍ３−３００Ｍｎに適用される。したがって、第２モードレジスタセットの動作Ｃ２は、メモリ装置３００Ｍ２の内部クロック信号ｉＣＬＫ２についての遅延調整を提供できる。

ｎ番目のモードレジスタセットの動作Ｃｎを行う間に、ｎ番目のモードレジスタセットの命令ＭＲＳｎが、クロック／命令／アドレスバス１１２を経て適用され、イネーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤｎ（論理レベル０）が、ｎ番目のメモリ装置３００Ｍｎに適用され、ディセーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ１−ＩＤ（ｎ−１）（論理レベル１）が、メモリ装置３００Ｍ１−３００Ｍ（ｎ−１）に適用される。したがって、ｎ番目のモードレジスタセットの動作Ｃｎが、メモリ装置３００Ｍｎの内部クロック信号ｉＣＬＫｎについての遅延調整を提供できる。

個別的なモードレジスタセットの動作は、メモリモジュール内の他のメモリ装置についての他の内部クロックタイミングを提供できる。さらに、または一方、個別的なモードレジスタセットの動作は、他のメモリ装置に対して他のドライバの強度、他のセットアップ及び／または他のメモリ装置に対するホールド時間、及び／または同一なメモリモジュールのメモリ装置に多様な他の特性を提供できる。

図１４は、書き込み動作の間に、メモリ装置３００Ｍ１−３００Ｍ９を備えるメモリモジュール２００の書き込み動作を示すタイミングダイヤグラムである。図示したように、システムクロック信号のトランジションは、信号ＣＫ１、ＣＫ５により表したように、第５メモリ装置３００Ｍ５の前に第１メモリ装置から受信され、システムクロック信号のトランジションは、信号ＣＫ５、ＣＫ９により表したように、第９メモリ装置３００Ｍ９の前に第５メモリ装置３００Ｍ５から受信されることがある。前記で論議したように、選択的なモードレジスタセットの動作は、内部クロック信号ｉＣＬＫ１−ｉＣＬＫ９の調整を提供して、内部クロック信号は、概略的に一致できる。

書き込み動作の間に、ハイインピーダンス状態（Ｈｉ−Ｚ）から論理ロー状態までのそれぞれのメモリ装置をトランジションし、データストローブ信号ＤＱＳは、それぞれのデータバスにＤＡＴＡが設定される前に、ＤＱＳプリアンブル時期の間にロー状態に維持される。データストローブ信号の後続するトランジションは、それぞれのデータバス上のそれぞれのメモリ装置についての新たなデータＤ１−Ｄ４の信号を提供できる。

したがって、ハイインピーダンス状態からローインピーダンス状態へのトランジションと、それぞれのメモリ装置らから受信されるシステムクロック信号の立ち上がりエッジとの間のスキューが、高周波数のメモリ動作を制限できる。他のメモリ装置の内部クロック信号を概略的に一致させることによって、データストローブ信号は、他のメモリ装置の内部クロック信号について概略的に一致でき、動作の周波数が増加できる。

図１５のタイミングダイヤグラムは、図１２のそれぞれのメモリ装置３００Ｍ１−３００Ｍｎについての選択的なモードレジスタセットの動作を示す。図１５の例において、選択的なモードレジスタセットの動作の間に、モードレジスタセットのイネーブル／ディセーブル信号ＩＤ１−ＩＤｎＤが、データマスクラインを経て、それぞれのメモリ装置３００Ｍ１−３００Ｍ９のデータマスクピンに提供される。モードレジスタセットのイネーブル／ディセーブル信号ＩＤ１−ＩＤ９が、データマスクラインとピンとを経て提供され、モードレジスタセットのイネーブル／ディセーブル信号は、図１５内でＤＭ１−ＤＭｎで表示される。

図１５に示すように、第１選択的なモードレジスタセットの動作Ｃ１の間に、第１選択的なモードレジスタセットの命令ＭＲＳ１は、クロック／命令／アドレスバス１１２を経て適用され、イネーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ１は、ＤＭ１として第１メモリ装置３００Ｍ１に適用され、ディセーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ２−ＩＤｎは、ＤＭ２−ＤＭｎとしてメモリ装置３００Ｍ２−３００Ｍｎに適用される。したがって、第１選択的なモードレジスタセットの動作Ｃ１は、メモリ装置３００Ｍ１の内部クロック信号ｉＣＬＫ１についての遅延調整を提供できる。

第２選択的なモードレジスタセットの動作Ｃ２の間に、第２選択的なモードレジスタセットの命令ＭＲＳ２は、クロック／命令／アドレスバス１１２を経て適用され、イネーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ２は、ＤＭ２として第２メモリ装置３００Ｍ２に適用され、ディセーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ１、ＩＤ３−ＩＤｎは、ＤＭ１、ＤＭ３−ＤＭｎとしてメモリ装置３００Ｍ１、３００Ｍ３−３００Ｍｎに適用される。したがって、第２選択的なモードレジスタセットの動作Ｃ２は、メモリ装置３００Ｍ２の内部クロック信号ｉＣＬＫ２についての遅延調整を提供できる。

ｎ番目の選択的なモードレジスタセットの動作Ｃｎの間に、ｎ番目の選択的モードレジスタセットの命令ＭＲＳｎは、クロック／命令／アドレスバス１１２を経て適用され、イネーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤｎは、ＤＭｎとしてｎ番目のメモリ装置３００Ｍｎに適用され、ディセーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ１−ＩＤ（ｎ−１）は、ＤＭ１−ＤＭ（ｎ−１）としてメモリ装置３００Ｍ１−３００Ｍ（ｎ−１）に適用される。したがって、ｎ番目の選択的なモードレジスタセットの動作Ｃｎは、メモリ装置３００Ｍｎの内部クロック信号ｉＣＬＫｎについての遅延調整を提供できる。

図１５に示した実施形態によって、追加的な専用のモードレジスタセットのイネーブル／ディセーブルラインとピンとが必要ではないが、その理由は、現存するデータマスクラインとピンとが使われるためである。したがって、本発明の実施形態による選択的なモードレジスタセットの動作は、選択的なモードレジスタセットの動作を支持するメモリ装置のピンカウントを増加させずに提供される。

図１６のタイミングダイヤグラムは、図１２のそれぞれのメモリ装置３００Ｍ１−３００Ｍｎについての選択的なモードレジスタセットの動作を示す。図１６の例において、モードレジスタセットのイネーブル／ディセーブル信号ＩＤ１−ＩＤｎは、選択的なモードレジスタセットの動作の間に、データストローブラインを経て、それぞれのメモリ装置３００Ｍ１−３００Ｍ９のデータストローブピンに提供される。

読み取り及び／または書き込み動作の間に、データストローブラインとピンとが、それぞれのメモリ装置にデータストローブ信号を提供する時に使われる。モードレジスタセットのイネーブル／ディセーブル信号ＩＤ１−ＩＤ９が、データストローブラインとピンとを経て提供されるので、モードレジスタセットのイネーブル／ディセーブル信号は、図１５でＤＱＳ１−ＤＱＳｎと表示される。

図１６に示すように、第１モードレジスタセットの命令ＭＲＳ１が、クロック／命令／アドレスバス１１２を経て適用され、イネーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ１が、第１モードレジスタセットの動作Ｃ１の間に、第１メモリ装置３００Ｍ１にＤＱＳ１として適用され、ディセーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ２−ＩＤｎが、ＤＱＳ２−ＤＱＳｎとしてメモリ装置３００Ｍ２−３００Ｍに適用される。したがって、第１モードレジスタセットの動作Ｃ１が、メモリ装置３００Ｍ１の内部クロック信号ｉＣＬＫ１についての遅延調整を提供できる。

第２モードレジスタセットの動作Ｃ２の間に、第２モードレジスタセットの命令ＭＲＳ２が、クロック／命令／アドレスバス１１２を経て適用され、イネーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ２が、ＤＱＳ２として第２メモリ装置３００Ｍ２に適用され、ディセーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ１、ＩＤ３−ＩＤｎが、ＤＱＳ１、ＤＱＳ３−ＤＱＳｎとしてメモリ装置３００Ｍ１、３００Ｍ３−３００Ｍｎに適用される。したがって、第１モードレジスタセットの動作Ｃ２が、メモリ装置の内部クロック信号ｉＣＬＫ２についての遅延調整を提供できる。

ｎ番目のモードレジスタセットの動作Ｃｎの間に、ｎ番目のモードレジスタセットの命令ＭＲＳｎが、クロック／命令／アドレスバス１１２を経て適用され、イネーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤｎが、ＤＱＳｎとしてｎ番目のメモリ装置３００Ｍｎに適用され、ディセーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ１−ＩＤ（ｎ−１）が、ＤＱＳ１−ＤＱＳ（ｎ−１）としてメモリ装置３００Ｍ１−３００Ｍ（ｎ−１）に適用される。したがって、ｎ番目のモードレジスタセットの動作Ｃｎが、メモリ装置３００Ｍｎの内部クロック信号ｉＣＬＫｎについての遅延調整を提供できる。

図１６に示した実施形態において、追加的な専用のモードレジスタセットのイネーブル／ディセーブルラインとピンとが必要ではないが、その理由は、現存するデータストローブラインとピンとが使われるためである。したがって、本発明の実施形態による選択的なモードレジスタセットの動作は、選択的なモードレジスタセットの動作を支持するメモリ装置のピンカウントを増加させずに提供される。

図１７のタイミングダイヤグラムは、図１２のそれぞれのメモリ装置３００Ｍ１−３００Ｍｎについての選択的なモードレジスタセットの動作を示す。図１７の例において、モードレジスタセットのイネーブル／ディセーブル信号ＩＤ１−ＩＤｎは、選択的なモードレジスタセットの動作の間に、データストローブラインを経て、それぞれのメモリ装置３００Ｍ１−３００Ｍ９のデータストローブピンに提供される。

読み取り及び／または書き込み動作の間に、データ信号ラインとピンとが、それぞれのメモリ装置から／に読み取り／書き込みされるデータ伝送に使われる。モードレジスタセットのイネーブル／ディセーブル信号ＩＤ１−ＩＤ９が、データ信号ラインとピンとを経て提供されるので、モードレジスタセットのイネーブル／ディセーブル信号は、図１５でＤＱ１−ＤＱｎと表示される。複数のデータ信号ピンが、それぞれのメモリ装置に提供されるが、選択的なモードレジスタセットの動作の間に、それぞれのメモリ装置上のデータ信号ピンのうち、一つは、モードレジスタセットのイネーブル／ディセーブル信号を受信するために使われることができる。

図１７に示すように、第１モードレジスタセットの命令ＭＲＳ１が、クロック／命令／アドレスバス１１２を経て適用され、イネーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ１が、第１モードレジスタセットの動作Ｃ１の間に、第１メモリ装置３００Ｍ１にＤＱ１として適用され、ディセーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ２−ＩＤｎが、ＤＱ２−ＤＱｎとしてメモリ装置３００Ｍ２−３００Ｍに適用される。したがって、第１モードレジスタセットの動作Ｃ１は、メモリ装置３００Ｍ１の内部クロック信号ｉＣＬＫ１についての遅延調整を提供できる。

第２モードレジスタセットの動作Ｃ２の間に、第２モードレジスタセットの命令ＭＲＳ２が、クロック／命令／アドレスバス１１２を経て適用され、イネーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ２が、ＤＱ２として第２メモリ装置３００Ｍ２に適用され、ディセーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ１、ＩＤ３−ＩＤｎが、ＤＱ１、ＤＱ３−ＤＱｎとしてメモリ装置３００Ｍ１、３００Ｍ３−３００Ｍｎに適用される。したがって、第１モードレジスタセットの動作Ｃ２は、メモリ装置の内部クロック信号ｉＣＬＫ２についての遅延調整を提供できる。

ｎ番目のモードレジスタセットの動作Ｃｎの間に、ｎ番目のモードレジスタセットの命令ＭＲＳｎが、クロック／命令／アドレスバス１１２を経て適用され、イネーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤｎが、ＤＱｎとしてｎ番目のメモリ装置３００Ｍｎに適用され、ディセーブルされたモードレジスタセットのイネーブル／ディセーブル信号ＩＤ１−ＩＤ（ｎ−１）が、ＤＱ１−ＤＱ（ｎ−１）としてメモリ装置３００Ｍ１−３００Ｍ（ｎ−１）に適用される。したがって、ｎ番目のモードレジスタセットの動作Ｃｎは、メモリ装置３００Ｍｎの内部クロック信号ｉＣＬＫｎについての遅延調整を提供できる。

図１７に示した実施形態において、追加的な専用のモードレジスタセットのイネーブル／ディセーブルラインとピンとが必要ではないが、その理由は、現存するデータストローブラインとピンとが使われるためである。したがって、本発明の実施形態による選択的なモードレジスタセットの動作は、選択的なモードレジスタセットの動作を支持するメモリ装置のピンカウントを増加させずに提供される。

前記で論議したように、本発明の実施形態による選択的なモードレジスタセットの動作は、同一なクロック／命令／アドレスバスを共有する他のメモリ装置の内部クロック信号のタイミングを選択的に調整する時に使われることができる。さらに、または一方、本発明の実施形態による選択的なモードレジスタセットの動作は、内部クロック信号のタイミング以外の同一なクロック／命令／アドレスバスを共有するメモリ装置の動作特性を、選択的に設定、調整、及び／または変更する時に使われることができる。

さらに、図７に示したもの以外のメモリモジュールのレイアウトが、本発明の実施形態によって提供される。図１８に示すように、クロック／命令／アドレスバス１１２Ａは、メモリ装置３００Ｍ１−３００Ｍ９のローの第１末端のメモリモジュール２００Ａに入り、ターミネーション４００Ａは、メモリ装置の第２末端のバス１１２Ａのラインに提供される。さらに詳しくは、ターミネーションは、それぞれのラインの末端と基準電圧（例えば、供給電圧Ｖｃｃ）との間に結合されるレジスタを具備できる。ターミネーション４００Ａを提供することによって、クロック／命令／アドレスバス１１２Ａのラインに沿って提供されるクロック、命令、及び／またはアドレス信号の質が改善される。

図１９に示すように、クロック／命令／アドレスバス１１２Ｂは、メモリ装置３００Ｍ１−３００Ｍ９のロー内のメモリ装置間のメモリモジュール２００Ｂに入り、バス１１２Ｂは、逆方向に延長できる。また、ターミネーション４００Ｂは、メモリ装置３００Ｍ１−３００Ｍ９のローの反対側の末端のバス１１２に提供される。したがって、バス１１２のそれぞれのラインは、一対のレジスタを使用して終結されるが、一対のうち、第１レジスタがメモリ装置のローの第１末端のラインを終結させ、一対のうち、第２レジスタがメモリ装置の第２末端のラインを終結させる。

概略的に、メモリ装置のローの中心から読み取られるバスを提供することによって、ロー内の他のメモリ装置から受信されるシステムクロック信号のスキューが減少できる。図７の例において、システムクロック信号のトランジションは、トランジションがメモリ装置３００Ｍ１から受信された後、時間８Ｔの周期でメモリ装置３００Ｍ９から受信されることがある。

図１９のバス１１２Ｂに沿って、それぞれのメモリ装置についてＴの追加的な伝達遅延を仮定すれば、システムクロック信号のトランジションは、トランジションがメモリ装置３００Ｍ５から受信された後、時間４Ｔの周期でメモリ装置３００Ｍ１から受信されることができる。したがって、モジュール２００Ｂの他のメモリ装置から受信されたシステムクロック信号の最大のスキューは、概略的に２の因子として減少できる。

図２０に示すように、個別的なクロック／命令／アドレスバス１１２Ｃ、１１４Ｃが、メモリモジュール２００Ｃのロー内のメモリ装置の他のグループに提供される。例えば、メモリ装置３００Ｍ１−３００Ｍ５が、バス１１２Ｃに沿って提供され、メモリ装置３００Ｍ６−３００Ｍ９が、バス１１４Ｃに沿って提供される。

また、ターミネーション４００Ｃが、それぞれのバス１１２Ｃ、１１４Ｃの末端に提供される。メモリ装置のローの末端にターミネーション４００Ｃを有した、メモリ装置のローの中央に入るバス１１２Ｃ、１１４Ｃを図示しているが、バス１１２Ｃ、１１４Ｃは、メモリ装置のローの中央で提供されるターミネーションを有したメモリ装置のローの反対側の末端に入ることができる。したがって、他のメモリ装置から受信されるシステムクロック信号のトランジションの最大のスキューは、図１９について論議したように減少できる。

個別的なバス１１２Ｃ、１１４Ｃを提供することによって、本発明の実施形態による選択的なモードレジスタセットの動作は、同時にモジュール２００Ｃの他のメモリ装置について行われることができる。若し、個別的に選択的なモードレジスタセットの動作が、それぞれのメモリ装置３００Ｍ１−３００Ｍ９について行われば、メモリ装置３００Ｍ１−３００Ｍ５についての５個の連続するモードレジスタセットの動作が、メモリ装置３００Ｍ６−３００Ｍ９についての４個の連続するモードレジスタセットの動作と並列的に行われることができる。したがって、２つの個別的なクロック／命令／アドレスバスを使用する９個のメモリ装置からの個別的に選択的なモードレジスタセットの動作を行う時に必要な時間が、単一のクロック／命令／アドレスバスを使用する９個の連続するモードレジスタセットの動作を行うものと比較して減少できる。

図２１に示すように、メモリコントローラからのクロック／命令／アドレスバス１１２Ｄは、バス５０４Ａ、５０４Ｂ上の個別的にバッファリングされたクロック／命令／アドレス信号を提供するレジスタ５００Ａに連結される。位相固定ループ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：ＰＬＬ）回路５０２が、メモリコントローラから受信されたシステムクロック信号を改善するために提供され、ターミネーション４００Ｄは、バス５０４Ａ−Ｂの末端から提供される。レジスタ５００Ａからいずれも伝送される個別的なバス５０４Ａ−Ｂを提供することによって、他のメモリ装置から受信されたシステムクロック信号のトランジションの最大のスキューが減少できる。図示したように、レジスタ５００ＡとＰＬＬ回路５０２とは、共に提供される。一方、レジスタ５００Ａは、ＰＬＬ回路５０２なしに提供されるか、またはＰＬＬ回路は、レジスタ５００Ａなしに提供される。

図２２に示すように、メモリモジュール２００Ｅのあらゆるメモリ装置についてのクロック／命令／アドレス信号とデータ信号とが、メモリコントローラからレジスタ５００Ｂに提供され、図２１について前記で論議したように、クロック／命令／アドレス信号は、個別的にバッファリングされ、バス６０４Ａ−Ｂ上に提供される。また、レジスタ５００Ｂは、個別的なデータ信号ＤＡＴＡ、個別的なデータマスク信号ＤＭ、及び個別的なデータストローブ信号ＤＱＳを、個別的なバスを経てそれぞれのメモリ装置３００Ｍ１−３００Ｍ９に提供できる。また、ターミネーション４００Ｅが、それぞれのバス６０４Ａ−Ｂについて提供される。図２２に示していないが、ＰＬＬ回路が、図２１について前記で論議したように、システムクロック信号について提供される。

図２３に示すように、クロック／命令／アドレスバス１１２についてのフライバイトポロジーが、メモリ装置３００Ｍ１−３００Ｍ９のロー内のメモリ装置間のメモリモジュール２００Ｆに入るクロック／命令／アドレスバス１１２に提供される。そのようなトポロジーは、メモリコントローラと結合するための有利なレイアウトを提供できる。

前記で論議したように、本発明の実施形態による選択的なモードレジスタセットの動作が、同一なクロック／命令／アドレスバスを共有する他のメモリ装置の内部クロック信号のタイミングを選択的に調整する時に使われることができる。さらに、または一方、本発明の実施形態による選択的なモードレジスタセットの動作が、内部クロック信号のタイミングを除いた同一なクロック／命令／アドレスバスを共有するメモリ装置の動作特性を、選択的に設定、調整、及び／または変更する時に使われることができる。例えば、本発明の実施形態による選択的なモードレジスタセットの動作は、同一なクロック／命令／アドレスバスを共有する他のメモリ装置の他のドライバの強度を設定する時に使われることができる。

例えば、前記図７及び図８で論議したように、メモリモジュール２００のそれぞれのメモリ装置３００Ｍ１−３００Ｍ９は、個別的なデータ入出力バッファ３３０を備える。また、それぞれのメモリ装置３００についてのデータ信号ＤＡＴＡは、複数のデータビットＤＡを備え、それぞれのメモリ装置３００についての内部データ信号ｉＤＡＴＡは、個別的な複数の内部データビットを備える。

したがって、データ入出力バッファ３３０は、図２４に示すように、それぞれの内部データビットｉＤＱを、メモリ装置の個別的な入出力ピン１５２上に提供されるそれぞれのデータビットＤＱに変換するように提供される複数の出力ドライバ１５０を備えることもある。

さらに詳しくは、出力ドライバ１５０は、トランジスタ１３０、１４０を備える主要のドライバ回路と、トランジスタ１３２、１３４、１４２、１４４を備える補充的なドライバ回路とを有する。読み取り動作の間に、論理値“１”を有した内部データビットｉＤＱは、トランジスタ１４０をターンオンし、トランジスタ１３０をターンオフして、入出力ピン１５２は、トランジスタ１４０を通じて接地電圧ＶＳＳに連結され、データビットＤＱは、論理値“０”を有する。

読み取り動作の間に、論理値“０”を有する内部データビットｉＤＱは、トランジスタ１４０をターンオフし、トランジスタ１３０をターンオンして、入出力ピン１５２は、トランジスタ１３０を通じて電力供給電圧ＶＤＤに連結され、データビットＤＱは、論理値“１”を有する。したがって、トランジスタ１３０、１４０を備える第１ドライバは、出力ドライバ１５０の論理機能を行う。トランジスタ１３２、１３４、１４２、１４４を備える第２ドライバ回路は、論理値“０”を有する信号ＣＯＮを提供し、論理値“１”を有する反転信号／ＣＯＮを提供することによって、トランジスタ１３２、１４２をターンオフさせることによってディセーブルされる。

出力ドライバ１５０の強度は、論理値“１”を有した信号ＣＯＮを提供し、論理値“０”を有したインバース信号／ＣＯＮを提供することによって増加し、トランジスタ１３２、１４２はターンオンされ、第２ドライバ回路は、イネーブルされる。第２ドライバ回路がイネーブリングされる読み取り動作の間に、論理値“１”を有した内部データビットｉＤＱは、トランジスタ１４０、１４４をターンオンでき、トランジスタ１３０、１３４をターンオフできれば、入出力ピン１５２が、トランジスタ１４０、１４４を通じて接地電圧ＶＳＳに結合され、データビットＤＱは、論理値“０”を有する。

第２ドライバ回路がイネーブリングされる読み取り動作の間に、論理値“０”を有した内部データビットｉＤＱは、トランジスタ１４０、１４４をターンオンでき、トランジスタ１３０、１３４をターンオフできるので、入出力ピン１５２は、トランジスタ１３０、１３４を通じて電力供給電圧ＶＤＤに結合され、データビットＤＱは、論理値“１”を有する。第２ドライバ回路がイネーブリングされたままで、第１及び第２ドライバ回路は、出力ドライバ１５０に並列的に論理機能を行って、出力ドライバ１５０のドライバの強度を増加させる。

したがって、選択的なモードレジスタセットの動作は、それぞれのメモリ装置３００Ｍ１−３００Ｍ９に対して行われて、同一なクロック／命令／アドレスバス１１２を共有する他のメモリ装置について他の出力ドライバの特性を設定する。前記で論議したように、選択的なモードレジスタセットの命令は、モードレジスタセットの動作の間に、クロック／命令／アドレスバスのアドレスラインを経て提供され、イネーブリングモードレジスタセットのイネーブル／ディセーブル信号は、レジスタのセット命令が適用されねばならないメモリ装置に提供される。

また、モードレジスタセットの命令の単一のビットの論理値は、メモリ装置のあらゆる出力ドライバが、増加または減少したドライバの強度を提供せねばならないかを定義できる。一方、第１選択的なモードレジスタセットの動作は、第１出力ドライバの強度が要求される複数の第１メモリ装置について行われ、第２選択的なモードレジスタセットの動作は、第２出力ドライバの強度が要求される複数の第２メモリ装置について行われる。

一方、選択的なモードレジスタの動作が、同一なメモリ装置上の出力ドライバの他のドライバの強度のために提供される。例えば、メモリ装置のためのデータ信号ＤＡＴＡは、８個のデータビットＤＱを具備でき、それぞれのメモリ装置は、８個の個別的な出力ドライバを具備できる。したがって、メモリ装置についての選択的なモードレジスタセットの命令の８個のビットは、８個の個別的な出力ドライバについてのドライバの強度を定義できる。

図２５は、本発明の他の実施形態によるメモリシステムの構造を説明する図面である。
図２５は、複数個のメモリ装置１９３０Ｍ１〜１９３０Ｍ９を備えるメモリモジュール１９２０及びメモリコントローラ１９１０を備える。メモリコントローラ１９１０は、システムクロック信号ＣＫ及びコントロールアドレス信号ＣＡを利用して、メモリ装置１９３０Ｍ１〜１９３０Ｍ９の動作を制御し、メモリ装置１９３０Ｍ１〜１９３０Ｍ９のうち、対応するメモリ装置のみを別途に制御するモードレジスタセットのイネーブル／ディセーブル信号ＩＤ１〜ＩＤ９を発生させる。

複数個のメモリ装置１９３０Ｍ１〜１９３０Ｍ９は、それぞれ第１モードで、対応するモードレジスタセットのイネーブル／ディセーブル信号ＩＤ１〜ＩＤ９及びコントロールアドレス信号ＣＡに応答して、動作モードが相異なって設定され、第２モードで、所定のコントロールアドレス信号ＣＡに応答して、第１モードで設定された動作モードによって動作する。

ここで、前記第１モードは、メモリ装置１９３０Ｍ１〜１９３０Ｍ９の正常動作以前に、メモリ装置１９３０Ｍ１〜１９３０Ｍ９の動作モードを設定するモードである。そして、前記第２モードは、メモリ装置１９３０Ｍ１〜１９３０Ｍ９が正常動作を行うモードである。

すなわち、第１モードで、図２５のメモリモジュール１９２０のメモリ装置１９３０Ｍ１〜１９３０Ｍ９は、コントロールアドレス信号ＣＡに応答して動作モードが設定される。この際、対応するモードレジスタセットのイネーブル／ディセーブル信号ＩＤ１〜ＩＤ９の活性化如何によって、動作モードの設定如何が決定される。

複数個のメモリ装置１９３０Ｍ１〜１９３０Ｍ９は、対応するモードレジスタセットのイネーブル／ディセーブル信号ＩＤ１〜ＩＤ９がイネーブルされれば、印加されるコントロールアドレス信号ＣＡに応答して動作モードを設定する。そして、対応するモードレジスタセットのイネーブル／ディセーブル信号ＩＤ１〜ＩＤ９がディセーブルされれば、印加されるコントロールアドレス信号ＣＡに応答しない。

したがって、モードレジスタセットのイネーブル／ディセーブル信号ＩＤ１〜ＩＤ９を利用して、メモリ装置１９３０Ｍ１〜１９３０Ｍ９の動作モードを相異なって設定できる。例えば、コントロールアドレス信号ＣＡを印加しつつ、メモリ装置１９３０Ｍ１〜１９３０Ｍ５に対応するモードレジスタセットのイネーブル／ディセーブル信号ＩＤ１〜ＩＤ５は活性化させ、メモリ装置１９３０Ｍ６〜１９３０Ｍ９に対応するモードレジスタセットのイネーブル／ディセーブル信号ＩＤ６〜ＩＤ９は非活性化させれば、メモリ装置１９３０Ｍ１〜１９３０Ｍ５のみに、印加されるコントロールアドレス信号ＣＡに対応する動作モードを設定し、残りのメモリ装置１９３０Ｍ６〜１９３０Ｍ９は、動作モードを設定しない。

そして、モードレジスタセットのイネーブル／ディセーブル信号ＩＤ１〜ＩＤ５は非活性化させ、モードレジスタセットのイネーブル／ディセーブル信号ＩＤ６〜ＩＤ９は活性化させた後、他の動作モードを設定するためのコントロールアドレス信号ＣＡを印加すれば、メモリ装置１９３０Ｍ６〜１９３０Ｍ９は、異なる動作モードを設定する。

第１モードで、このような方法によって、メモリ装置１９３０Ｍ１〜１９３０Ｍ９の動作モードを異なって設定した後、第２モードで、所定のコントロールアドレス信号ＣＡを印加すれば、メモリ装置１９３０Ｍ１〜１９３０Ｍ９は、相異なる動作モードに動作する。

具体的な実施形態で、図２５の複数個のメモリ装置１９３０Ｍ１〜１９３０Ｍ９のうち一部１９３０Ｍ１〜１９３０Ｍ５は、対応するモードレジスタセットのイネーブル／ディセーブル信号ＩＤ１〜ＩＤ５が活性化されれば、印加されるコントロールアドレス信号ＣＡに応答して、リフレッシュの動作モードを設定し、複数個のメモリ装置１９３０Ｍ１〜１９３０Ｍ９のうち他の一部１９３０Ｍ６〜１９３０Ｍ９は、対応するモードレジスタセットのイネーブル／ディセーブル信号ＩＤ６〜ＩＤ９が活性化されれば、印加されるコントロールアドレス信号ＣＡに応答して、ディープパワーダウンの動作モードを設定できる。

ディープパワーダウンのモードは、メモリ装置の内部電圧源をターンオフさせ、外部電圧源のみターンオン状態を維持させるモードである。したがって、ディープパワーダウンのモードの状態にあるメモリ装置は、リフレッシュの動作を行えない。

すなわち、まず、リフレッシュの動作モードを設定するためのコントロールアドレス信号ＣＡを印加しつつ、メモリ装置１９３０Ｍ１〜１９３０Ｍ５に対応するモードレジスタセットのイネーブル／ディセーブル信号ＩＤ１〜ＩＤ５を活性化させ、メモリ装置１９３０Ｍ６〜１９３０Ｍ９に対応するモードレジスタセットのイネーブル／ディセーブル信号ＩＤ６〜ＩＤ９を非活性化させる。

これにより、メモリ装置１９３０Ｍ１〜１９３０Ｍ５のみに、印加されるコントロールアドレス信号ＣＡに応答して、リフレッシュの動作モードを設定し、残りのメモリ装置１９３０Ｍ６〜１９３０Ｍ９は、リフレッシュの動作モードを設定しない。

そして、モードレジスタセットのイネーブル／ディセーブル信号ＩＤ１〜ＩＤ５は非活性化させ、モードレジスタセットのイネーブル／ディセーブル信号ＩＤ６〜ＩＤ９は活性化させた後、ディープパワーダウンの動作モードを設定するためのコントロールアドレス信号ＣＡを印加すれば、メモリ装置１９３０Ｍ６〜１９３０Ｍ９は、ディープパワーダウンの動作モードを設定する。

モードレジスタセットのイネーブル／ディセーブル信号ＩＤ１〜ＩＤ９、及びコントロールアドレス信号ＣＡに応答して、リフレッシュのモード、またはディープパワーダウンのモードを設定するメモリ装置の内部構造は、当業者であれば理解できるので、詳細な説明を省略する。

メモリモジュール１９２０が正常的に動作する第２モードで、リフレッシュの動作を指示するコントロールアドレス信号ＣＡが印加されれば、メモリ装置１９３０Ｍ１〜１９３０Ｍ５は、リフレッシュの動作を行うが、メモリ装置１９３０Ｍ６〜１９３０Ｍ９は、ディープパワーダウンのモードで動作する。

ここで、メモリモジュール１９２０が正常的に動作する第２モードで、リフレッシュの動作を指示するコントロールアドレス信号ＣＡに応答して、メモリ装置がリフレッシュの動作及びディープパワーダウンの動作を行うと説明したが、リフレッシュの動作を指示するコントロールアドレス信号ＣＡではなく、ディープパワーダウンの動作を指示するコントロールアドレス信号ＣＡに応答して、メモリ装置がリフレッシュの動作及びディープパワーダウンの動作を行うことを可能にする。

すなわち、第２モードで、メモリ装置が相異なる動作モードで動作するように指示するコントロールアドレス信号ＣＡは、設計者によって多様に決定されることができる。

リフレッシュの動作によって保存せねばならないデータを保存しているメモリ装置は、リフレッシュの動作を行うように設定し、保存しなくてもいいデータを保存しているメモリ装置は、ディープパワーダウンのモードに設定すれば、前記のように、メモリ装置ごとに動作モードを異なって設定することによって、消費電力を減少させることができる。

図２５のメモリモジュール１９２０に適用される本発明の実施形態による技術的思想は、図２５に示したメモリモジュール１９２０の構造に限定されず、図１８ないし図２３に示した多様なメモリモジュールの構造にも適用できる。

メモリコントローラ１９１０から発生するコントロールアドレス信号ＣＡは、ＭＲＳコマンドでありえる。これについては、図８Ｂを利用して説明する。
一般的に、ＭＲＳコマンドは、Ａ０〜Ａ１２のアドレスコード部分と、ＢＡ０、ＢＡ１の２つのバンクアドレス部分とに区分される。Ａ０〜Ａ１２及びＢＡ０、ＢＡ１は、それぞれアドレスコードとバンクアドレスとを示すが、アドレスピンを示すこともある。アドレスコードの論理レベルによって、バースト長、ＣＡＳレイテンシなどの値が決定される。

バンクアドレスの論理値によって、現在がＭＲＳサイクルであるか否かが決定される。アドレスコードとバンクアドレスとを合わせて、ＭＲＳキーアドレスコードという。本発明の実施形態で使われるＭＲＳコマンドは、ＢＡ２という第３バンクアドレスをさらに備える。

ＭＲＳコマンドのＭＲＳキーアドレスコードの第３バンクアドレスＢＡ２の論理レベルによって、メモリコントローラ１９１０が、モードレジスタセットのイネーブル／ディセーブル信号ＩＤを活性化させるか否かが決定される。第３バンクアドレスＢＡ２の論理レベルがローレベルであれば、メモリコントローラ１９１０が、モードレジスタセットのイネーブル／ディセーブル信号ＩＤを非活性化させる。これは、ＭＲＳキーアドレスコードの第３バンクアドレスＢＡ２がない、従来のＭＲＳコマンドと同一である。

逆に、ＭＲＳキーアドレスコードの第３バンクアドレスＢＡ２の論理レベルがハイレベルであれば、メモリコントローラ１９１０が、モードレジスタセットのイネーブル／ディセーブル信号ＩＤを活性化させて出力する。本発明の実施形態において、コントロールアドレス信号ＣＡ、すなわち、ＭＲＳコマンドの第３バンクアドレスＢＡ２の論理レベルがハイレベルであれば、アドレスコードＡ０〜Ａ１２を制御して、メモリ装置１９３０Ｍ１〜１９３０Ｍ９をして、リフレッシュの動作またはディープパワーダウンの動作を設定させる。

ＭＲＳコマンドは、図８Ｂのテーブル内に示すように、多様な動作モードを定義できる。例えば、第３バンクアドレスＢＡ２がローレベルを有する場合、第２バンクアドレスＢＡ１は、今後使用のために保存され（ＲＦＵ）、第１バンクアドレスＢＡ０がローレベルであれば、ＭＲＳサイクルが選択される。

第１バンクアドレスＢＡ０がハイレベルであれば、ＥＭＲＳサイクルが選択される。第３バンクアドレスＢＡ２がローレベルであるＭＲＳサイクル内で、アドレスコードＡ９−Ａ１２は、今後使用のために保存され（ＲＦＵ）、アドレスコードＡ８は、ＤＬＬのリセット命令を制御できる。

アドレスコードＡ７は、ＴＭの命令を制御でき、アドレスコードＡ４−Ａ６は、ＣＡＳレイテンシの命令を制御でき、アドレスコードＡ３は、ＢＴの命令を制御でき、アドレスコードＡ０−Ａ３は、バースト長の命令を制御できる。

以上で説明したように、図２５のメモリシステム１９００のメモリ装置１９３０Ｍ１〜１９３０Ｍ９は、所定のコントロールアドレス信号ＣＡに応答して、リフレッシュの動作とディープパワーダウンの動作とを別途に行える。すなわち、メモリ装置１９３０Ｍ１〜１９３０Ｍ９が、同一なコントロールアドレス信号ＣＡに応答して相異なる動作を行う。

モードレジスタセットのイネーブル／ディセーブル信号ＩＤ１〜ＩＤ９は、図８Ａの実施形態と同様に、対応するメモリ装置１９３０Ｍ１〜１９３０Ｍ９のデータピン、データマスクピン及びデータストローブピンのうち、一つのピンに入力されることができる。

図２６は、本発明の他の実施形態によるメモリシステムの構造を説明する図面である。
図２６に示すように、メモリシステム２１００は、第１メモリ装置Ｍ１及び第２メモリ装置Ｍ２を備えるメモリシステムにおいて、第１及び第２メモリ装置Ｍ１、Ｍ２は、正常動作モードで、同一なコントロールアドレス信号ＣＡに応答して相異なる動作を行う。
さらに説明すれば、第１及び第２メモリ装置Ｍ１、Ｍ２は、それぞれ第１モードで、チップ選択信号ＣＳ１、ＣＳ２及び所定のコントロールアドレス信号ＣＡに応答して、動作モードが相異なって設定される。

メモリシステム２１００は、クロック信号ＣＫ及びコントロールアドレス信号ＣＡを利用して、第１及び第２メモリ装置Ｍ１、Ｍ２の動作を制御し、チップ選択信号ＣＳ１、ＣＳ２を発生させるメモリコントローラ２１１０をさらに備える。

図２６のメモリシステム２１００も、図２５のメモリモジュール１９２０のメモリ装置１９３０Ｍ１〜１９３０Ｍ９と同様に、コントロールアドレス信号ＣＡに応答して相異なる動作モードが設定されることがある。

一般的に、モバイル用の装置には、メモリモジュールの代わりに、それぞれのメモリチップが装着される。図２６のメモリシステム２１００は、本発明の技術的思想が、このようなモバイル用の装置に適用される場合である。

図２５のモードレジスタセットのイネーブル／ディセーブル信号ＩＤの代わりに、チップ選択信号ＣＳ１、ＣＳ２が利用される。第１及び第２メモリ装置Ｍ１、Ｍ２は、第１モードで印加されるチップ選択信号ＣＳ１、ＣＳ２が活性化されれば、印加されるコントロールアドレス信号ＣＡに応答して動作モードを設定し、チップ選択信号ＣＳ１、ＣＳ２が非活性化されれば、印加されるコントロールアドレス信号ＣＡに応答して動作モードを設定しない。

さらに説明すれば、第１メモリ装置Ｍ１は、第１モードでチップ選択信号ＣＳ１が活性化されれば、印加されるコントロールアドレス信号ＣＡに応答して、リフレッシュの動作モードを設定する。この際、チップ選択信号ＣＳ２は、非活性化の状態を維持する。

また、このときのコントロールアドレス信号ＣＡは、前述したように、第３バンクアドレスＢＡ２が論理ハイレベルを有し、アドレスコードＡ０〜Ａ１２は、第１メモリ装置Ｍ１のリフレッシュの動作を制御するための情報を保存する。

チップ選択信号ＣＳ１を非活性化させた後、第２メモリ装置Ｍ２に印加されるチップ選択信号ＣＳ２を活性化させれば、印加されるコントロールアドレス信号ＣＡに応答して、第２メモリ装置Ｍ２のディープパワーダウンの動作モードが設定される。

このように、第１モードで、第１メモリ装置Ｍ１と第２メモリ装置Ｍ２の動作モードが、相異なって設定されれば、正常動作モードで、第１及び第２メモリ装置Ｍ１、Ｍ２は、同一なコントロールアドレス信号ＣＡに応答して、相異なって動作する。

データを維持せねばならないメモリ装置は、リフレッシュの動作を行うように設定し、データが削除されてもいいメモリ装置は、ディープパワーダウンのモードで動作するように設定することによって、全体の消費電力を減らすことができる。

図２６のメモリシステム２１００の第１メモリ装置Ｍ１及び第２メモリ装置Ｍ２は、メモリコントローラ２１１０からクロック信号ＣＫ、及びコントロールアドレス信号ＣＡを直接受信する構造である。しかし、当業者であれば、それぞれのメモリ装置が同一なコントロールアドレス信号ＣＡに応答して、相異なる動作モードで動作するメモリシステムの構造は、図２６に示したメモリシステム２１００に限定されないということを理解できるであろう。

図２７は、本発明の他の実施形態によるメモリシステムの構造を説明する図面である。
図２７のメモリシステム２２００の第１メモリ装置Ｍ１は、メモリコントローラ２２１０からクロック信号ＣＫ、及びコントロールアドレス信号ＣＡを直接受信し、第２メモリ装置Ｍ２は、クロック信号ＣＫ及びコントロールアドレス信号ＣＡを、第１メモリ装置Ｍ１を通じて受信する構造を有する。

図２７のメモリシステム２２００の動作原理は、図２１のメモリシステム２１００の動作原理と同一であり、構造のみ異なるので、詳細な説明を省略する。

図２８は、本発明の他の実施形態によるメモリシステムの構造を説明する図面である。
図２８のメモリシステムは、図２５ないし図２７で開示された技術的思想を、複数個のメモリモジュールＭＭ１１、ＭＭ１２、ＭＭ２１、ＭＭ２２に適用したものである。メモリシステム２３００は、複数個のメモリ装置を装着する複数個の第１メモリモジュールＭＭ１１、ＭＭ１２、及び複数個のメモリ装置を装着する複数個の第２メモリモジュールＭＭ２１、ＭＭ２２を備える。

第１及び第２メモリモジュールＭＭ１１、ＭＭ１２、ＭＭ２１、ＭＭ２２は、正常動作モードで同一なコントロールアドレス信号ＣＡに応答して、相異なる動作を行う。

第１メモリモジュールＭＭ１１、ＭＭ１２は、活性化されたチップ選択信号ＣＳ１及びコントロールアドレス信号ＣＡに応答して、リフレッシュの動作モードを設定する。この際、チップ選択信号ＣＳ２は、非活性化の状態を維持する。

また、このときのコントロールアドレス信号ＣＡは、前述したように、第３バンクアドレスＢＡ２が論理ハイレベルを有し、アドレスコードＡ０〜Ａ１２は、第１メモリモジュールＭＭ１１、ＭＭ１２のリフレッシュの動作を制御するための情報を保存する。

チップ選択信号ＣＳ１を非活性化させた後、第２メモリモジュールＭＭ２１、ＭＭ２２に印加されるチップ選択信号ＣＳ２を活性化させれば、印加されるコントロールアドレス信号ＣＡに応答して、第２メモリモジュールＭＭ２１、ＭＭ２２のディープパワーダウンの動作モードが設定される。

このように、第１モードで、第１メモリモジュールＭＭ１１、ＭＭ１２と第２メモリモジュールＭＭ２１、ＭＭ２２の動作モードが、相異なって設定されれば、正常動作モードで、第１及び第２メモリモジュールＭＭ１１、ＭＭ１２、ＭＭ２１、ＭＭ２２は、同一なコントロールアドレス信号ＣＡに応答して、相異なって動作する。

データを維持せねばならないメモリモジュールは、リフレッシュの動作を行うように設定し、データが削除されてもいいメモリモジュールは、ディープパワーダウンのモードで動作するように設定することによって、全体の消費電力を減らすことができる。

図２８に開始されたメモリシステム２３００の動作原理は、図２５ないし図２７に示したメモリシステム１９００、２１００、２２００と同一であるので、詳細な説明を省略する。

本発明が、例示的な実施形態を参照して詳細に表して記載されたが、特許請求の範囲によって限定される本発明の精神と範囲とを逸脱しない限り、この技術分野の当業者であれば、形態と詳細な事項とを多様に変形できるということを理解できる。

本発明は、半導体メモリ装置に係り、特にメモリモジュールの構造に関する分野に利用できる。

メモリモジュールとメモリコントローラとを備える従来のメモリシステムを示すブロックダイヤグラムである。 従来のメモリモジュールのメモリ装置を示すブロックダイヤグラムである。 従来のメモリ装置のピン形状を示すダイヤグラムである。 図３Ａの従来のメモリ装置についてのピンラベルを定義するテーブルである。 従来のメモリ装置を示すブロックダイヤグラムである。 従来のメモリシステムの読み取り動作を示すタイミングダイヤグラムである。 従来のメモリシステムの書き込み動作を示すタイミングダイヤグラムである。 本発明の実施形態によって、メモリモジュールとメモリコントローラとを備えるメモリシステムを示すブロックダイヤグラムである。 本発明の実施形態によるメモリ装置を示すブロックダイヤグラムである。 本発明の実施形態によるモードレジスタセットの命令を示すテーブルである。 本発明の実施形態による内部クロック信号のコントロールユニットを示すブロックダイヤグラムである。 本発明の実施形態による内部クロック信号のタイミング制御のためのモードレジスタセットの命令を示すテーブルである。 本発明の実施形態による読み取り動作の間に、内部クロック信号のタイミングを示すタイミングダイヤグラムである。 本発明の実施形態による書き込み動作の間に、内部クロック信号のタイミングを示すタイミングダイヤグラムである。 本発明の実施形態によるモードレジスタセットの命令と、モードレジスタセットのイネーブル／ディセーブル信号との結合を示すブロックダイヤグラムである。 本発明の実施形態による専用ラインと、モードレジスタセットのイネーブル／ディセーブル信号のためのピンとを使用して行われるモードレジスタセットの動作を示すタイミングダイヤグラムである。 本発明の実施形態によるデータストローブと内部クロック信号との動作を示すためのタイミングダイヤグラムである。 本発明の実施形態によるデータマスクラインと、モードレジスタセットのイネーブル／ディセーブル信号のためのピンとを使用して行われるモードレジスタセットの動作を示すタイミングダイヤグラムである。 本発明の実施形態によるデータストローブラインと、モードレジスタセットのイネーブル／ディセーブル信号のためのピンとを使用して行われるモードレジスタセットの動作を示すタイミングダイヤグラムである。 本発明の実施形態によるデータ信号ラインとモードレジスタセットのイネーブル／ディセーブル信号のためのピンとを使用して行われるモードレジスタセットの動作を示すタイミングダイヤグラムである。 本発明の実施形態によるメモリモジュールのためのトポロジーを示すブロックダイヤグラムである。 本発明の実施形態によるメモリモジュールのためのトポロジーを示すブロックダイヤグラムである。 本発明の実施形態によるメモリモジュールについての追加的なトポロジーを示すブロックダイヤグラムである。 本発明の実施形態によるメモリモジュールについての追加的なトポロジーを示すブロックダイヤグラムである。 本発明の実施形態によるメモリモジュールについての追加的なトポロジーを示すブロックダイヤグラムである。 本発明の実施形態によるメモリモジュールについての追加的なトポロジーを示すブロックダイヤグラムである。 本発明の実施形態による出力ドライバを示すスキマティックダイヤグラムである。 本発明の他の実施形態によるメモリシステムの構造を説明する図面である。 本発明の他の実施形態によるメモリシステムの構造を説明する図面である。 本発明の他の実施形態によるメモリシステムの構造を説明する図面である。 本発明の他の実施形態によるメモリシステムの構造を説明する図面である。

符号の説明

１００ メモリコントローラ
１１２ クロック／命令／アドレスバス
２００ メモリモジュール
３００Ｍ１〜３００Ｍ９ メモリ装置
ＤＡＴＡ１〜ＤＡＴＡ９ データ信号
ＤＱＳ１〜ＤＱＳ９ データストローブ信号
ＤＭ１〜ＤＭ９ データマスク信号
ＩＤ１〜ＩＤ９ モードレジスタセットのイネーブル／ディセーブル信号
ＣＫ１，ＣＫ５，ＣＫ９ システムクロック信号

Claims (77)

1. 複数の命令／アドレスラインを備える命令／アドレスバスと、
   前記命令／アドレスバスの命令／アドレスラインに結合された複数の第１命令／アドレスピン、第１集積回路メモリ装置の動作特性を定義する情報を保存する第１モードレジスタ、及び前記第１集積回路メモリ装置の第１の所定のピンから受信されたイネーブル信号に応答して、モードレジスタセットの命令を収容し、前記第１集積回路メモリ装置の前記第１の所定のピンから受信されたディセーブル信号に応答して、モードレジスタセットの命令を拒絶するように構成され、モードレジスタセットの動作の間に、前記イネーブル信号が前記第１の所定のピンから受信される時、前記第１モードレジスタに、モードレジスタセットの命令の情報が保存されるように構成された第１コマンドデコーダを備える前記第１集積回路メモリ装置と、
   前記命令／アドレスバスの命令／アドレスラインに結合された複数の第２命令／アドレスピン、第２集積回路メモリ装置の動作特性を定義する情報を保存する第２モードレジスタ、及び前記第２集積回路メモリ装置の第２の所定のピンから受信されたイネーブル信号に応答して、モードレジスタセットの命令を収容し、前記第２の所定のピンから受信されたディセーブル信号に応答して、モードレジスタセットの命令を拒絶するように構成され、モードレジスタセットの動作の間に、前記イネーブル信号が前記第２の所定のピンから受信される時、モードレジスタセットの命令の情報が、前記第２モードレジスタに保存されるように構成された第２コマンドデコーダを備える第２集積回路メモリ装置と、
   前記命令／アドレスバスに連結され、第１モードレジスタセットの命令を、前記命令／アドレスバスを経て、前記第１及び第２集積回路メモリ装置の前記第１及び第２の複数の命令／アドレスピンに伝送するように構成され、第１モードレジスタセットの動作の間に、第１イネーブル信号を前記第１集積回路メモリ装置の前記第１の所定のピンに伝送し、第１ディセーブル信号を前記第２集積回路メモリ装置の前記第２の所定のピンに伝送するように、さらに構成されるメモリコントローラと、を備えることを特徴とするメモリシステム。
2. 前記第１モードレジスタセットの動作の間に、前記第１モードレジスタセットの命令の情報が前記第２モードレジスタに書き込まれず、前記第１モードレジスタセットの動作の間に、前記第１モードレジスタセットの命令の情報が前記第１モードレジスタに書き込まれることを特徴とする請求項１に記載のメモリシステム。
3. 前記メモリコントローラは、
   前記第２モードレジスタセットの動作の間に、前記第２モードレジスタセットの命令を、前記命令／アドレスバスを経て、前記第１及び第２集積回路メモリ装置の前記第１及び第２の複数の命令／アドレスピンに伝送するように、さらに構成され、
   前記メモリコントローラは、前記第２モードレジスタセットの動作の間に、前記第２ディセーブル信号を前記第１集積回路メモリ装置の第１の所定のピンに伝送し、前記第２イネーブル信号を前記第２集積回路メモリ装置の第２の所定のピンに伝送するように、さらに構成され、
   前記第２モードレジスタセットの動作の間に、前記第２モードレジスタセットの命令の情報は、前記第１モードレジスタに書き込まれず、前記第２モードレジスタセットの動作の間に、第２モードレジスタセットの命令の情報は、第２モードレジスタに書き込まれる ことを特徴とする請求項２に記載のメモリシステム。
4. 前記メモリコントローラと前記第１集積回路メモリ装置との間に連結される、複数の第１データ入出力ラインを備える第１データ入出力バスであって、
   前記メモリコントローラは、書き込み動作の間に、前記第１データ入出力バスを通じて、前記第１集積回路メモリ装置の第１メモリセルアレイに書き込まれる第１データ信号を提供する前記第１データ入出力バスと、
   前記メモリコントローラと前記第２集積回路メモリ装置との間に結合される、複数の第２データ入出力ラインを備える第２データ入出力バスであって、
   前記メモリコントローラは、書き込み動作の間に、前記第２データ入出力バスを通じて、前記第２集積回路メモリ装置の第１メモリセルアレイに書き込まれる第２データ信号を提供する前記第２データ入出力バスと、
   をさらに備えることを特徴とする請求項１に記載のメモリシステム。
5. 前記第１集積回路メモリ装置は、前記複数の第１データ入出力ラインに連結された複数の第１データ入出力ピンを備え、
   前記第２集積回路メモリ装置は、前記複数の第２データ入出力ラインに結合された複数の第２データ入出力ピンを備え、
   前記第１の所定のピンは、前記複数の第１データ入出力ピンのうち一つであり、前記第２の所定のピンは、前記複数の第２データ入出力ピンのうち一つであることを特徴とする請求項４に記載のメモリシステム。
6. 前記第１及び第２の所定のピンは、読み取り及び書き込み動作の間に、非機能的であることを特徴とする請求項１に記載のメモリシステム。
7. 前記第１及び第２集積回路メモリ装置のそれぞれは、
   それぞれの第１及び第２データストローブピン、それぞれの第１及び第２データ入出力バッファ、及びそれぞれの第１及び第２メモリセルアレイを備え、
   書き込み動作の間に、前記第１及び第２データ入出力バッファは、それぞれの前記第１及び第２データストローブピンから受信されたデータストローブ信号に応答して、それぞれの前記第１及び第２メモリセルアレイにデータを書き込むように構成され、
   前記第１及び第２の所定のピンは、それぞれの第１及び第２データストローブピンを備えることを特徴とする請求項１に記載のメモリシステム。
8. 前記第１及び第２集積回路メモリ装置のそれぞれは、それぞれの第１及び第２データマスクピン、それぞれの第１及び第２データ入出力バッファ、及びそれぞれの第１及び第２メモリセルアレイを備え、
   前記第１データ入出力バッファは、書き込み動作の間に、前記第１データマスクピンから受信されたインアクティブマスク信号に応答して、前記第１メモリセルアレイにデータを書き込み、書き込み動作の間に、前記第１データマスクピンから受信されたアクティブマスク信号に応答して、前記第１メモリセルアレイへのデータの書き込みをディセーブルするように構成され、
   前記第２データ入出力バッファは、書き込み動作の間に、前記第２データマスクピンから受信されたインアクティブマスク信号に応答して、前記第２メモリセルアレイにデータを書き込み、書き込み動作の間に、前記第２データマスクピンから受信されたアクティブマスク信号に応答して、前記第２メモリセルアレイへのデータの書き込みをディセーブルするように構成され、
   前記第１及び第２の所定のピンは、前記第１及び第２データマスクピンを備えることを特徴とする請求項１に記載のメモリシステム。
9. 前記第１及び第２集積回路メモリ装置のそれぞれは、それぞれの第１及び第２データ入出力バッファ、それぞれの第１及び第２メモリセルアレイ、及び前記メモリコントローラから発生したシステムクロック信号に応答して、それぞれの第１及び第２内部クロック信号を発生させるように構成された、それぞれの第１及び第２内部クロック信号の発生部を備え、
   前記第１及び第２データ入出力バッファは、それぞれの内部クロック信号に応答して、書き込み及び読み取りを制御し、
   前記第１内部クロック信号の発生部は、前記第１モードレジスタの情報に応答して、前記システムクロックに関連した第１内部クロック信号のタイミングを調整するように、さらに構成され、
   前記第２内部クロック信号の発生部は、前記第２モードレジスタの情報に応答して、前記システムクロックに関連した前記第２内部クロック信号のタイミングを調整するように、さらに構成されることを特徴とする請求項１に記載のメモリシステム。
10. 前記第１及び第２集積回路装置のそれぞれは、それぞれの複数の第１及び第２データ入出力ピン、それぞれの第１及び第２メモリセルアレイ、及びそれぞれの前記複数の第１及び第２データ入出力ピンと、それぞれの前記複数の第１及び第２メモリセルアレイとの間に結合されたそれぞれの第１及び第２データ入出力バッファを備え、
    前記第１入出力バッファは、読み取り動作の間に、前記第１メモリセルアレイから前記複数の第１データ入出力ピンにデータを読み取リ可能に構成され、
    前記第２入出力バッファは、読み取り動作の間に、前記第２メモリセルアレイから前記複数の第２データ入出力ピンにデータを読み取り可能に構成され、
    前記第１入出力バッファは、前記複数の第１データ入出力ピンのそれぞれに、一つずつ結合された複数の第１出力ドライバを備え、前記複数の第１出力ドライバは、前記第１モードレジスタの情報に応答して、ドライビング能力を調整するように構成され、
    前記第２入出力バッファは、前記複数の第２データ入出力ピンのそれぞれに、一つずつ結合された複数の第２出力ドライバを備え、前記複数の第２出力ドライバは、前記第２モードレジスタの情報に応答して、ドライビング能力を調整するように構成されたことを特徴とする請求項１に記載のメモリシステム。
11. 前記第１及び第２集積回路メモリ装置は、前記命令／アドレスバスに沿って直列に連結されることを特徴とする請求項１に記載のメモリシステム。
12. 前記命令／アドレスバスは、それ自体を交差することを特徴とする請求項１１に記載のメモリシステム。
13. 前記第１及び第２集積回路メモリ装置は、前記メモリコントローラとターミネーション回路との間で、前記命令／アドレスバスに沿って直列に連結されることを特徴とする請求項１に記載のメモリシステム。
14. 前記第１及び第２集積回路メモリ装置は、前記第１及び第２集積回路メモリ装置の間に提供される、前記命令／アドレスバスを提供するための前記命令／アドレスバスに沿って並列に連結されることを特徴とする請求項１に記載のメモリシステム。
15. 前記第１集積回路メモリ装置は、前記メモリコントローラと第１ターミネーション回路との間の前記命令／アドレスバスに沿って連結され、
    前記第２集積回路メモリ装置は、前記メモリコントローラと第２ターミネーション回路との間の前記命令／アドレスバスに沿って連結されることを特徴とする請求項１に記載のメモリシステム。
16. 前記メモリコントローラから命令／アドレスバスを受信するように構成されたレジスタをさらに備え、前記レジスタは、前記命令／アドレスバスの前記命令／アドレスラインをドライブするように構成されたバッファを備えることを特徴とする請求項１に記載のメモリシステム。
17. 前記レジスタは、前記第１及び第２集積回路メモリ装置のために、前記メモリコントローラからデータ信号をさらに受信でき、前記レジスタは、前記第１及び第２集積回路メモリ装置のために、データ信号をドライブするように構成されたデータバッファを備えることを特徴とする請求項１６に記載のメモリシステム。
18. 前記第１及び第２集積回路メモリ装置に結合されたシステムクロックラインと、
    前記システムクロックラインと前記メモリコントローラのシステムクロック信号出力との間に連結される位相・固定・ループ回路と、をさらに備えることを特徴とする請求項１に記載のメモリシステム。
19. 同一な命令／アドレスバスを経て、メモリコントローラに連結される複数のメモリ装置を備えるメモリモジュールを制御する方法において、
    モードレジスタセットの動作の間に、前記メモリコントローラから前記命令／アドレスバスを経て、それぞれの集積回路メモリ装置にモードレジスタセットの命令を提供するステップと、
    前記メモリコントローラから、前記メモリコントローラと第１集積回路メモリ装置との間の信号ラインを経て、前記第１集積回路メモリ装置のうち一つにディセーブル信号を提供して、前記モードレジスタセットの動作の間に、前記第１集積回路メモリ装置についてのモードレジスタセットの命令の実行をディセーブルするステップと、
    前記メモリコントローラから、前記メモリコントローラと第２集積回路メモリ装置との間の信号ラインを経て、前記第２集積回路メモリ装置のうち一つにイネーブル信号を提供して、前記モードレジスタセットの動作の間に、前記第２集積回路メモリ装置についてのモードレジスタセットの命令の実行をイネーブルするステップと、を備え、
    前記ディセーブル信号は、前記モードレジスタセットの動作の間に、前記第２集積回路メモリ装置に提供されず、前記イネーブル信号は、前記モードレジスタセットの動作の間に、前記第１集積回路メモリ装置に提供されないことを特徴とする方法。
20. 第２モードレジスタセットの動作の間に、前記メモリコントローラから前記命令／アドレスバスを経て、それぞれの前記集積回路メモリ装置に第２モードレジスタセットの命令を提供するステップと、
    前記メモリコントローラから、前記メモリコントローラと前記第１集積回路メモリ装置との間の信号ラインを経て、前記第１集積回路メモリ装置に第２イネーブル信号を提供して、前記第２モードレジスタセットの動作の間に、前記第１集積回路メモリ装置についての前記第２モードレジスタセットの命令の実行をイネーブルするステップと、
    前記メモリコントローラから、前記メモリコントローラと前記第２集積回路メモリ装置との間の信号ラインを経て、前記第２集積回路メモリ装置にディセーブル信号を提供して、前記第２モードレジスタセットの動作の間に、前記第２集積回路メモリ装置についての前記第２モードレジスタセットの命令の実行をディセーブルするステップと、を備え、
    前記第２イネーブル信号は、前記第２モードレジスタセットの動作の間に、前記第２集積回路メモリ装置に提供されず、前記ディセーブル信号は、前記第２モードレジスタセットの動作の間に、前記第１集積回路メモリ装置に提供されないことを特徴とする請求項１９に記載の方法。
21. 前記第１集積回路メモリ装置は、第１モードレジスタを備え、前記第２集積回路メモリ装置は、第２モードレジスタを備え、
    前記方法は、
    前記モードレジスタセットの動作の間に、前記モードレジスタセットの命令に相応する情報を第１モードレジスタに書き込まず、前記モードレジスタセットの動作の間に、前記第１モードレジスタセットの命令に相応する情報を、前記第２集積回路メモリ装置の第２モードレジスタに書き込むステップをさらに備えることを特徴とする請求項１９に記載の方法。
22. 書き込み動作の間に、第１データ入出力バスを経て、第１集積回路メモリ装置の第１メモリセルアレイに書き込まれる第１データ信号を提供するステップと、
    書き込み動作の間に、第２データ入出力バスを経て、第２集積回路メモリ装置の第２メモリセルアレイに書き込まれる第２データ信号を提供するステップと、をさらに備えることを特徴とする請求項１９に記載の方法。
23. 前記第１データ信号は、前記第１集積回路メモリ装置の複数の第１データ入出力ピンに提供され、前記第２データ信号は、前記第２集積回路メモリ装置の複数の第２データ入出力ピンに提供され、前記ディセーブル信号は、前記複数の第１データ入出力ピンのうち一つに提供され、前記イネーブル信号は、前記複数の第２データ入出力ピンのうち一つに提供されることを特徴とする請求項２２に記載の方法。
24. 前記ディセーブル信号は、前記第１集積回路メモリ装置の第１の所定のピンに提供され、前記イネーブル信号は、前記第２集積回路メモリ装置の第２の所定のピンに提供され、前記第１及び第２の所定のピンは、読み取り及び書き込み動作を行う間に非機能的であることを特徴とする請求項１９に記載の方法。
25. 前記第１及び第２集積回路メモリ装置のそれぞれは、それぞれの第１及び第２データストローブピン、及びそれぞれの第１及び第２メモリセルアレイを備え、
    前記方法は、
    前記それぞれの第１及び第２メモリセルにデータを書き込みつつ、書き込み動作の間に、データストローブ信号を前記それぞれの第１及び第２データストローブピンに提供するステップをさらに備え、
    前記ディセーブル及びイネーブル信号は、前記第１及び第２データストローブピンに提供されることを特徴とする請求項１９に記載の方法。
26. 前記第１及び第２集積回路メモリ装置のそれぞれは、それぞれの第１及び第２データマスクピンとメモリセルアレイとを備え、
    前記方法は、
    第１書き込み動作の間に、インアクティブマスク信号を前記第１データマスクピンに提供して、前記第１書き込み動作の間に、前記第１メモリセルアレイへのデータの書き込みをイネーブルするステップと、
    第２書き込み動作の間に、アクティブマスク信号を前記第１データマスクピンに提供して、前記第２書き込み動作の間に、前記第１メモリセルアレイへのデータの書き込みをディセーブルするステップと、
    前記第１書き込み動作の間に、アクティブマスク信号を前記第２データマスクピンに提供して、前記第１書き込み動作の間に、前記第２メモリセルアレイへのデータの書き込みをディセーブルするステップと、
    前記第２書き込み動作の間に、インアクティブマスク信号を前記第２データマスクピンに提供して、前記第２書き込み動作の間に、前記第２メモリセルアレイへのデータの書き込みをイネーブルするステップと、をさらに備え、
    前記ディセーブル及びイネーブル信号は、前記第１及び第２データマスクピンに提供されることを特徴とする請求項１９に記載の方法。
27. 前記第１及び第２集積回路メモリ装置に、システムクロック信号を提供するステップをさらに備え、
    第１内部クロック信号は、前記システムクロック信号に応答して、前記第１集積回路メモリ装置から発生し、第２内部クロック信号は、前記システムクロック信号に応答して、第２集積回路メモリ装置から発生し、前記第２内部クロック信号のタイミングは、前記モードレジスタセットの命令に応答して、システムクロック信号と関連して調整されることを特徴とする請求項１９に記載の方法。
28. 読み取り動作の間に、複数の第１出力ドライバと複数の第１データ入出力ピンとを通じて、前記第１集積回路メモリ装置の第１メモリセルアレイからデータを受信するステップと、
    前記読み取り動作の間に、複数の第２出力ドライバと複数の第２データ入出力ピンとを通じて、前記第２集積回路メモリ装置の第２メモリセルアレイからデータを受信するステップと、をさらに備え、
    前記複数の第２出力ドライバの強度が、前記モードレジスタセットの命令に応答して調整されることを特徴とする請求項１９に記載の方法。
29. メモリセルアレイと、
    集積回路メモリ装置の動作特性を定義する情報を保存するように構成されたモードレジスタと、
    選択的なモードレジスタセットの動作の間に、前記集積回路メモリ装置の所定のピンから受信されたイネーブル信号に応答して、選択的なモードレジスタセットの命令を収容し、前記集積回路メモリ装置の所定のピンに収容されたディセーブル信号に応答して、選択的なモードレジスタセットの命令を拒絶するように構成され、前記選択的なモードレジスタセットの動作の間に、イネーブル信号が前記所定のピンから収容される時、前記選択的なモードレジスタセットの命令の情報が、前記モードレジスタに保存されるように構成されたコマンドデコーダと、
    前記モードレジスタ内に保存された情報により定義された動作特性によって、書き込み動作の間に、前記メモリセルアレイへのデータの書き込みを制御し、読み取り動作の間に、前記メモリセルアレイからのデータの読み取りを制御するように構成されたデータ入出力バッファと、を備えることを特徴とする集積回路メモリ装置。
30. 前記モードレジスタセットの動作の間に、前記ディセーブル信号が前記所定のピンから受信される時、前記選択的なモードレジスタセットの命令の情報が、前記モードレジスタに保存されていないことを特徴とする請求項２９に記載の集積回路メモリ装置。
31. データマスクピンをさらに備え、
    前記データ入出力バッファは、書き込み動作の間に、前記データマスクピンから受信されたインアクティブマスク信号に応答して、データを前記メモリセルアレイに書き込み、書き込み動作の間に、前記データマスクピンから受信されたアクティブマスク信号に応答して、前記メモリセルアレイへのデータの書き込みをディセーブルするように構成され、
    前記所定のピンは、前記データマスクピンを備えることを特徴とする請求項２９に記載の集積回路メモリ装置。
32. 複数のデータ入出力ピンをさらに備え、
    前記データ入出力バッファは、書き込み動作の間に、前記データ入出力ピンから前記メモリセルアレイにデータを書き込み、読み取り動作の間に、前記メモリセルアレイから前記データ入出力ピンにデータを読み取るように構成され、
    前記所定のピンは、データ入出力ピンのうち一つを備えることを特徴とする請求項２９に記載の集積回路メモリ装置。
33. 前記所定のピンは、読み取り及び書き込み動作の間に、非機能的であることを特徴とする請求項２９に記載の集積回路メモリ装置。
34. データストローブピンをさらに備え、
    前記データ入出力バッファは、書き込み動作の間に、前記データストローブピンから受信されたデータストローブ信号に応答して、データを前記メモリセルアレイに書き込み、前記所定のピンは、前記データストローブピンを備えることを特徴とする請求項２９に記載の集積回路メモリ装置。
35. 前記集積回路メモリ装置のクロック入力から受信されたシステムクロック信号に応答して、内部クロック信号を発生させるように構成された内部クロック信号の発生部をさらに備え、
    前記データ入出力バッファは、前記内部クロック信号に応答して、書き込みと読み取りとを制御し、前記内部クロック発生部は、前記モードレジスタに保存された選択的なモードレジスタセットの命令の情報に応答して、システムクロック信号に応答して、内部クロック信号のタイミングを調整するようにさらに構成されることを特徴とする請求項２９に記載の集積回路メモリ装置。
36. 複数のデータ入出力ピンをさらに備え、
    前記データ入出力バッファは、読み取り動作の間に、前記メモリセルアレイから前記データ入出力ピンにデータを読み取るように構成され、
    前記データ入出力バッファは、それぞれの前記データ入出力ピンのうち、一つにそれぞれ連結された複数の出力ドライバを備え、
    前記出力ドライバは、前記モードレジスタに保存された選択的なモードレジスタセットの命令の情報に応答して、強度を調整するように構成されたことを特徴とする請求項２９に記載の集積回路メモリ装置。
37. 第１選択的なモードレジスタセットの動作の間に、集積回路メモリ装置の所定のピンに受信された第１論理値を有するイネーブル信号に応答して、第１選択的なモードレジスタセットの命令を収容して、前記第１選択的なモードレジスタセットの命令に対応する情報をモードレジスタに保存させるステップと、
    第２選択的なモードレジスタセットの動作の間に、前記集積回路メモリ装置の所定のピンに受信された第２論理値を有するディセーブル信号に応答して、第２選択的なモードレジスタセットの命令を拒絶して、前記第２選択的なモードレジスタセットの命令に対応する情報を前記モードレジスタに保存させないステップであって、前記第１及び第２論理値は、互いに逆の論理値であるステップと、
    前記モードレジスタ内に保存される情報により定義される動作特性によって、書き込み動作の間に、前記集積回路メモリ装置のメモリセルアレイへのデータの書き込み及び／または読み取り動作の間に、前記メモリセルアレイからのデータの読み取りを制御するステップと、を備えることを特徴とする集積回路メモリ装置の動作方法。
38. 前記所定のピンは、データマスクピンを備え、前記方法は、
    第１書き込み動作の間に、前記データマスクピンから受信されたアクティブマスク信号に応答して、前記メモリセルアレイへの書き込みをディセーブルするステップと、
    第２書き込み動作の間に、前記データマスクピンから受信されたインアクティブマスク信号に応答して、前記メモリセルアレイへの書き込みをイネーブルするステップと、をさらに備えることを特徴とする請求項３７に記載の方法。
39. 前記所定のピンは、データ入出力ピンを備え、前記方法は、
    書き込み動作の間に、前記データ入出力ピンから前記メモリセルアレイにデータを書き込むステップと、
    読み取り動作の間に、前記メモリセルアレイから前記データ入出力ピンにデータを読み取るステップと、をさらに備えることを特徴とする請求項３７に記載の方法。
40. 前記所定のピンは、読み取り及び書き込み動作の間に、非機能的であることを特徴とする請求項３７に記載の方法。
41. 前記所定のピンは、データストローブピンを備え、前記方法は、
    書き込み動作の間に、前記データストローブピンから受信されたデータストローブ信号に応答して、前記メモリセルアレイにデータを書き込むステップをさらに備えることを特徴とする請求項３７に記載の方法。
42. 前記集積回路メモリ装置のクロック入力から受信されたシステムクロック信号に応答して、内部クロック信号を発生させるステップであって、前記データの書き込み及び／または読み取りを制御するステップは、前記内部クロック信号に応答して、データを書き込み及び／または読み取るステップと、
    前記モードレジスタに保存された情報に応答して、前記システムクロック信号に応答して、内部クロック信号のタイミングを調整するステップと、をさらに備えることを特徴とする請求項３７に記載の方法。
43. 読み取り動作の間に、前記メモリセルアレイから出力ドライバを通じて、前記集積回路メモリ装置のそれぞれのデータ出力ピンにデータを読み取るステップをさらに備え、
    前記出力ドライバは、前記モードレジスタに保存された選択的なモードレジスタセットの命令の情報に応答して、ドライビング能力を調整するように構成されたことを特徴とする請求項３７に記載の方法。
44. 同一な命令／アドレスバスを経てメモリコントローラに結合され、それぞれのデータ入出力バスを通じて個別的に前記メモリコントローラに結合される、複数の集積回路メモリ装置を備えるメモリモジュールを動作させる方法において、
    第１メモリ装置のモードレジスタが、前記メモリコントローラと前記第１メモリ装置との間に結合される第１データ入出力バスを使用するように設定して、前記第１メモリ装置の動作特性を設定するステップと、
    第２メモリ装置のモードレジスタが、前記メモリコントローラと前記第２メモリ装置との間に結合される第２データ入出力バスを使用するように設定して、前記第２メモリ装置の動作特性を設定するステップと、
    第１データ信号を、前記第１データ入出力バスを経て、前記第１メモリ装置のメモリセルアレイに書き込むステップと、
    第２データ信号を、前記第２データ入出力バスを経て、前記第２メモリ装置のメモリセルアレイに書き込むステップと、を備えることを特徴とする方法。
45. メモリセルアレイと、
    データの書き込み動作の間に、メモリコントローラからデータを受信して、前記メモリセルアレイに書き込まれるように構成され、データの読み取り動作の間に、前記メモリセルアレイから前記メモリコントローラにデータを提供するように、さらに構成される複数のデータ入出力ピンと、
    メモリ装置の動作特性を定義する情報を保存するように構成され、前記データ入出力バスを使用して設定されるように構成されたモードレジスタと、を備えることを特徴とする集積回路メモリ装置。
46. 同一な命令／アドレスバスを経て、メモリコントローラに結合された複数のメモリ装置を備えるメモリモジュールを動作させる方法において、
    モードレジスタセットの動作の間に、命令／アドレスバスを経て、それぞれの前記集積回路メモリ装置のメモリコントローラから、モードレジスタセットの命令を受信するステップと、
    前記メモリコントローラと第１集積回路メモリ装置との間の信号ラインを経て、前記第１集積回路メモリ装置で、前記メモリコントローラからのディセーブル信号を受信して、モードレジスタセットの動作の間に、前記第１集積回路メモリ装置についてのモードレジスタセットの命令の実行をディセーブルするステップと、
    前記メモリコントローラと第２集積回路メモリ装置との間の信号ラインを経て、前記第２集積回路メモリ装置で、前記メモリコントローラからのイネーブル信号を受信して、モードレジスタセットの動作の間に、前記第２集積回路メモリ装置についてのモードレジスタセットの命令の実行をイネーブルするステップと、を備え、
    前記ディセーブル信号は、前記モードレジスタセットの動作の間に、前記第２集積回路メモリ装置から受信されず、前記イネーブル信号は、前記モードレジスタセットの動作の間に、前記第１集積回路メモリ装置から受信されないことを特徴とする方法。
47. 第２モードレジスタセットの動作の間に、前記命令／アドレスバスを経て、それぞれの前記集積回路メモリ装置で、前記メモリコントローラからの第２モードレジスタセットの命令を受信するステップと、
    前記メモリコントローラと前記第１集積回路メモリ装置との間の信号ラインを経て、前記第１集積回路メモリ装置で、前記メモリコントローラからの第２イネーブル信号を受信して、前記第２モードレジスタセットの動作の間に、前記第１集積回路メモリ装置についての前記第２モードレジスタセットの命令の実行をイネーブルするステップと、
    前記メモリコントローラと前記第２集積回路メモリ装置との間の信号ラインを経て、前記第２集積回路メモリ装置で、前記メモリコントローラからのディセーブル信号を受信して、前記第２モードレジスタセットの動作の間に、前記第２集積回路メモリ装置についての前記第２モードレジスタセットの命令の実行をディセーブルするステップと、をさらに備え、
    前記第２イネーブル信号は、前記第２モードレジスタセットの動作の間に、前記第２集積回路メモリ装置から受信されず、前記第２ディセーブル信号は、前記第２モードレジスタセットの動作の間に、前記第１集積回路メモリ装置から受信されないことを特徴とする請求項４６に記載の方法。
48. 前記第１集積回路メモリ装置は、第１モードレジスタを備え、前記第２集積回路メモリ装置は、第２モードレジスタを備え、前記方法は、
    前記モードレジスタセットの動作の間に、前記モードレジスタセットの命令に対応する情報を、前記第１モードレジスタに書き込まず、前記モードレジスタセットの動作の間に、前記第１モードレジスタセットの命令に対応する情報を、前記第２集積回路メモリ装置の第２モードレジスタに書き込むステップをさらに備えることを特徴とする請求項４６に記載の方法。
49. 書き込み動作の間に、第１データ入出力バスを経て、第１集積回路メモリ装置の第１メモリセルアレイに書き込まれる第１データ信号を受信するステップと、
    書き込み動作の間に、第２データ入出力バスを経て、第２集積回路メモリ装置の第２メモリセルアレイに書き込まれる第２データ信号を受信するステップと、をさらに備えることを特徴とする請求項４６に記載の方法。
50. 前記第１データ信号は、前記第１集積回路メモリ装置の複数の第１データ入出力ピンから受信され、前記第２データ信号は、前記第２集積回路メモリ装置の複数の第２データ入出力ピンから受信され、前記ディセーブル信号は、前記複数の第１データ入出力ピンのうち一つから受信され、前記イネーブル信号は、前記複数の第２データ入出力ピンのうち一つから受信されることを特徴とする請求項４９に記載の方法。
51. 前記ディセーブル信号は、前記第１集積回路メモリ装置の第１の所定のピンから受信され、前記イネーブル信号は、前記第２集積回路メモリ装置の第２の所定のピンから受信され、前記第１及び第２の所定のピンは、読み取り及び書き込み動作を行う間に非機能的であることを特徴とする請求項４６に記載の方法。
52. 前記第１及び第２集積回路メモリ装置のそれぞれは、それぞれの第１及び第２データストローブピン、及びそれぞれの第１及び第２メモリセルアレイを備え、
    前記方法は、
    書き込み動作の間に、前記それぞれの第１及び第２データストローブピンから受信されたデータストローブ信号に応答して、前記それぞれの第１及び第２メモリセルアレイにデータを書き込むステップをさらに備え、
    前記ディセーブル及びイネーブル信号は、前記第１及び第２データストローブピンから受信されることを特徴とする請求項４６に記載の方法。
53. 前記第１及び第２集積回路メモリ装置のそれぞれは、それぞれの第１及び第２データマスクピンとメモリセルアレイとを備え、
    前記方法は、
    第１書き込み動作の間に、前記第１データマスクピンから受信されたインアクティブマスク信号に応答して、前記第１メモリセルアレイへのデータの書き込みをイネーブルするステップと、
    第２書き込み動作の間に、前記第１データマスクピンから受信されたアクティブマスク信号に応答して、前記第１メモリセルアレイへのデータの書き込みをディセーブルするステップと、
    前記第１書き込み動作の間に、前記第２データマスクピンから受信されたインアクティブマスク信号に応答して、前記第２メモリセルアレイへのデータの書き込みをディセーブルするステップと、
    前記第２書き込み動作の間に、前記第２データマスクピンから受信されたアクティブマスク信号に応答して、前記第２メモリセルアレイへのデータの書き込みをイネーブルするステップと、をさらに備え、
    前記ディセーブル及びイネーブル信号は、前記第１及び第２データマスクピンから受信されることを特徴とする請求項４６に記載の方法。
54. 前記第１及び第２集積回路メモリ装置に、システムクロック信号を提供するステップと、
    前記システムクロック信号に応答して、前記第１集積回路メモリ装置で第１内部クロック信号を発生させるステップと、
    前記システムクロック信号に応答して、前記第２集積回路メモリ装置で第２内部クロック信号を発生させるステップと、
    前記モードレジスタセットの命令に応答して、システムクロック信号に応答して、第２内部クロック信号のタイミングを調整するステップと、をさらに備えることを特徴とする請求項４６に記載の方法。
55. 読み取り動作の間に、前記第１集積回路メモリ装置の第１メモリセルアレイから、複数の第１出力ドライバを通じて複数の第１データ入出力ピンにデータを提供するステップと、
    読み取り動作の間に、前記第２集積回路メモリ装置の第２メモリセルアレイから、複数の第２出力ドライバを通じて複数の第２データ入出力ピンにデータを提供するステップと、
    前記モードレジスタセットの命令に応答して、複数の第２出力ドライバの強度を調整するステップと、をさらに備えることを特徴とする請求項４６に記載の方法。
56. 複数個のメモリ装置を備えるメモリモジュールと、
    クロック信号及びコマンドアドレス信号を利用して、前記メモリ装置の動作を制御し、前記メモリ装置のうち対応するメモリ装置のみを別途に制御する、モードレジスタセットのイネーブル／ディセーブル信号を発生させるメモリコントローラと、を備え、
    前記複数個のメモリ装置は、それぞれ、
    第１モードで、対応する前記モードレジスタセットのイネーブル／ディセーブル信号、及び前記コマンドアドレス信号に応答して、動作モードが相異なって設定され、
    第２モードで、所定のコマンドアドレス信号に応答して、前記第１モードで設定された動作モードによって動作することを特徴とするメモリシステム。
57. 前記複数個のメモリ装置は、
    対応する前記モードレジスタセットのイネーブル／ディセーブル信号が活性化されれば、印加される前記コマンドアドレス信号に応答して動作モードを設定し、対応する前記モードレジスタセットのイネーブル／ディセーブル信号が非活性化されれば、印加される前記コマンドアドレス信号に応答しないことを特徴とする請求項５６に記載のメモリシステム。
58. 前記複数個のメモリ装置のうち一部は、
    対応する前記モードレジスタセットのイネーブル／ディセーブル信号が活性化されれば、印加される前記コマンドアドレス信号に応答して、リフレッシュの動作モードを設定し、
    前記複数個のメモリ装置のうち他の一部は、
    対応する前記モードレジスタセットのイネーブル／ディセーブル信号が活性化されれば、印加される前記コマンドアドレス信号に応答して、ディープパワーダウンの動作モードを設定することを特徴とする請求項５６に記載のメモリシステム。
59. 前記コマンドアドレス信号は、ＭＲＳコマンドであり、前記モードレジスタセットのコマンドは、
    ＭＲＳキーアドレスコードの３個のバンクアドレスのうち、第３バンクアドレスの論理レベルがローレベルであれば、前記メモリコントローラが前記モードレジスタセットのイネーブル／ディセーブル信号を発生させないモードであり、前記ＭＲＳキーアドレスコードの３個のバンクアドレスのうち、第３バンクアドレスの論理レベルがハイレベルであれば、前記メモリコントローラが前記モードレジスタセットのイネーブル／ディセーブル信号を発生させるモードであることを意味することを特徴とする請求項５６に記載のメモリシステム。
60. 前記モードレジスタセットのイネーブル／ディセーブル信号は、
    対応する前記メモリ装置のデータピン、データマスクピン、及びデータストローブピンのうち、一つのピンで入力されることを特徴とする請求項５６に記載のメモリシステム。
61. 前記第１モードは、
    前記メモリ装置の正常動作以前に、前記メモリ装置の動作モードを設定するモードであり、前記第２モードは、前記メモリ装置が正常動作を行うモードであることを特徴とする請求項５６に記載のメモリシステム。
62. 第１メモリ装置と、第２メモリ装置と、を備えるメモリシステムにおいて、
    前記第１及び第２メモリ装置は、正常動作モードで、同一なコマンドアドレス信号に応答して相異なる動作を行うことを特徴とするメモリシステム。
63. 前記第１及び第２メモリ装置は、それぞれ、
    第１モードで、チップ選択信号及び所定のコマンドアドレス信号に応答して、動作モードが相異なって設定されることを特徴とする請求項６２に記載のメモリシステム。
64. 前記第１及び第２メモリ装置は、
    前記第１モードで、印加される前記チップ選択信号が活性化されれば、印加される前記コマンドアドレス信号に応答して動作モードを設定し、前記チップ選択信号が非活性化されれば、印加される前記コマンドアドレス信号に応答しないことを特徴とする請求項６３に記載のメモリシステム。
65. 前記第１メモリ装置は、
    前記第１モードで、前記チップ選択信号が活性化されれば、印加される前記コマンドアドレス信号に応答して、リフレッシュの動作モードを設定し、
    前記第２メモリ装置は、
    前記チップ選択信号が活性化されれば、印加される前記コマンドアドレス信号に応答して、ディープパワーダウンの動作モードを設定することを特徴とする請求項６３に記載のメモリシステム。
66. 前記コマンドアドレス信号は、ＭＲＳコマンドであり、
    前記ＭＲＳコマンドは、
    モードレジスタセットのキーアドレスコードの３個のバンクアドレスのうち、第３バンクアドレスの論理レベルがローレベルであれば、前記メモリコントローラが前記モードレジスタセットのイネーブル／ディセーブル信号を発生させないモードであり、前記モードレジスタセットのキーアドレスコードの３個のバンクアドレスのうち、第３バンクアドレスの論理レベルがハイレベルであれば、前記メモリコントローラが前記モードレジスタセットのイネーブル／ディセーブル信号を発生させるモードであることを意味することを特徴とする請求項６５に記載のメモリシステム。
67. 前記第１モードは、
    前記第１及び第２メモリ装置の正常動作以前に、前記メモリ装置の動作モードを設定するモードであることを特徴とする請求項６３に記載のメモリシステム。
68. クロック信号及び前記コマンドアドレス信号を利用して、前記第１及び第２メモリ装置の動作を制御し、前記チップ選択信号を発生させるメモリコントローラをさらに備えることを特徴とする請求項６２に記載のメモリシステム。
69. 前記第１メモリ装置は、
    前記メモリコントローラから、前記クロック信号及び前記コマンドアドレス信号を直接受信し、
    前記第２メモリ装置は、
    クロック信号及び前記コマンドアドレス信号を、前記第１メモリ装置を通じて受信することを特徴とする請求項６８に記載のメモリシステム。
70. 前記第１メモリ装置及び前記第２メモリ装置は、
    前記メモリコントローラから、前記クロック信号及び前記コマンドアドレス信号を直接受信することを特徴とする請求項６８に記載のメモリシステム。
71. 複数個のメモリ装置を装着する複数個の第１メモリモジュールと、
    複数個のメモリ装置を装着する複数個の第２メモリモジュールと、を備えるメモリシステムにおいて、
    前記第１及び第２メモリモジュールは、正常動作モードで、同一なコマンドアドレス信号に応答して相異なる動作を行うことを特徴とするメモリシステム。
72. 前記複数個の第１及び第２メモリモジュールは、それぞれ、
    第１モードで、チップ選択信号及び所定のコマンドアドレス信号に応答して、動作モードが相異なって設定されることを特徴とする請求項７１に記載のメモリシステム。
73. 前記複数個の第１及び第２メモリモジュールは、
    前記第１モードで、印加される前記チップ選択信号が活性化されれば、印加される前記コマンドアドレス信号に応答して動作モードを設定し、前記チップ選択信号が非活性化されれば、印加される前記コマンドアドレス信号に応答しないことを特徴とする請求項７２に記載のメモリシステム。
74. 前記複数個の第１メモリモジュールは、
    前記第１モードで、前記チップ選択信号が活性化されれば、印加される前記コマンドアドレス信号に応答して、リフレッシュの動作モードを設定し、
    前記複数個の第２メモリモジュールは、
    前記チップ選択信号が活性化されれば、印加される前記コマンドアドレス信号に応答して、ディープパワーダウンの動作モードを設定することを特徴とする請求項７２に記載のメモリシステム。
75. 前記コマンドアドレス信号は、ＭＲＳコマンドであり、
    前記ＭＲＳコマンドは、
    ＭＲＳキーアドレスコードの３個のバンクアドレスのうち、第３バンクアドレスの論理レベルがローレベルであれば、前記メモリコントローラが前記モードレジスタセットのイネーブル／ディセーブル信号を発生させないモードであり、前記モードレジスタセットのキーアドレスコードの３個のバンクアドレスのうち、第３バンクアドレスの論理レベルがハイレベルであれば、前記メモリコントローラが前記モードレジスタセットのイネーブル／ディセーブル信号を発生させるモードであることを意味することを特徴とする請求項７４に記載のメモリシステム。
76. 前記第１モードは、
    前記複数個の第１及び第２メモリモジュールの正常動作以前に、前記メモリモジュールの動作モードを設定するモードであることを特徴とする請求項７４に記載のメモリシステム。
77. クロック信号及び前記コマンドアドレス信号を利用して、前記複数個の第１及び第２メモリモジュールの動作を制御し、前記チップ選択信号を発生させるメモリコントローラをさらに備えることを特徴とする請求項７１に記載のメモリシステム。

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