DE102005021894A1 - Speichersytem, IC-Speicherbauelement und Betriebsverfahren - Google Patents

Speichersytem, IC-Speicherbauelement und Betriebsverfahren Download PDF

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Kye-hyun Yongin Kyung
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Abstract

Die Erfindung betrifft ein Speichersystem, ein IC-Speicherbauelement, ein Betriebsverfahren für ein Speichermodul und ein Betriebsverfahren für ein IC-Speicherbauelement. DOLLAR A Erfindungsgemäß führen während eines Normalbetriebs in Reaktion auf ein Befehls-/Adressensignal (CA) erste Speicherbauelemente (300M1) bzw. erste Speichermodule andere Vorgänge als zweite Speicherbauelemente (300M2) bzw. zweite Speichermodule aus. DOLLAR A Verwendung in der Halbleiterspeichertechnologie.

Description

  • Die Erfindung betrifft ein Speichersystem, ein IC-Speicherbauelement und ein Betriebsverfahren für ein Speichermodul und ein IC-Speicherbauelement.
  • In einem digitalen Speichersystem kann, wie anhand eines herkömmlichen Ausführungsbeispiels in 1 gezeigt, eine Speichersteuerschaltung 10 den Betrieb eines Speichermoduls 20 steuern, welches eine Mehrzahl von Speicherbauelementen 30 umfasst, die einzeln mit M1 bis M9 bezeichnet sind. Insbesondere kann jedes Speicherbauelement 30 als dynamisches integriertes Schaltungsspeicherbauelement mit direktem Zugriff (IC-DRAM) ausgeführt sein.
  • Datensignale DATA1 bis DATA9 können zwischen der Speichersteuerschaltung 10 und den einzelnen Speicherbauelementen 30 über getrennte Datensignalbusleitungen übertragen werden. Während eines Lesevorgangs können die Datensignale DATA1 bis DATA9 gleichzeitig über die einzelnen Datenbusleitungen aus den Speicherbauelementen M1 bis M9 in die Speichersteuerschaltung 10 gelesen werden, und während eines Schreibvorgangs können die Datensignale DATA1 bis DATA9 gleichzeitig von der Speichersteuerschaltung 10 in die Speicherbauelemente M1 bis M9 geschrieben werden. Zusätzlich sind zwischen der Speichersteuerschaltung 10 und jedem der Speicherbauelemente M1 bis M9 getrennte Leitungen für Datenabtastsignale DQS1 bis DQS9 und getrennte Leitungen für Datenmaskierungssignale DM1 bis DM9 vorgesehen. Entsprechend ist eine Ausbreitungsverzögerung zwischen der Speichersteuerschaltung 10 und jedem der Speicherbauelemente M1 bis M9 für die Datensignale DATA1 bis DATA9, die Datenabtastsignale DQS1 bis DQS9 und die Datenmaskierungssignale DM1 bis DM9 ungefähr gleich. Die Anordnung aus 1 mit getrennten Datenbussen zwischen der Speichersteuerschaltung 10 und jedem der Speicherbauelemente M1 bis M9 kann als Punkt-zu-Punkt-Verbindung bezeichnet werden.
  • Im Gegensatz dazu kann ein gemeinsamer Steuer-/Adressen-/Taktsignalbus 12 Steuer-/Adressensignale CA und ein Systemtaktsignal CK von der Speichersteuerschaltung 10 zu jedem der Speicherbauelemente M1 bis M9 koppeln. Entsprechend kann eine Übertragungsleitungslänge für das Taktsignal CK für jedes der Speicherbauelemente M1 bis M9 verschieden sein, so dass die Ausbreitungsverzögerung des Taktsignals CK für jedes der Speicherbauelemente M1 bis M9 variieren kann. Sind die Speicherbauelemente M1 bis M9 entlang des Steuer-/Adressen-/Taktsignalbus 12 gleichmäßig beabstandet angeordnet, dann kann das Taktsignal CK eine inkrementale Verzögerungszeit T für jedes der Speicherbauelemente M1 bis M9 im Modul erfahren, welche auch als Phasendifferenz oder Phasenverschiebung bezeichnet wird. Eine willkürliche Zuordnung einer Ausbreitungsverzögerung von 0 für das erste Speicherbauelement M1 führt beispielsweise für das Taktsignal CK zu einer Ausbreitungsverzögerung mit einem Wert T am zweiten Speicherbauelement M2, eine Ausbreitungsverzögerung von 2T ergibt sich am dritten Speicherbauelement M3, eine Ausbreitungsverzögerung von 3T ergibt sich am vierten Speicherbauelement M4, eine Ausbreitungsverzögerung von 4T ergibt sich am fünften Speicherbauelement M5, eine Ausbreitungsverzögerung von 5T ergibt sich am sechsten Speicherbauelement M6, eine Ausbreitungsverzögerung von 6T ergibt sich am siebten Speicherbauelement M7, eine Ausbreitungsverzögerung von 7T ergibt sich am achten Speicherbauelement M8 und eine Ausbreitungsverzögerung von 8T ergibt sich am neunten Speicherbauelement M9. Die Anordnung aus 1, bei welcher das Taktsignal CK jedem der Speicherbauelemente M1 bis M9 zur Verfügung gestellt wird, wird als Bereitstellung eines Fly-by-Taktes bezeichnet.
  • Das Schreiben und Lesen der Datensignale DATA1 bis DATA9, welche jeweils über entsprechende Punkt-zu-Punkt-Datenbusse zur Verfügung gestellt werden, kann mit dem Fly-by-Takt CK synchronisiert werden, welcher jedem der Speicherbauelemente über die gleiche Systemtaktsignalleitung zur Verfügung gestellt wird. Bei relativ hohen Betriebsgeschwindigkeiten kann es jedoch schwierig sein, Übertragungen der Datensignale DATA1 bis DATA9 über die entsprechenden Punkt-zu-Punkt-Datenbusse zu synchronisieren, wenn das Systemtaktsignal CK den verschiedenen Speicherbauelementen M1 bis M9 mit verschiedenen Verzögerungen zur Verfügung gestellt wird.
  • 2 zeigt das Speichermodul 20 in einem Ausführungsbeispiel mit neun Speicherbauelementen 30, welche getrennt mit M1 bis M9 bezeichnet sind. Wie dargestellt, umfasst jedes Speicherbauelement 30 acht Datenanschlüsse PDQ1 bis PDQ8, einen Datenmaskierungsanschluss PDM und einen Datenabtastanschluss PDQS, welche getrennt mit der Speichersteuerschaltung verbunden sind. Wie dargestellt, werden Datensignale DQ1 bis DQ8, d.h. DATA1, an die Datenanschlüsse PDQ1 bis PDQ8 des Speicherbauelements M1 angelegt oder von diesen geliefert, Datensignale DQ9 bis DQ16, d.h. DATA2, werden an die Datenanschlüsse PDQ1 bis PDQ8 des Speicherbauelements M2 ange legt oder von diesen geliefert, Datensignale DQ17 bis DQ24, d.h. DATA3, werden an die Datenanschlüsse PDQ1 bis PDQ8 des Speicherbauelements M3 angelegt oder von diesen geliefert, Datensignale DQ25 bis DQ32, d.h. DATA4, werden an die Datenanschlüsse PDQ1 bis PDQ8 des Speicherbauelements M4 angelegt oder von diesen geliefert, Datensignale DQ33 bis DQ40, d.h. DATA5, werden an die Datenanschlüsse PDQ1 bis PDQ8 des Speicherbauelements M5 angelegt oder von diesen geliefert, Datensignale DQ41 bis DQ48, d.h. DATA6, werden an die Datenanschlüsse PDQ1 bis PDQ8 des Speicherbauelements M6 angelegt oder von diesen geliefert, Datensignale DQ49 bis DQ56, d.h. DATA7, werden an die Datenanschlüsse PDQ1 bis PDQ8 des Speicherbauelements M7 angelegt oder von diesen geliefert, Datensignale DQ57 bis DQ64, d.h. DATA8, werden an die Datenanschlüsse PDQ1 bis PDQ8 des Speicherbauelements M8 angelegt oder von diesen geliefert und Datensignale DQ65 bis DQ72, d.h. DATA9, werden an die Datenanschlüsse PDQ1 bis PDQ8 des Speicherbauelements M9 angelegt oder von diesen geliefert. Datenmaskierungssignale DM1 bis DM9 werden an entsprechende Datenmaskierungsanschlüsse PDM der Speicherbauelemente M1 bis M9 über getrennte Datenmaskierungsleitungen angelegt und Datenabtastsignale DQS1 bis DQS9 werden an entsprechenden Datenabtastanschlüsse PDQS der Speicherbauelemente M1 bis M9 über getrennte Datenabtastleitungen angelegt.
  • Unter dem hier verwendeten Begriff Anschluss wird jegliche Art von Eingabe- oder Ausgabestruktur eines IC-Speicherbauelements verstanden, welche elektrische Verbindungen zu anderen Bauelementen, Substraten und/oder Schaltungsplatinen zur Verfügung stellt. Die Anschlüsse können beispielsweise Leitungen einer Dual-Inline-Packung (DIP), einer Einzel-Inline-Packung (SIP), eines Anschlussgitterfeldes (PGA), einer Quad-Small-Outline-Packung (QSOP) usw., Lothügel eines Flip-Chips, eines Ball-Grid-Arrays usw., Leitungsbondstellen, Bondkontaktflächen usw. umfassen.
  • Zudem umfasst jedes Speicherbauelement M1 bis M9 eine Mehrzahl von Takt-/Befehls-/Adressensignalanschlüssen PCA, welche mit einem gemeinsamen Takt-/Befehls-/Adressensignalbus 12 verbunden sind. Das Systemtaktsignal CK und die Befehls-/Adressensignale CA werden an die Takt-/Befehls-/Adressenanschlüsse der Speicherbauelemente M1 bis M9 über den Takt-/Befehls-/Adressensignalbus 12 angelegt. Die über den Takt-/Befehls-/Adressensignalbus 12 übertragenen Adressensignale definieren Speicherpositionen der Speicherbauelemente M1 bis M9, in welche Datensignale DATA1 bis DATA9 geschrieben oder aus welchen Datensignale DATA1 bis DATA9 gelesen werden. Insbesondere können die Adressensignale Bankadressen und Zeilen-/Spaltenadressen definieren. Ein Speicherbauelement kann beispielsweise vier Speicherzellenbänke umfassen und jede von diesen kann unabhängig mit ausgewählten Zeilen- und Spaltenadressen betrieben werden.
  • Die über den Takt-/Befehls-/Adressensignalbus 12 übertragenen Befehlssignale definieren von den Speicherbauelementen M1 bis M9 auszuführende Vorgänge, z.B. Befehle wie einen Zeilenaktivierungsbefehl ACTIVE, einen Lesebefehl READ, einen Schreibbefehl WRITE, einen Auffrischungsbefehl REF, einen Abschaltbefehl PWDN, einen Modusregistersetzbefehl MRS usw. Befehlsanschlüsse können einen Taktfreigabeanschluss, einen Chipauswahlanschluss, einen Zeilenadressenabtastanschluss, einen Spaltenadressenabtastanschluss und einen Schreibfreigabeanschluss beinhalten. 3A zeigt eine Anschlusskonfiguration eines dynamischen integrierten Schaltungsspeicherbauelements mit direktem Zugriff und 3B zeigt eine Tabelle zur Beschreibung der Anschlussfunktionalitäten des Speicherbauelements aus 3A.
  • 4 zeigt ein Blockdiagramm von Funktionsblöcken eines der Speicherbauelemente 30, das einen Befehlsdecoder 34, einen Adressenpuf fer 35, einen internen Taktsignalgenerator 36, einen Dateneingabe-/Datenausgabepuffer (Daten-E/A-Puffer) 37, einen Zeilendecoder 32, einen Spaltendecoder 33, ein Speicherzellenfeld 31 und einen Abtastverstärker 38 beinhaltet. Wie dargestellt ist, werden Befehlssignale CMD der Takt-/Befehls-/Adressensignale CA dem Befehlsdecoder 34 zur Verfügung gestellt, Adressensignale ADD der Takt-/Befehls-/Adressensignale CA werden dem Adressenpuffer 35 zur Verfügung gestellt und das Systemtaktsignal CK der Takt-/Befehls-/Adressensignale CA wird dem internen Taktsignalgenerator 36 zur Verfügung gestellt. Der interne Taktsignalgenerator 36 erzeugt in Reaktion auf das Systemtaktsignal CK ein internes Taktsignal iCLK.
  • Entsprechend decodiert der Befehlsdecoder die Befehlssignale CMD, um einen bestimmten auszuführenden Vorgang zu bestimmen, wie z.B. einen Lesevorgang, einen Schreibvorgang oder einen Modusregistersetzvorgang. Während eines Modusregistersetzvorgangs wird ein Wert in das Modusregister geschrieben, um einen Betriebsmodus für das Speicherbauelement zu definieren. Während eines Schreibvorgangs werden Datensignale DATA von einer Speichersteuerschaltung am Daten-E/A-Puffer 37 empfangen und als Daten iDATA in Speicherplätze des Speicherzellenfelds 31 geschrieben, welche durch von der Speichersteuerschaltung empfangene Adressensignale ADD definiert werden. Während eines Lesevorgangs werden Datensignale iDATA von Speicherplätzen des Speicherzellenfelds, welche durch von der Speichersteuerschaltung empfangene Adressensignale ADD definiert werden, durch den Daten-E/A-Puffer 37 abgerufen und als Datensignal DATA der Speichersteuerschaltung zur Verfügung gestellt. Wie aus 4 ersichtlich ist, arbeitet der Daten-E/A-Puffer 37 in Reaktion auf das Signal iCLK, welches vom internen Taktsignalgenerator 36 erzeugt wird.
  • 5 zeigt ein Zeitablaufdiagramm, welches einen Lesevorgang im Speichermodul 20 mit der Mehrzahl von Speicherbauelementen 30 dar stellt, wobei der Lesevorgang in Reaktion auf den Lesebefehl READ initiiert wird, welcher über den Takt-/Befehls-/Adressensignalbus 12 empfangen wird. Durch die unterschiedlichen Ausbreitungsverzögerungszeiten entlang des Takt-/Befehls-/Adressensignalbusses 12 kann das Systemtaktsignal CK an jedem der Speicherbauelemente M1 bis M9, z.B. um eine Zeitdifferenz T, phasenverschoben sein. In 5 repräsentiert ein Signal CK1 das vom Speicherbauelement M1 empfangene Systemtaktsignal CK, Signal CK5 repräsentiert das vom Speicherbauelement M5 empfangene Systemtaktsignal CK und Signal CK9 repräsentiert das vom Speicherbauelement M9 empfangene Systemtaktsignal CK. Das interne Taktsignal iCLK5 des Speicherbauelements M5 ist z.B. um ein Zeitintervall von 4T relativ zum internen Taktsignal iCLK1 des Speicherbauelements M1 verschoben und das interne Taktsignal iCLK9 des Speicherbauelements M9 ist um ein Zeitintervall von 4T relativ zum internen Taktsignal iCLK5 des Speicherbauelements M5 verschoben. Da die internen Taktsignale nicht synchronisiert sind und die Daten-E/A-Puffer des jeweiligen Speicherbauelements in Reaktion auf das entsprechende interne Taktsignal arbeiten, werden die Datensignale DATA1 bis DATA9 vom entsprechenden Speicherbauelement zu verschiedenen Zeitenpunkten zur Verfügung gestellt, woraus ein Datenversatz resultiert. Wie aus 5 ersichtlich ist, sind die Datensignale DATA9 aus dem Speicherbauelement M9 um ein Zeitintervall von 4T relativ zum Datensignal DATA5 aus dem Speicherbauelement M5 verzögert, und die Datensignale DATA5 aus dem Speicherbauelement M5 sind um ein Zeitintervall von 4T relativ zum Datensignal DATA1 aus dem Speicherbauelement M1 verzögert. Der Datenversatz kann die Betriebsgeschwindigkeit des Speichermoduls während eines Schreibvorgangs begrenzen.
  • 6 zeigt ein Zeitablaufdiagramm, welches einen Schreibvorgang im Speichermodul 20 mit der Mehrzahl von Speicherbauelementen 30 darstellt, wobei der Schreibvorgang in Reaktion auf den Schreibbefehl WRITE initiiert wird, welcher über den Takt-/Befehls-/Adressensignalbus 12 empfangen wird. Durch die unterschiedlichen Ausbreitungsverzögerungszeiten entlang des Takt-/Befehls-/Adressensignalbusses 12 kann das Systemtaktsignal CK an jedem der Speicherbauelemente M1 bis M9 phasenverschoben sein. In 6 repräsentiert ein Signal CK1 das vom Speicherbauelement M1 empfangene Systemtaktsignal CK, Signal CK5 repräsentiert das vom Speicherbauelement M5 empfangene Systemtaktsignal CK und Signal CK9 repräsentiert das vom Speicherbauelement M9 empfangene Systemtaktsignal CK. Das interne Taktsignal iCLK5 des Speicherbauelements M5 ist daher wiederum um ein Zeitintervall von z.B. 4T relativ zum internen Taktsignal iCLK1 des Speicherbauelements M1 verschoben und das interne Taktsignal iCLK9 des Speicherbauelements M9 ist um ein Zeitintervall von 4T relativ zum internen Taktsignal iCLK5 des Speicherbauelements M5 verschoben. Da die internen Taktsignale nicht synchronisiert sind und die Daten-E/A-Puffer des jeweiligen Speicherbauelements in Reaktion auf das entsprechende interne Taktsignal arbeiten, werden die externen Datensignale DATA1 bis DATA9 von der Speichersteuerschaltung zum gleichen Zeitenpunkt zur Verfügung gestellt, aber die internen Datensignale iDATA1 bis iDATA9 werden von den entsprechenden Daten-E/A-Puffern zu verschiedenen Zeitpunkten erzeugt, woraus ein Datenversatz resultiert. Wie aus 6 ersichtlich ist, sind die internen Datensignale iDATA9 für das Speicherbauelement M9 um ein Zeitintervall von 4T relativ zum Datensignal iDATA5 für das Speicherbauelement M5 verzögert, und die Datensignale iDATA5 für das Speicherbauelement M5 sind um ein Zeitintervall von 4T relativ zum Datensignal iDATA1 für das Speicherbauelement M1 verzögert. Der Datenversatz kann die Betriebsgeschwindigkeit des Speichermoduls während eines Schreibvorgangs begrenzen.
    •
  • Es ist Aufgabe der Erfindung, ein Speichersystem, ein IC-Speicherbauelement und ein Betriebsverfahren für ein Speichermodul und für ein IC-Speicherbauelement anzugeben, welche einen reduzierten Datenversatz aufweisen.
  • Die Erfindung löst diese Aufgabe durch ein Speichersystem mit den Merkmalen des Patentanspruchs 1, 19, 25 oder 34, durch ein IC-Speicherbauelement mit den Merkmalen des Patentanspruchs 41 oder 49, ein Betriebsverfahren für ein Speichermodul mit den Merkmalen des Patentanspruchs 50, ein Betriebsverfahren für ein IC-Speicherbauelement mit den Merkmalen des Patentanspruchs 60 und ein Betriebsverfahren für ein Speichermodul mit den Merkmalen des Patentanspruchs 67 oder 68.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
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  • Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt. Es zeigen:
  • 1 ein Blockdiagramm eines herkömmlichen Speichersystems mit einem Speichermodul und einer Speichersteuerung,
  • 2 ein Blockdiagramm von Speicherbauelementen eines herkömmlichen Speichermoduls nach 1,
  • 3A ein Blockdiagramm einer Anschlusskonfiguration eines herkömmlichen Speicherbauelements nach Art von 2,
  • 3B eine Tabelle zur Definition von Anschlussbezeichnungen des herkömmlichen Speicherbauelements aus 3A,
  • 4 ein Blockdiagramm eines herkömmlichen Speicherbauelements nach Art von 2,
  • 5 ein Zeitablaufdiagramm eines Lesevorgangs in einem herkömmlichen Speichersystem nach Art von 1,
  • 6 ein Zeitablaufdiagramm eines Schreibvorgangs in einem herkömmlichen Speichersystem nach Art von 1,
  • 7 ein Blockdiagramm eines erfindungsgemäßen Speichersystems mit einem Speichermodul und einer Speichersteuerung,
  • 8A ein Blockdiagramm eines für das Speichermodul von 7 verwendbaren erfindungsgemäßen Speicherbauelements,
  • 8B eine Tabelle von erfindungsgemäßen Modusregistersetzbefehlen für das Speicherbauelement von 8A,
  • 9A ein Blockdiagramm einer erfindungsgemäßen internen Taktsignalsteuereinheit für das Speicherbauelement von 8A,
  • 9B eine Tabelle von erfindungsgemäßen Modusregistersetzbefehlen für eine Zeitsteuerungseinstellung eines internen Taktsignals für das Speicherbauelement von 8A,
  • 10 ein Zeitablaufdiagramm für interne Taktsignale bei einem erfindungsgemäßen Lesevorgang des Bauelements von 8A,
  • 11 ein Zeitablaufdiagramm für interne Taktsignale bei einem erfindungsgemäßen Schreibvorgang des Bauelements von 8A,
  • 12 ein Blockdiagramm des Speichersystems von 7 mit Veranschaulichung einer erfindungsgemäßen Kopplung von Modusregistersetzbefehlen und Modusregisterfreigabe-/Modusregistersperrsignalen,
  • 13 ein Zeitablaufdiagramm von erfindungsgemäßen Modusregistersetzvorgängen, welche durch Benutzen von zugeordneten Leitungen und Anschlüssen für die Modusregisterfreigabe-/Modusregistersperrsignale gemäß 12 ausgeführt werden,
  • 14 ein Zeitablaufdiagramm eines erfindungsgemäßen internen Datenabtastvorgangs und eines internen Taktsignalvorgangs für das Speichersystem von 7,
  • 15 ein Zeitablaufdiagramm von erfindungsgemäßen Modusregistersetzvorgängen, welche durch Benutzen von Datenmaskierungsleitungen und Anschlüssen für die Modusregisterfreigabe-/Modusregistersperrsignale gemäß 12 ausgeführt werden,
  • 16 ein Zeitablaufdiagramm von erfindungsgemäßen Modusregistersetzvorgängen, welche durch Benutzen von Datenabtastleitungen und Anschlüssen für die Modusregisterfreigabe-/Modusregistersperrsignale gemäß 12 ausgeführt werden,
  • 17 ein Zeitablaufdiagramm von erfindungsgemäßen Modusregistersetzvorgängen, welche durch Benutzen von Datensignalleitungen und Anschlüssen für die Modusregister freigabe-/Modusregistersperrsignale gemäß 12 ausgeführt werden,
  • 18 ein Blockdiagramm eines weiteren erfindungsgemäßen Speichersystems,
  • 19 ein Blockdiagramm eines weiteren erfindungsgemäßen Speichersystems,
  • 20 ein Blockdiagramm eines weiteren erfindungsgemäßen Speichersystems,
  • 21 ein Blockdiagramm eines weiteren erfindungsgemäßen Speichersystems,
  • 22 ein Blockdiagramm eines weiteren erfindungsgemäßen Speichersystems,
  • 23 ein Blockdiagramm eines weiteren erfindungsgemäßen Speichersystems,
  • 24 ein schematisches Schaltbild eines Ausgabetreibers für erfindungsgemäße Speicherbauelemente,
  • 25 ein Blockdiagramm eines weiteren erfindungsgemäßen Speichersystems,
  • 26 ein Blockdiagramm eines weiteren erfindungsgemäßen Speichersystems,
  • 27 ein Blockdiagramm eines weiteren erfindungsgemäßen Speichersystems und
  • 28 ein Blockdiagramm eines weiteren erfindungsgemäßen Speichersystems.
  • In der nachfolgenden Beschreibung vorteilhafter Ausführungsformen der Erfindung können Elemente, welche als mit einem anderen Element „verbunden" oder „gekoppelt" bezeichnet sind, direkt oder über ein oder mehrere Zwischenelemente indirekt mit dem anderen Element verbunden sein. Im Gegensatz dazu sind keine Zwischenelemente vorhanden, wenn ein Element als „direkt" mit einem anderen Element „verbunden" oder „gekoppelt" bezeichnet ist.
  • In einem erfindungsgemäßen digitalen Speichersystem, wie es in 7 dargestellt ist, kann eine Speichersteuereinheit 100 den Betrieb eines Speichermoduls 200 steuern, welches eine Mehrzahl von Speicherbauelementen 300M1 bis 300M9 umfasst. Insbesondere kann jedes Speicherbauelement als dynamisches integriertes Schaltungsspeicherbauelement mit direktem Zugriff (IC-DRAM) ausgeführt sein.
  • Datensignale DATA1 bis DATA9 können zwischen der Speichersteuerschaltung 100 und den getrennten Speicherbauelementen 300M1 bis 300M9 über getrennte Datensignalbusleitungen übertragen werden. Während eines Lesevorgangs können die Datensignale DATA1 bis DATA9 gleichzeitig über getrennte Datenbusleitungen aus den Speicherbauelementen 300M1 bis 300M9 in die Speichersteuerschaltung 100 gelesen werden, und während eines Schreibvorgangs können die Datensignale DATA1 bis DATA9 gleichzeitig von der Speichersteuerschaltung 100 in die Speicherbauelemente 300M1 bis 300M9 geschrieben werden. Zusätzlich werden zwischen der Speichersteuerschaltung 100 und jedem der Speicherbauelemente 300M1 bis 300M9 getrennte Leitungen für Datenabtastsignale DQS1 bis DQS9 und getrennte Lei tungen für Datenmaskierungssignale DM1 bis DM9 zur Verfügung gestellt.
  • Außerdem werden zwischen der Speichersteuerschaltung 100 und jedem der Speicherbauelemente 300M1 bis 300M9 getrennte Leitungen für Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 bis ID9 zur Verfügung gestellt. Getrennte zugeordnete Leitungen können beispielsweise zwischen der Speichersteuerschaltung und zugeordneten Modusregistersetzfreigabe-/Modusregistersperrsignalanschlüssen an jedem der Speicherbauelemente zur Verfügung gestellt werden. Alternativ können Leitungen, welche benutzt werden, um während Lese-/Schreibvorgängen die Datenabtastsignale DQS1 bis DQS9 zu übertragen, Leitungen, welche benutzt werden, um während Lese-/Schreibvorgängen Datensignale DATA1 bis DATA9 zu übertragen, oder Leitungen, welche während Lese-/Schreibvorgängen benutzt werden, um Datenmaskierungssignale DM1 bis DM9 zu übertragen, während Modusregistersetzvorgängen benutzt werden, um die Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 bis ID9 getrennt zu jedem der Speicherbauelemente 300M1 bis 300M9 zu übertragen.
  • Entsprechend ist eine Ausbreitungsverzögerungszeit zwischen der Speichersteuerschaltung 100 und jedem der Speicherbauelemente 300M1 bis 300M9 für die Datensignale DATA1 bis DATA9, die Datenabtastsignale DQS1 bis DQS9, die Datenmaskierungssignale DM1 bis DM9 und die Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 bis ID9 ungefähr gleich. Die Anordnung aus 1 mit getrennten Datenbussen zwischen der Speichersteuerschaltung 100 und jedem der Speicherbauelemente 300M1 bis 300M9 kann als Punkt-zu-Punkt-Verbindungen bezeichnet werden.
  • Im Gegensatz kann ein gemeinsamer Takt-/Befehls-/Adressensignalbus 112 Steuer-/Adressensignale CA und ein Systemtaktsignal CK von der Speichersteuerschaltung 100 zu jedem der Speicherbauelemente 300M1 bis 300M9 koppeln. Entsprechend kann eine Übertragungsleitungslänge für das Taktsignal CK für jedes der Speicherbauelemente 300M1 bis 300M9 verschieden sein, so dass die Ausbreitungsverzögerungszeit des Taktsignals CK für jedes der Speicherbauelemente 300M1 bis 300M9 variieren kann. Sind die Speicherbauelemente 300M1 bis 300M9 gleichmäßig beabstandet entlang des Steuer-/Adressen-/Taktsignalbusses 112 angeordnet, dann kann das Taktsignal CK eine zunehmende Verzögerungszeit T für jedes der Speicherbauelemente 300M1 bis 300M9 im Speichermodul 200 erfahren, welche auch als Phasendifferenz oder Phasenverschiebung bezeichnet wird. Eine willkürliche Zuordnung einer Ausbreitungsverzögerungszeit von 0 für das erste Speicherbauelement 300M1 führt beispielsweise für das Taktsignal CK zu einer Ausbreitungsverzögerungszeit mit einem Wert T am zweiten Speicherbauelement 300M2, eine Ausbreitungsverzögerungszeit 2T ergibt sich am Speicherbauelement 300M3, eine Ausbreitungsverzögerungszeit 3T ergibt sich am Speicherbauelement 300M4, eine Ausbreitungsverzögerungszeit 4T ergibt sich am Speicherbauelement 300M5, eine Ausbreitungsverzögerungszeit 5T ergibt sich am Speicherbauelement 300M6, eine Ausbreitungsverzögerungszeit 6T ergibt sich am Speicherbauelement 300M7, eine Ausbreitungsverzögerungszeit 7T ergibt sich am Speicherbauelement 300M8 und eine Ausbreitungsverzögerungszeit 8T ergibt sich am Speicherbauelement 300M9. Die Anordnung aus 7, bei welcher das Taktsignal CK jedem der Speicherbauelemente 300M1 bis 300M9 zur Verfügung gestellt wird, kann als Bereitstellung eines Fly-by-Takt bezeichnet werden.
  • Das Schreiben und Lesen von Datensignalen DATA1 bis DATA9, welche jeweils über entsprechende Punkt-zu-Punkt-Datenbusse zur Verfügung gestellt werden, kann mit dem Fly-by-Systemtaktsignal CK synchronisiert werden, welches jedem der Speicherbauelemente 300M1 bis 300M9 über eine gleiche Systemtaktsignalleitung des Takt-/Befehls- /Adressensignalbusses 112 zur Verfügung gestellt wird. Entsprechend erfindungsgemäßen Ausführungsformen kann jedes der Speicherbauelemente 300M1 bis 300M9 jedoch einen internen Taktsignalgenerator umfassen, welcher ausgeführt ist, um einen Zeitablauf des internen Taktsignals so einzustellen, dass die internen Taktsignale der verschiedenen Speicherbauelemente 300M1 bis 300M9 ungefähr synchronisiert sind, auch wenn das Systemtaktsignal CK von den verschiedenen Speicherbauelementen 300M1 bis 300M9 mit unterschiedlichen Ausbreitungsverzögerungszeiten empfangen wird. Insbesondere kann der Zeitablauf, d.h. das Timing, von jedem der internen Taktsignale relativ zum Systemtaktsignal CK, wie es an einem entsprechenden Speicherbauelement empfangen wird, in Reaktion auf einen im Modusregister des Speicherbauelements gespeicherten Wert, eingestellt werden. Entsprechend können Modusregister von verschiedenen Speicherbauelementen mit verschiedenen Werten programmiert werden, um die Unterschiede in den Ausbreitungsverzögerungszeiten des Systemtaktsignals CK zu kompensieren, welches an den verschiedenen Speicherbauelementen empfangen wird.
  • Die Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 bis ID9 können beispielsweise benutzt werden, um eines der Speicherbauelemente 300M1 bis 300M9 individuell während eines selektiven Modusregistersetzvorgangs freizugeben oder zu sperren, wenn der gleiche Modusregistersetzbefehl an alle Speicherbauelemente 300M1 bis 300M9 über Adressenleitungen des Takt-/Befehls-/Adressensignalbusses 112 angelegt wird. Während eines ersten selektiven Modusregistersetzvorgangs kann beispielsweise ein freigebendes Modusregistersetzfreigabe-/Modusregistersperrsignal ID1 an das Speicherbauelement 300M1 angelegt werden und sperrende Modusregistersetzfreigabe-/Modusregistersperrsignale ID2 bis ID9 können an die Speicherbauelemente 300M2 bis 300M9 angelegt werden. Während eines zweiten selektiven Modusregistersetzvorgangs kann ein freigeben des Modusregistersetzfreigabe-/Modusregistersperrsignal ID2 an das Speicherbauelement 300M2 angelegt werden und sperrende Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 und ID3 bis ID9 können an die Speicherbauelemente 300M1 und 300M3 bis 300M9 angelegt werden. Während eines dritten selektiven Modusregistersetzvorgangs kann ein freigebendes Modusregistersetzfreigabe-/Modusregistersperrsignal ID3 an das Speicherbauelement 300M3 angelegt werden und sperrende Modusregistersetzfreigabe-/Modusregistersperrsignale ID1, ID2 und ID4 bis ID9 können an die Speicherbauelemente 300M1, 300M2 und 300M4 bis 300M9 angelegt werden. Während eines vierten selektiven Modusregistersetzvorgangs kann ein freigebendes Modusregistersetzfreigabe-/Modusregistersperrsignal ID4 an das Speicherbauelement 300M4 angelegt werden und sperrende Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 bis ID3 und ID5 bis ID9 können an die Speicherbauelemente 300M1 bis 300M3 und 300M5 bis 300M9 angelegt werden. Während eines fünften selektiven Modusregistersetzvorgangs kann ein freigebendes Modusregistersetzfreigabe-/Modusregistersperrsignal ID5 an das Speicherbauelement 300M5 angelegt werden und sperrende Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 bis ID4 und ID6 bis ID9 können an die Speicherbauelemente 300M1 bis 300M4 und 300M6 bis 300M9 angelegt werden. Während eines sechsten selektiven Modusregistersetzvorgangs kann ein freigebendes Modusregistersetzfreigabe-/Modusregistersperrsignal ID6 an das Speicherbauelement 300M6 angelegt werden und sperrende Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 bis ID5 und ID7 bis ID9 können an die Speicherbauelemente 300M1 bis 300M5 und 300M7 bis 300M9 angelegt werden. Während eines siebten selektiven Modusregistersetzvorgangs kann ein freigebendes Modusregistersetzfreigabe-/Modusregistersperrsignal ID7 an das Speicherbauelement 300M7 angelegt werden und sperrende Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 bis ID6 und ID8, ID9 können an die Speicherbauelemente 300M1 bis 300M6 und 300M8, 300M9 angelegt werden. Während eines achten selektiven Modusregistersetzvorgangs kann ein freigebendes Modusregistersetzfreigabe-/Modusregistersperrsignal ID8 an das Speicherbauelement 300M8 angelegt werden und sperrende Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 bis ID7 und ID9 können an die Speicherbauelemente 300M1 bis 300M7 und 300M9 angelegt werden. Während eines neunten selektiven Modusregistersetzvorgangs kann ein freigebendes Modusregistersetzfreigabe-/Modusregistersperrsignal ID9 an das Speicherbauelement 300M9 angelegt werden und sperrende Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 bis ID8 können an die Speicherbauelemente 300M1 bis 300M8 angelegt werden.
  • Entsprechend kann eine Serie von neun selektiven Modusregistersetzvorgängen benutzt werden, um neun verschiedene Speicherbauelemente 300M1 bis 300M9 für verschiedene Betriebsmodi zu programmieren. So können beispielsweise verschiedene der Speicherbauelemente 300M1 bis 300M9 programmiert werden, um verschiedene Zeitablaufeinstellungen für die entsprechenden internen Taktsignale in Bezug auf das vom entsprechenden Speicherbauelement empfangene Systemtaktsignal CK zur Verfügung zu stellen. Interne Taktsignale der verschiedenen Speicherbauelemente können daher trotz verschiedener Ausbreitungsverzögerungszeiten für das von den entsprechenden Speicherbauelementen empfangene Systemtaktsignal CK ungefähr synchronisiert werden. Alternativ oder zusätzlich können verschiedene der Speicherbauelemente 300M1 bis 300M9 programmiert werden, um verschiedene Treiberausgabecharakteristika, wie Treiberstärke, für die Datensignale DATA1 bis DATA9 zur Verfügung zu stellen, welche von der Speichersteuerschaltung 100 gelesen werden. Zusätzlich oder alternativ können verschiedene der Speicherbauelemente 300M1 bis 300M9 programmiert werden, um verschiedene Einstellungs- und/oder Haltecharakteristika für Datensignale DATA1 bis DATA9 zur Verfügung zu stellen, welche in die entsprechenden Speicherbauelemente geschrieben werden. Soll eine Mehrzahl der Speicherbauelemente 300M1 bis 300M9 programmiert werden, um eine gleiche Charakteristik zur Verfügung zu stellen, wie eine gleiche Treiberstärke, dann kann ein Modusregistersetzfreigabe-/Modusregistersperrsignal während eines gleichen Modusregistersetzvorgangs an die Mehrzahl der Speicherbauelemente angelegt werden.
  • Wie aus 8A ersichtlich ist, umfasst ein erfindungsgemäßes Speicherbauelement 300 einen internen Taktsignalgenerator 310 mit einer Zeitablaufsteuereinheit 315, einen Befehlsdecoder 320, einen Dateneingabe-/Datenausgabepuffer (Daten-E/A-Puffer) 330, ein Speicherzellenfeld 340, einen Adressenpuffer 350, einen Zeilendecoder 360, einen Spaltendecoder 380 und einen Abtastverstärker 370. Wie oben bereits ausgeführt ist, werden das Systemtaktsignal CK, Befehlssignale CMD und Adressensignale ADD über Leitungen des Takt-/Befehls-/Adressensignalbusses 112 den Takt-/Befehls-/Adressenanschlüssen des Speicherbauelements 300 zur Verfügung gestellt. Das Systemtaktsignal CK kann über eine zugeordnete Leitung des Busses 112 an einen zugeordneten Anschluss des Speicherbauelements angelegt werden. Befehlssignale CMD, wie ein Chipauswahlsignal /CS, ein Zeilenadressenabtastsignal /RAS, ein Spaltenadressenabtastsignal /CAS und ein Schreibfreigabesignal /WE, können über zugeordnete Leitungen des Busses 112 an zugeordnete Anschlüsse des Speicherbauelements 300 und den Befehlsdecoder 320 angelegt werden. Adressensignale ADD, welche Spaltenadressensignale, Zeilenadressensignale und/oder Bankadressensignale umfassen, können während Lese- und/oder Schreibvorgängen über Adressenleitungen des Busses 112 an den Adressenpuffer angelegt werden. Während eines Modusregistersetzvorgangs kann jedoch ein Modusregistersetzbefehl über die Adressenleitungen des Busses 112 zur Verfügung gestellt werden. Wie oben ausgeführt ist, können Leitungen des Adressenbusses 112 mit einer Mehrzahl von Speicherbauelementen im Speichermodul verbunden sein.
  • Leitungen eines Datenbusses können nur zwischen der Speichersteuerschaltung und dem Speicherbauelement 300 eingeschleift sein. Insbesondere können Datensignale DATA, ein Datenabtastsignal DQS und ein Datenmaskierungssignal DM über Leitungen des Datenbusses während Lese- und/oder Schreibvorgängen an entsprechende Dateneingabe-/Datenausgabe-, Datenabtast- und Datenmaskierungsanschlüsse angelegt werden. Das Modusregistersetzfreigabe-/Modusregistersperrsignal ID kann beispielsweise während eines Modusregistersetzvorgangs an einen zugeordneten Modusregistersetzfreigabe-/Modusregistersperrsignalanschluss des Speicherbauelements 300 angelegt werden und der zugeordnete Anschluss kann während Lese- und Schreibvorgängen ohne Funktion sein. Alternativ kann das Modusregistersetzfreigabe-/Modusregistersperrsignal ID während eines Modusregistersetzvorgangs an den Dateneingabe-/Datenausgabeanschluss und/oder den Datenabtastanschluss und/oder den Datenmaskierungsanschluss angelegt werden.
  • Während eines Lesevorgangs werden Daten aus den Speicherplätzen des Speicherzellenfelds 340 gelesen, welche durch Adressensignale ADD identifiziert werden, welche vom Adressenpuffer 350 zur Verfügung gestellt werden. Insbesondere werden Daten vom Abtastverstärker 370 aus Adressen gelesen, welche vom Zeilendecoder 360 und vom Spaltendecoder 380 identifiziert werden, und dem Daten-E/A-Puffer 330 als internes Datensignal iDATA zur Verfügung gestellt. Der Puffer 330 stellt die Datensignale DATA korrespondierend zu den internen Datensignalen iDATA zur Verfügung und die Datensignale DATA werden synchronisiert mit dem vom internen Taktsignalgenerator 310 erzeugten internen Taktsignal iCLK zur Verfügung gestellt.
  • Während eines Schreibvorgangs werden Datensignale DATA von der Speichersteuerschaltung an Dateneingabe-/Datenausgabeanschlüsse des Speicherbauelements 300 angelegt und im Daten-E/A-Puffer 330 synchronisiert mit dem internen Taktsignal iCLK zwischengespeichert. Die Datensignale DATA im Puffer 330 werden dann als interne Daten iDATA an das Speicherzellenfeld 340 angelegt. Adressensignale ADD, welche am Adressenpuffer 350 über Adressenanschlüsse des Speicherbauelements 300 zur Verfügung gestellt werden, definieren die Speicherplätze im Speicherzellenfeld 340, in welche die internen Datensignale iDATA geschrieben werden.
  • Ein Modusregistersetzvorgang kann durch Bereitstellen von Befehlssignalen CMD initiiert werden, welche mit einem Modusregistersetzvorgang korrespondieren. So können beispielsweise das Chipauswahlsignal /CS, das Zeilenadressenabtastsignal /RAS, das Spaltenadressenabtastsignal /CAS und das Schreibfreigabesignal /WE alle mit einem niedrigen Pegel über den Takt-/Befehls-/Adressensignalbus 112 an den Befehlsdecoder 320 angelegt werden, um einen Modusregistersetzvorgang zu initiieren. Ist ein Modusregistersetzvorgang initiiert worden, dann wird ein Modusregistersetzbefehl über Adressenleitungen des Takt-/Befehls-/Adressensignalbusses 112 an Adressenanschlüsse und den Adressenpuffer 350 angelegt. Da ein Modusregistersetzvorgang initiiert wurde, werden die Signale, welche über die Adressenleitungen empfangen werden, im Gegensatz zu Speicheradressen als Modusregistersetzbefehle behandelt.
  • Signale, welche an den Adressenanschlüssen zur Verfügung gestellt werden, können verschiedene Modusregistersetzbefehle definieren, wie in der Tabelle aus 8B dargestellt ist. Ein Bankadressenanschluss BA2 kann beispielsweise verwendet werden, um mit einem logischen Wert „0" einen herkömmlichen Modusregistersetzvorgang von einem erfindungsgemäßen selektiven Modusregistersetzvorgang zu unterscheiden, bei welchem der selektive Modusregistersetzvorgang in Abhängigkeit vom logischen Wert des Modusregistersetzfreigabe-/Modus registersperrsignals ID freigegeben oder gesperrt wird. Wird durch Anlegen eines logischen Wertes „0" an den Bankadressenanschluss BA2 der herkömmliche Modusregistersetzvorgang ausgewählt, dann kann der Bankadressenanschluss BA1 für eine zukünftige Benutzung RFU reserviert werden, ein Modusregistersetzzyklus (MRS-Zyklus) kann durch Anlegen eines logischen Wertes „0" an den Bankadressenanschluss BA0 ausgewählt werden und ein Modusregistersetzzyklus für eine erweiterte Funktion (EMRS) kann durch Anlegen eines logischen Werts „1" an den Bankadressenanschluss BA0 ausgewählt werden. Während eines MRS-Zyklus können Adressenanschlüsse A9 bis A12 für eine zukünftige Benutzung RFU reserviert werden, ein Adressenanschluss A8 akzeptiert einen Rücksetzbefehl für einen Verzögerungsregelkreis (DLL), ein Adressenanschluss A7 kann einen Testmodusbefehl (TM-Befehl) akzeptieren, Adressenanschlüsse A4 bis A6 können einen CAS-Latenzbefehl akzeptieren, ein Adressenanschluss A3 kann einen Bursttypbefehl (BT-Befehl) akzeptieren und Adressenanschlüsse A0 bis A3 können einen Bündellängenbefehl akzeptieren. Herkömmliche MRS- und EMRS-Zyklen können durch die Speichersteuerschaltung über Adressenleitungen des Takt-/Befehls-/Adressensignalbusses 112 einer Mehrzahl von Speicherbauelementen im Speichermodul zur Verfügung gestellt werden. Zudem kann die Mehrzahl von Speicherbauelementen, welche mit dem Takt-/Befehls-/Adressensignalbus 112 verbunden sind, die über den Bus zur Verfügung gestellten herkömmlichen MRS- oder EMRS-Befehle implementieren.
  • Wird ein erfindungsgemäßer Modusregistersetzvorgang ausgeführt, dann kann der gleiche Modusregistersetzbefehl auf Adressenleitungen des Takt-/Befehls-/Adressensignalbusses einer Mehrzahl von Speicherbauelementen zur Verfügung gestellt werden, aber der Modusregistersetzbefehl kann basierend auf dem Modusregistersetzfreigabe-/Modusregistersperrsignal ID, welches an jedes der Speicherbauelemente angelegt wird, in einigen Speicherbauelementen implementiert und in an deren Speicherbauelementen nicht implementiert werden. Wie oben ausgeführt ist, kann ein erfindungsgemäßer selektiver Modusregistersetzbefehl durch Anlegen eines logischen Wertes „1" am Bankadressenanschluss BA2 identifiziert werden.
  • Ein erfindungsgemäßer Modusregistersetzvorgang kann durch Bereitstellen von Befehlssignalen CMD, wie die Signale /CS, /RAS, /CAS und/WE, mit einem niedrigen Pegel korrespondierend mit einem Modusregistersetzvorgang und durch Anlegen eines logischen Wertes „1" am Bankadressenanschluss BA2 initiiert werden. Mit dem Bereitstellen der Befehlssignale und des Bankadressensignals über den Takt-/Befehls-/Adressensignalbus 112 an alle Speicherbauelemente eines Moduls können alle Speicherbauelemente des Moduls die Befehls- und Adressensignale empfangen. Jedes Speicherbauelement des Moduls kann jedoch ein Modusregistersetzfreigabe-/Modusregistersperrsignal ID über verschiedene Signalleitungen von der Speichersteuerschaltung empfangen. Zudem kann ein bestimmtes Modusregistersetzfreigabe-/Modusregistersperrsignal ID, welches an einem bestimmten Speicherbauelement empfangen wird, bestimmen, ob der Modusregistersetzvorgang an diesem Speicherbauelement ausgeführt wird.
  • Werden Befehlssignale CMD, welche mit einem Modusregistersetzvorgang korrespondieren, einem Befehlsdecoder 320 des Speicherbauelements 300 und Adressensignale ADD, einschließlich dem Bankadressensignal BA2 mit einem logischen Wert „1", dem Adressenpuffer 350 zur Verfügung gestellt, dann kann das Speicherbauelement einen erfindungsgemäßen selektiven Modusregistersetzvorgang erkennen. Das Speicherbauelement 300 bestimmt, ob der selektive Modusregistersetzvorgang in Abhängigkeit vom Wert des Modusregistersetzfreigabe-/Modusregistersperrsignals ID ausgeführt wird, welches dem Speicherbauelement 300 selektiv zur Verfügung gestellt wird und nicht an andere Speicherbauelemente des Moduls angelegt wird. Wird das freigebende Modusregistersetzfreigabe-/Modusregistersperrsignal ID dem Speicherbauelement 300 zur Verfügung gestellt, dann kann der selektive Modusregistersetzvorgang in Übereinstimmung mit einem Modusregistersetzbefehl ausgeführt werden, welcher über Adressenleitungen am Adressenpuffer 350 gemäß einer erfindungsgemäßem Ausführungsform empfangen wird. Insbesondere können Teile des Modusregistersetzbefehls in ein Modusregister geschrieben werden, welches in der Steuereinheit 315 zur Verfügung gestellt werden kann, um einen gewünschten Betriebsmodus zu erzielen. Wird das sperrende Modusregistersetzfreigabe-/Modusregistersperrsignal ID dem Speicherbauelement 300 zur Verfügung gestellt, dann wird erfindungsgemäß der selektive Modusregistersetzvorgang ignoriert.
  • Das Systemtaktsignal CK kann der Steuereinheit aus 8A als Eingabe zur Verfügung gestellt werden, und das interne Taktsignal iCLK kann als Ausgabe der Steuereinheit 315 bereitgestellt werden, wie aus 9A ersichtlich ist. Insbesondere kann die Steuereinheit 315 aus 8A eine Mehrzahl von Verzögerungsschaltungen 401a bis 401h umfassen und jede Verzögerungsschaltung kann eine entsprechenden Pufferschaltung 403a bis 403h umfassen. Eine Anschlussauswahlschaltung 405 kann eine Eingabe der Verzögerungsschaltung 401a oder die Ausgabe von einer der Verzögerungsschaltungen 401a bis 401h auswählen, um den Zeitablauf des internen Taktsignal iCLK einzustellen, wobei die Anschlussauswahl in Reaktion auf einen erfindungsgemäßen selektiven Modusregistersetzvorgang bestimmt werden kann. Insbesondere kann ein Modusregister MR, welches in der Anschlussauswahlschaltung 405 angeordnet ist, in Reaktion auf einen Modusregistersetzbefehl gesetzt werden, welcher während eines selektiven Modusregistersetzvorgangs für das Speicherbauelement empfangen wird, wodurch eine gewünschter Zeitablauf des internen Taktsignals erreicht wird.
  • Der Anschluss der Verzögerungsschaltung 401d kann beispielsweise willkürlich als Voreinstellanschluss ausgewählt werden, um eine Ausgabe eines Voreinstellzeitablaufs zur Verfügung zu stellen. Andere Anschlüsse als der Voreinstellanschluss können ausgewählt werden, um das interne Taktsignal iCLK in Bezug auf den Voreinstellanschluss früher oder später auszugeben. Entsprechend kann die Anschlussauswahlschaltung 405 einen bestimmten Anschluss auswählen und dadurch den Zeitablauf des internen Taktsignals iCLK in Bezug auf das Systemtaktsignal CK definieren. Zudem kann die Anschlussauswahlschaltung 405 einen bestimmten Anschluss in Reaktion auf einen erfindungsgemäßen Modusregistersetzvorgang auswählen. Entsprechend kann eine Verzögerung des internen Taktsignals iCLK in Bezug auf das Systemtaktsignal CK für verschiedene Speicherbauelemente des Speichermoduls verschieden sein, um verschiedene Ausbreitungsverzögerungszeiten des Systemtaktsignals CK an den verschiedenen Speicherbauelementen zu kompensieren.
  • Entsprechend kann ein selektiver Modusregistersetzvorgang für das Speicherbauelement 300 ausgeführt werden, um den Zeitablauf des internen Taktsignals iCLK in Bezug auf das Systemtaktsignal CK einzustellen. Der selektive Modusregistersetzvorgang kann für das Speicherbauelement 300 durch Bereitstellen von Befehlssignalen, welche mit dem Modusregistersetzvorgang korrespondieren, durch Bereitstellen des Modusregistersetzbefehls am Adressenpuffer 350 und durch Bereitstellen des freigebenden Modusregistersetzfreigabe-/Modusregistersperrsignals ID für das Speicherbauelement 300 initiiert werden. Der Modusregistersetzbefehl kann beispielsweise durch Anlegen des logischen Werts „1" an die Bankadressenleitung BA2 des Takt-/Befehls-/Adressensignalbusses 112 als selektiver Modusregistersetzbefehl identifiziert werden.
  • Mit neun verschiedenen Verzögerungsanschlüssen für die Steuereinheit 315 können neun verschiedene Zeitablaufbefehle MRS1 bis MRS9 zur Verfügung gestellt werden, um die von der Anschlussauswahlschaltung 405 auszuwählenden Anschlüsse zu definieren, wie es beispielsweise in 9B dargestellt ist. Zudem kann ein Code mit vier Bit über vier vorbestimmte Adressenleitungen des Takt-/Befehls-/Adressensignalbusses 112 während eines selektiven Modusregistersetzvorgangs zur Verfügung gestellt werden, um die verschiedenen Zeitablaufbefehle MRS1 bis MRS9 zu definieren. Jede der Verzögerungsschaltungen 401a bis 401h kann beispielsweise eine Vorverlagerungs-/Verzögerungszeit T zur Verfügung stellen, welche ungefähr einer Differenz der Ausbreitungsverzögerungszeit des Systemtaktsignals CK zwischen benachbarten Speicherbauelementen entlang des Takt-/Befehls-/Adressensignalbusses 112 entspricht. Wie aus 9A und 9B ersichtlich ist, kann der Zeitablaufbefehl MRS1 eine relative Verzögerung von +4T des internen Taktsignals iCLK durch Auswahl des Ausgabeanschlusses der Verzögerungsschaltung 401h zur Verfügung stellen, der Zeitablaufbefehl MRS2 kann eine relative Verzögerung von +3T des internen Taktsignals iCLK durch Auswahl des Ausgabeanschlusses der Verzögerungsschaltung 401g zur Verfügung stellen, der Zeitablaufbefehl MRS3 kann eine relative Verzögerung von +2T des internen Taktsignals iCLK durch Auswahl des Ausgabeanschlusses der Verzögerungsschaltung 401f zur Verfügung stellen, der Zeitablaufbefehl MRS4 kann eine relative Verzögerung von +1T des internen Taktsignals iCLK durch Auswahl des Ausgabeanschlusses der Verzögerungsschaltung 401e zur Verfügung stellen, der Zeitablaufbefehl MRS5 kann einen Referenzwert oder einen Voreinstellwert, d.h. eine relative Verzögerung oder Vorverlagerung von 0, des internen Taktsignals iCLK durch Auswahl des Ausgabeanschlusses der Verzögerungsschaltung 401d zur Verfügung stellen, der Zeitablaufbefehl MRS6 kann eine relative Vorverlagerung von –1T des internen Taktsignals iCLK durch Auswahl des Ausgabeanschlusses der Verzögerungsschaltung 401c zur Verfügung stellen, der Zeitablaufbefehl MRS7 kann eine relative Vorverlagerung von –2T des internen Taktsignals iCLK durch Auswahl des Ausgabeanschlusses der Verzögerungsschaltung 401b zur Verfügung stellen, der Zeitablaufbefehl MRS8 kann eine relative Vorverlagerung von –3T des internen Taktsignals iCLK durch Auswahl des Ausgabeanschlusses der Verzögerungsschaltung 401a zur Verfügung stellen und der Zeitablaufbefehl MRS9 kann eine relative Vorverlagerung von –4T des internen Taktsignals iCLK durch Auswahl des Eingabeanschlusses der Verzögerungsschaltung 401a zur Verfügung stellen.
  • Wie unter Bezugnahme auf das Speichermodul 200 und die Speichersteuerschaltung 100 aus 7 ersichtlich ist, können Speicherbauelemente 300M1 bis 300M9 im Modul 200 zur Verfügung gestellt werden, wobei jedes Speicherbauelement den erfindungsgemäßen selektiven Modusregistersetzvorgang unterstützt, um Zeitablauf-, d.h. Timingeinstellungen des internen Taktsignals vorzunehmen. Die Speichersteuerschaltung 100 kann mit neun selektiven Modusregistersetzvorgängen arbeiten, um den Betrieb des internen Taktsignalgenerators von jedem Speicherbauelement zu definieren. Die Speichersteuerschaltung 100 kann beispielsweise selektive Modusregistersetzbefehle zur Verfügung stellen, um basierend auf der Position von jedem der Speicherbauelemente 300M1 bis 300M9 und der angenommenen Ausbreitungsverzögerungszeit des Systemtaktsignals CK an jeder Speicherbauelementposition den Zeitablauf des internen Taktsignals einzustellen. Alternativ kann die Speichersteuerschaltung 100 selektive Modusregistersetzbefehle zur Verfügung stellen, um interne Taktsignale basierend auf gemessenen Betriebseigenschaften der individuellen Speicherbauelemente des Moduls 200 einzustellen.
  • Entsprechend bestimmter erfindungsgemäßer Ausführungsformen können die selektiven Modusregistersetzbefehle MRS1 bis MRS9 aus 9B selektiv an entsprechende Speicherbauelemente 300M1 bis 300M9 angelegt werden. In einem ersten selektiven Modusregistersetzvorgang kann der Modusregistersetzbefehl MRS1 an alle Speicherbauelemente 300M1 bis 300M9 entlang des Takt-/Befehls-/Adressensignalbusses 112 angelegt werden, ein freigebendes Modusregistersetzfreigabe-/Modusregistersperrsignal ID1 kann an das Speicherbauelement 300M1 angelegt werden und sperrende Modusregistersetzfreigabe-/Modusregistersperrsignale ID2 bis ID9 können an die Speicherbauelemente 300M2 bis 300M9 angelegt werden. In einem zweiten selektiven Modusregistersetzvorgang kann der Modusregistersetzbefehl MRS2 an alle Speicherbauelemente 300M1 bis 300M9 entlang des Takt-/Befehls-/Adressensignalbusses 112 angelegt werden, ein freigebendes Modusregistersetzfreigabe-/Modusregistersperrsignal ID2 kann an das Speicherbauelement 300M2 angelegt werden und sperrende Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 und ID3 bis ID9 können an die Speicherbauelemente 300M1 und 300M3 bis 300M9 angelegt werden. In einem dritten selektiven Modusregistersetzvorgang kann der Modusregistersetzbefehl MRS3 an alle Speicherbauelemente 300M1 bis 300M9 entlang des Takt-/Befehls-/Adressensignalbusses 112 angelegt werden, ein freigebendes Modusregistersetzfreigabe-/Modusregistersperrsignal ID3 kann an das Speicherbauelement 300M3 angelegt werden und sperrende Modusregistersetzfreigabe-/Modusregistersperrsignale ID1, ID2 und ID4 bis ID9 können an die Speicherbauelemente 300M1, 300M2 und 300M4 bis 300M9 angelegt werden. In einem vierten selektiven Modusregistersetzvorgang kann der Modusregistersetzbefehl MRS4 an alle Speicherbauelemente 300M1 bis 300M9 entlang des Takt-/Befehls-/Adressensignalbusses 112 angelegt werden, ein freigebendes Modusregistersetzfreigabe-/Modusregistersperrsignal ID4 kann an das Speicherbauelement 300M4 angelegt werden und sperrende Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 bis ID3 und ID5 bis ID9 können an die Speicherbauelemente 300M1 bis 300M3 und 300M5 bis 300M9 angelegt werden. In einem fünften selektiven Modusregistersetzvorgang kann der Modusregistersetzbefehl MRS5 an alle Speicherbauelemente 300M1 bis 300M9 entlang des Takt-/Befehls-/Adressensignalbusses 112 angelegt werden, ein freigebendes Modusregistersetzfreigabe-/Modusregistersperrsignal ID5 kann an das Speicherbauelement 300M5 angelegt werden und sperrende Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 bis ID4 und ID6 bis ID9 können an die Speicherbauelemente 300M1 bis 300M4 und 300M6 bis 300M9 angelegt werden. In einem sechsten selektiven Modusregistersetzvorgang kann der Modusregistersetzbefehl MRS6 an alle Speicherbauelemente 300M1 bis 300M9 entlang des Takt-/Befehls-/Adressensignalbusses 112 angelegt werden, ein freigebendes Modusregistersetzfreigabe-/Modusregistersperrsignal ID6 kann an das Speicherbauelement 300M6 angelegt werden und sperrende Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 bis ID5 und ID7 bis ID9 können an die Speicherbauelemente 300M1 bis 300M5 und 300M7 bis 300M9 angelegt werden. In einem siebten selektiven Modusregistersetzvorgang kann der Modusregistersetzbefehl MRS7 an alle Speicherbauelemente 300M1 bis 300M9 entlang des Takt-/Befehls-/Adressensignalbusses 112 angelegt werden, ein freigebendes Modusregistersetzfreigabe-/Modusregistersperrsignal ID7 kann an das Speicherbauelement 300M7 angelegt werden und sperrende Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 bis ID6, ID8 und ID9 können an die Speicherbauelemente 300M1 bis 300M6, 300M8 und 300M9 angelegt werden. In einem achten selektiven Modusregistersetzvorgang kann der Modusregistersetzbefehl MRS8 an alle Speicherbauelemente 300M1 bis 300M9 entlang des Takt-/Befehls-/Adressensignalbusses 112 angelegt werden, ein freigebendes Modusregistersetzfreigabe-/Modusregistersperrsignal ID8 kann an das Speicherbauelement 300M8 angelegt werden und sperrende Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 bis ID7 und ID9 können an die Speicherbauelemente 300M1 bis 300M7 und 300M9 angelegt werden. In einem neunten selektiven Modusregistersetzvorgang kann der Modusregistersetzbefehl MRS9 an alle Speicherbauelemente 300M1 bis 300M9 entlang des Takt-/Befehls-/Adressensignalbusses 112 angelegt werden, ein freigebendes Modusregistersetzfreigabe-/Modusregistersperrsignal ID9 kann an das Speicherbauelement 300M9 angelegt werden und sperrende Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 bis ID8 können an die Speicherbauelemente 300M1 bis 300M8 angelegt werden.
  • Wie aus den Zeitablaufdiagrammen der 10 und 11 ersichtlich ist, stellen die oben beschriebenen selektiven Modusregistersetzvorgänge eine ungefähre Synchronisation der internen Taktsignale iCLK für die verschiedenen Speicherbauelemente 300M1 bis 300M9 des in 7 dargestellten Speichermoduls 200 zur Verfügung. Während eines in 10 dargestellten Lesevorgangs werden Übergänge des Systemtaktsignals CK durch die unterschiedlichen Ausbreitungsverzögerungszeiten entlang des Takt-/Befehls-/Adressensignalbusses 112 von verschiedenen Speicherbauelementen des Speichermoduls zu verschiedenen Zeitpunkten empfangen. Insbesondere wird eine ansteigende Flanke des Systemtaktsignals am Speicherbauelement 300M1 empfangen, bevor es vom Speicherbauelement 300M5 empfangen wird, was durch die Signale CK1 und CK5 dargestellt wird, und eine ansteigende Flanke des Systemtaktsignals wird am Speicherbauelement 300M5 empfangen, bevor es vom Speicherbauelement 300M9 empfangen wird, was durch die Signale CK5 und CK9 dargestellt wird. Da die Zeitabläufe der internen Taktsignale der Speicherbauelemente selektiv durch die selektiven Modusregistersetzvorgänge eingestellt werden, sind die internen Taktsignale iCLK1, iCLK5 und iCLK9 ungefähr synchronisiert. Insbesondere kann eine Verzögerung des internen Taktsignals iCLK1 relativ zum Taktsignal CK1, welches vom ersten Speicherbauelement 300M1 empfangen wird, vergrößert werden, eine Voreinstellverzögerungszeit des internen Taktsignals iCLK5 kann relativ zum Taktsignal CK5 gehalten werden, welches vom fünften Speicherbauelement 300M5 empfangen wird, und eine Verzögerung des internen Taktsignals iCLK9 kann relativ zum Taktsig nal CK9 reduziert werden, welches vom Speicherbauelement 300M9 empfangen wird.
  • Entsprechend kann ein Zeitablauf, d.h. das Timing, für eine Zwischenspeicherung der internen Daten iDATA für jedes der Speicherbauelemente 300M1 bis 300M9 in entsprechende Eingabe-/Ausgabepuffer in Abhängigkeit von den ungefähr synchronisierten internen Taktsignalen iCLK1 bis iCLK9 bestimmt werden. Ein Zeitablauf zum Bereitstellen der Datensignale DATA1 bis DATA9 über entsprechende Datenbusse an die Speichersteuerschaltung 100 kann ebenfalls ungefähr synchronisiert werden. Entsprechend können die Datensignale DATA1 bis DATA9 während eines Datenlesevorgangs ungefähr zum gleichen Zeitpunkt auf den entsprechenden Datenbussen zur Verfügung gestellt werden, wodurch der Datenversatz reduziert wird.
  • Während eines in 11 dargestellten Schreibvorgangs werden Übergänge des Systemtaktsignals CK durch die unterschiedlichen Ausbreitungsverzögerungszeiten entlang des Takt-/Befehls-/Adressensignalbusses 112 von verschiedenen Speicherbauelementen des Speichermoduls zu verschiedenen Zeitpunkten empfangen. Wie oben ausgeführt ist, können die internen Taktsignale iCLK1 bis iCLK9 ungefähr synchronisiert sein. Entsprechend kann ein Zeitablauf für eine Zwischenspeicherung der Datensignale DATA von der Speichersteuerschaltung für jedes Speicherbauelement 300M1 bis 300M9 in entsprechende Eingabe-/Ausgabepuffer in Abhängigkeit von den ungefähr synchronisierten internen Taktsignalen iCLK1 bis iCLK9 bestimmt werden. Ein Zeitablauf zum Bereitstellen der internen Datensignale iDATA1 bis iDATA9 von den Eingabe-/Ausgabepuffern über entsprechende Datenbusse an das Speicherzellenfeld 340 kann ebenfalls ungefähr synchronisiert werden. Entsprechend können die Datensignale DATA1 bis DATA9 während eines Datenschreibvorgangs ungefähr zum gleichen Zeitpunkt in den ent sprechenden Eingabe-/Ausgabepuffern der Speicherbauelemente des Moduls empfangen werden, wodurch der Datenversatz reduziert wird.
  • Im Speichermodul 200 mit der Mehrzahl von Speicherbauelementen 300M1 bis 300Mn kann der Modusregistersetzbefehl über den Takt-/Befehls-/Adressensignalbus 112 zur Verfügung gestellt werden, welcher mit allen Speicherbauelementen 300M1 bis 300Mn gekoppelt ist. Die Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 bis IDn können jedoch getrennt zwischen der Speichersteuerschaltung 100 und dem entsprechenden Speicherbauelement 300M1 bis 300Mn bereitgestellt werden. Wie oben ausgeführt ist, kann ein Bit des Modusregistersetzbefehls einen erfindungsgemäßen selektiven Modusregistersetzbefehl identifizieren, ein freigebendes Modusregistersetzfreigabe-/Modusregistersperrsignal kann ein entsprechendes Speicherbauelement identifizieren und freigebende Modusregistersetzfreigabe-/Modusregistersperrsignale können entsprechende Speicherbauelemente identifizieren, an welche der selektive Modusregistersetzbefehl angelegt werden soll, und ein oder mehrere sperrende Modusregistersetzfreigabe-/Modusregistersperrsignale können ein oder mehrere entsprechende Speicherbauelemente identifizieren, an welche der selektive Modusregistersetzbefehl nicht angelegt werden soll. Ist nur das Modusregistersetzfreigabe-/Modusregistersperrsignal ID1 freigegeben und sind die Modusregistersetzfreigabe-/Modusregistersperrsignale ID2 bis IDn gesperrt, dann wird der selektive Modusregistersetzbefehl nur an das Speicherbauelement 300M1 angelegt. Alternativ können freigebende Modusregistersetzfreigabe-/Modusregistersperrsignale während eines selektiven Modusregistersetzvorgangs an eine Mehrzahl von Speicherbauelementen angelegt werden, so dass der selektive Modusregistersetzvorgang gleichzeitig mit der Mehrzahl von freigegebenen Speicherbauelementen ausgeführt wird. Daher kann der erfindungsgemäße Modusregistersetzvorgang mit einem Speicherbauelement des Moduls, ei ner Mehrzahl von Speicherbauelementen des Moduls oder mit allen Speicherbauelementen des Moduls ausgeführt werden.
  • Wie oben ausgeführt ist, kann das Modusregister MR entsprechend erfindungsgemäßer Ausführungsformen als Teil des internen Taktsignalgenerators 310 und insbesondere als Teil der Anschlussauswahlschaltung 405 ausgeführt sein. Alternativ kann das erfindungsgemäße Modusregister als Teil des Befehlsdecoders 320, des Adressenpuffers 350, des Daten-E/A-Puffers 330 und/oder anderer Komponenten des Speicherbauelements 300 ausgeführt sein. Wie oben weiter ausgeführt ist, kann das Modusregister MR korrespondierend zu einem selektiven Modusregistersetzbefehl Informationen speichern, welcher Betriebscharakteristika für das Speicherbauelement definiert, wie die Vorverlagerungs-/Verzögerungszeit des internen Taktsignals. Zudem kann ein selektiver Modusregistersetzbefehl benutzt werden, um eine Mehrzahl von Betriebscharakteristika für das Speicherbauelement zu setzen, wie Vorverlagerungs-/Verzögerungszeit des internen Taktsignals, Stärke des Ausgabetreibers, Dateneingabeaufbauzeit und/oder Dateneingabehaltezeit. Entsprechend kann ein einzelnes erfindungsgemäßes Modusregister Informationen speichern, welche mit einem selektiven Modusregistersetzbefehl korrespondieren, der eine Mehrzahl von Betriebcharakteristika für das Speicherbauelement definiert. Alternativ kann eine Mehrzahl von Modusregistern für verschiedene Betriebscharakteristika zur Verfügung gestellt werden, welche durch einen einzigen selektiven Modusregistersetzbefehl gesetzt werden.
  • Das Zeitablaufdiagramm aus 13 zeigt selektive Modusregistersetzvorgänge für die Speicherbauelemente 300M1 bis 300Mn aus 12. Im Ausführungsbeispiel nach 13 werden die Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 bis IDn den zugeordneten Modusregistersetzfreigabe-/Modusregistersperrsignalanschlüssen der entsprechenden Speicherbauelemente 300M1 bis 300Mn über zugeord nete Modusregistersetzfreigabe-/Modusregistersperrsignalleitungen zur Verfügung gestellt. In anderen Worten ausgedrückt, die zugeordneten Modusregistersetzfreigabe-/Modusregistersperrsignalleitungen und Modusregistersetzfreigabe-/Modusregistersperrsignalanschlüsse sind während Datenlese- und/oder Datenschreibvorgängen ohne Funktion.
  • Wie aus 13 ersichtlich ist, kann ein erster Modusregistersetzbefehl MRS1 über den Takt-/Befehls-/Adressensignalbus 112 angelegt werden, ein freigebendes Modusregistersetzfreigabe-/Modusregistersperrsignal ID1 mit einem logischen Pegel „0" kann an das erste Speicherbauelement 300M1 angelegt werden und sperrende Modusregistersetzfreigabe-/Modusregistersperrsignale ID2 bis IDn mit einem logischen Pegel „1" können an die Speicherbauelemente 300M2 bis 300Mn während eines ersten Modusregistersetzvorgangs C1 angelegt werden. Entsprechend kann der erste Modusregistersetzvorgang C1 eine Verzögerungseinstellung für das interne Taktsignal iCLK1 des Speicherbauelements 300M1 zur Verfügung stellen.
  • Während eines zweiten Modusregistersetzvorgangs C2 kann ein zweiter Modusregistersetzbefehl MRS2 über den Takt-/Befehls-/Adressensignalbus 112 angelegt werden, ein freigebendes Modusregistersetzfreigabe-/Modusregistersperrsignal ID2 mit einem logischen Pegel „0" kann an das zweite Speicherbauelement 300M2 angelegt werden und sperrende Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 und ID3 bis IDn mit einem logischen Pegel „1" können an die Speicherbauelemente 300M1 und 300M3 bis 300Mn angelegt werden. Entsprechend kann der zweite Modusregistersetzvorgang C2 eine Verzögerungseinstellung für das interne Taktsignal iCLK2 des Speicherbauelements 300M2 zur Verfügung stellen.
  • Während eines n-ten Modusregistersetzvorgangs Cn kann ein n-ter Modusregistersetzbefehl MRSn über den Takt-/Befehls-/Adressen signalbus 112 angelegt werden, ein freigebendes Modusregistersetzfreigabe-/Modusregistersperrsignal IDn mit einem logischen Pegel „0" kann an das n-te Speicherbauelement 300Mn angelegt werden und sperrende Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 bis ID(n-1) mit einem logischen Pegel „1" können an die Speicherbauelemente 300M1 bis 300M(n-1) angelegt werden. Entsprechend kann der n-te Modusregistersetzvorgang Cn eine Verzögerungseinstellung für das interne Taktsignal iCLKn des Speicherbauelements 300Mn zur Verfügung stellen.
  • Die getrennten Modusregistersetzvorgänge können verschiedene Zeitablaufeinstellungen von internen Taktsignalen für verschiedene Speicherbauelemente in einem Speichermodul vornehmen. Zusätzlich oder alternativ können getrennte Modusregistersetzvorgänge verschiedene Treiberstärken für verschiedene Speicherbauelemente, verschiedene Aufbau- und/oder Haltezeiten für verschiedene Speicherbauelemente und/oder andere veränderbare Charakteristika für die Speicherbauelemente des gleichen Speichermoduls zur Verfügung stellen.
  • 14 zeigt ein Zeitablauf- bzw. Timingdiagramm eines Schreibvorgangs des Speichermoduls 200 mit den Speicherbauelementen 300M1 bis 300M9. Wie dargestellt ist, wird eine ansteigende Flanke des Systemtaktsignals am ersten Speicherbauelement 300M1 empfangen, bevor es vom fünften Speicherbauelement 300M5 empfangen wird, was durch die Signale CK1 und CK5 dargestellt wird, und eine ansteigende Flanke des Systemtaktsignals wird am fünften Speicherbauelement 300M5 empfangen, bevor es vom neunten Speicherbauelement 300M9 empfangen wird, was durch die Signale CK5 und CK9 dargestellt wird. Wie oben ausgeführt ist, können selektive Modusregistersetzvorgänge Einstellungen der internen Taktsignale iCLK1 bis iCLK9 so vornehmen, dass die internen Taktsignale ungefähr synchronisiert sind.
  • Während des Schreibvorgangs wechseln die Datenabtastsignale DQS für jedes der Speicherbauelemente von einem Zustand (Hi-Z) mit hoher Impedanz in einen niedrigen logischen Zustand und die Datenabtastsignale werden für eine DQS-Kopfperiode auf dem niedrigen Pegel gehalten, bevor die Datensignale DATA auf den entsprechenden Datenbussen aufgebaut werden. Nachfolgende Übergänge des Datenabtastsignals können die Bereitstellung von neuen Daten D1 bis D4 für jedes der Speicherbauelemente auf dem entsprechenden Datenbus anzeigen. Entsprechend kann ein Versatz zwischen dem Übergang vom Zustand Hi-Z auf den Zustand mit niedriger Impedanz und einer ansteigenden Flanke des Systemtaktsignals, welches von jedem Speicherbauelement empfangen wird, die Hochfrequenzspeichervorgänge begrenzen. Durch eine ungefähre Synchronisation der internen Taktsignale der verschiedenen Speicherbauelemente können die Datenabtastsignale im Bezug auf die internen Taktsignale der verschiedenen Speicherbauelemente ungefähr synchronisiert werden, so dass die Betriebsfrequenz erhöht werden kann.
  • Das Zeitablaufdiagramm aus 15 zeigt selektive Modusregistersetzvorgänge für jedes der Speicherbauelemente 300M1 bis 300Mn aus 12. Im Ausführungsbeispiel gemäß 15 werden die Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 bis IDn über Datenmaskierungsleitungen an Datenmaskierungsanschlüsse des entsprechenden Speicherbauelements 300M1 bis 300Mn während selektiver Modusregistersetzvorgänge angelegt. Während Lese- und/oder Schreibvorgängen werden die Datenmaskierungsleitungen und Datenmaskierungsanschlüsse benutzt, um Datenmaskierungssignale an das entsprechende Speicherbauelement anzulegen. Da die Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 bis IDn über Datenmaskierungsleitungen und Datenmaskierungsanschlüsse zur Verfügung gestellt werden, werden die Modusregistersetzfreigabe-/Modusregistersperrsignale in 15 mit DM1 bis DMn bezeichnet.
  • Wie aus 15 ersichtlich ist, kann ein erster Modusregistersetzbefehl MRS1 über den Takt-/Befehls-/Adressensignalbus 112 angelegt werden, ein freigebendes Modusregistersetzfreigabe-/Modusregistersperrsignal ID1 kann als DM1 an das erste Speicherbauelement 300M1 angelegt werden und sperrende Modusregistersetzfreigabe-/Modusregistersperrsignale ID2 bis IDn können als DM2 bis DMn an die Speicherbauelemente 300M2 bis 300Mn während eines ersten Modusregistersetzvorgangs C1 angelegt werden. Entsprechend kann der erste Modusregistersetzvorgang C1 eine Verzögerungseinstellung für das interne Taktsignal iCLK1 des Speicherbauelements 300M1 zur Verfügung stellen.
  • Während eines zweiten Modusregistersetzvorgangs C2 kann ein zweiter Modusregistersetzbefehl MRS2 über den Takt-/Befehls-/Adressensignalbus 112 angelegt werden, ein freigebendes Modusregistersetzfreigabe-/Modusregistersperrsignal ID2 kann als DM2 an das zweite Speicherbauelement 300M2 angelegt werden und sperrende Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 und ID3 bis IDn können als DM1 und DM3 bis DMn an die Speicherbauelemente 300M1 und 300M3 bis 300Mn angelegt werden. Entsprechend kann der zweite Modusregistersetzvorgang C2 eine Verzögerungseinstellung für das interne Taktsignal iCLK2 des Speicherbauelements 300M2 zur Verfügung stellen.
  • Während eines n-ten Modusregistersetzvorgangs Cn kann ein n-ter Modusregistersetzbefehl MRSn über den Takt-/Befehls-/Adressensignalbus 112 angelegt werden, ein freigebendes Modusregistersetzfreigabe-/Modusregistersperrsignal IDn kann als DMn an das n-te Speicherbauelement 300Mn angelegt werden und sperrende Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 bis ID(n-1) können als DM1 bis DM(n-1) an die Speicherbauelemente 300M1 bis 300M(n-1) angelegt werden. Entsprechend kann der n-te Modusregistersetzvorgang Cn eine Verzögerungseinstellung für das interne Taktsignal iCLKn des Speicherbauelements 300Mn zur Verfügung stellen.
  • Gemäß der Ausführungsform der 15 sind keine zusätzlichen zugeordneten Modusregistersetzfreigabe-/Modusregistersperrsignalleitungen und Modusregistersetzfreigabe-/Modusregistersperrsignalanschlüsse erforderlich, da vorhandene Datenmaskierungsleitungen und Datenmaskierungsanschlüsse verwendet werden. Daher können erfindungsgemäße Modusregistersetzvorgänge ohne Vergrößerung der Anschlussanzahl des Speicherbauelements zur Verfügung gestellt werden, welche die selektiven Modusregistersetzvorgänge unterstützen.
  • Das Zeitablaufdiagramm aus 16 zeigt selektive Modusregistersetzvorgänge für jedes der Speicherbauelemente 300M1 bis 300Mn aus 12. Im Ausführungsbeispiel gemäß 16 werden die Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 bis IDn über Datenabtastleitungen an Datenabtastanschlüsse des entsprechenden Speicherbauelements 300M1 bis 300Mn während selektiver Modusregistersetzvorgänge angelegt. Während Lese- und/oder Schreibvorgängen werden die Datenabtastleitungen und Datenabtastanschlüsse benutzt, um Datenabtastsignale an das entsprechende Speicherbauelement anzulegen. Da die Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 bis IDn über Datenabtastleitungen und Datenabtastanschlüsse zur Verfügung gestellt werden, werden die Modusregistersetzfreigabe-/Modusregistersperrsignale in 16 mit DQS1 bis DQSn bezeichnet.
  • Wie aus 16 ersichtlich ist, kann ein erster Modusregistersetzbefehl MRS1 über den Takt-/Befehls-/Adressensignalbus 112 angelegt werden, ein freigebendes Modusregistersetzfreigabe-/Modusregistersperrsignal ID1 kann als DQS1 an das erste Speicherbauelement 300M1 angelegt werden und sperrende Modusregistersetzfreigabe-/Modusregistersperr signale ID2 bis IDn können als DQS2 bis DQSn an die Speicherbauelemente 300M2 bis 300Mn während eines ersten Modusregistersetzvorgangs C1 angelegt werden. Entsprechend kann der erste Modusregistersetzvorgang C1 eine Verzögerungseinstellung für das interne Taktsignal iCLK1 des Speicherbauelements 300M1 zur Verfügung stellen.
  • Während eines zweiten Modusregistersetzvorgangs C2 kann ein zweiter Modusregistersetzbefehl MRS2 über den Takt-/Befehls-/Adressensignalbus 112 angelegt werden, ein freigebendes Modusregistersetzfreigabe-/Modusregistersperrsignal ID2 kann als DQS2 an das zweite Speicherbauelement 300M2 angelegt werden und sperrende Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 und ID3 bis IDn können als DQS1 und DQS3 bis DQSn an die Speicherbauelemente 300M1 und 300M3 bis 300Mn angelegt werden. Entsprechend kann der zweite Modusregistersetzvorgang C2 eine Verzögerungseinstellung für das interne Taktsignal iCLK2 des Speicherbauelements 300M2 zur Verfügung stellen.
  • Während eines n-ten Modusregistersetzvorgangs Cn kann ein n-ter Modusregistersetzbefehl MRSn über den Takt-/Befehls-/Adressensignalbus 112 angelegt werden, ein freigebendes Modusregistersetzfreigabe-/Modusregistersperrsignal IDn kann als DQSn an das n-te Speicherbauelement 300Mn angelegt werden und sperrende Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 bis ID(n-1) können als DQS1 bis DQS(n-1) an die Speicherbauelemente 300M1 bis 300M(n-1) angelegt werden. Entsprechend kann der n-te Modusregistersetzvorgang Cn eine Verzögerungseinstellung für das interne Taktsignal iCLKn des Speicherbauelements 300Mn zur Verfügung stellen.
  • Gemäß der Ausführungsform der 16 sind keine zusätzlichen zugeordneten Modusregistersetzfreigabe-/Modusregistersperrsignalleitungen und Modusregistersetzfreigabe-/Modusregistersperrsignalanschlüs se erforderlich, da vorhandene Datenabtastleitungen und Datenabtastanschlüsse verwendet werden. Daher können erfindungsgemäße Modusregistersetzvorgänge ohne Vergrößerung der Anschlussanzahl des Speicherbauelements zur Verfügung gestellt werden, welche die selektiven Modusregistersetzvorgänge unterstützen.
  • Das Zeitablaufdiagramm aus 17 zeigt selektive Modusregistersetzvorgänge für jedes der Speicherbauelemente 300M1 bis 300Mn aus 12. Im Ausführungsbeispiel gemäß 17 werden die Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 bis IDn über Datensignalleitungen an Datensignalanschlüsse des entsprechenden Speicherbauelements 300M1 bis 300Mn während selektiver Modusregistersetzvorgänge angelegt. Während Lese- und/oder Schreibvorgängen werden die Datensignalleitungen und Datensignalanschlüsse benutzt, um Daten zu übertragen, welche aus dem entsprechenden Speicherbauelement gelesen werden oder welche in das entsprechende Speicherbauelement geschrieben werden. Da die Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 bis IDn über Datensignalleitungen und Datensignalanschlüsse zur Verfügung gestellt werden, werden die Modusregistersetzfreigabe-/Modusregistersperrsignale in 17 mit DQ1 bis DQn bezeichnet. Eine Mehrzahl von Datensignalanschlüssen kann an jedem Speicherbauelement zur Verfügung gestellt werden, während ein einziger der Datensignalanschlüsse an jedem Speicherbauelement während selektiver Modusregistersetzvorgänge benutzt wird, um das Modusregistersetzfreigabe-/Modusregistersperrsignal zu empfangen.
  • Wie aus 17 ersichtlich ist, kann ein erster Modusregistersetzbefehl MRS1 über den Takt-/Befehls-/Adressensignalbus 112 angelegt werden, ein freigebendes Modusregistersetzfreigabe-/Modusregistersperrsignal ID1 kann als DQ1 an das erste Speicherbauelement 300M1 angelegt werden und sperrende Modusregistersetzfreigabe-/Modusregistersperrsignale ID2 bis IDn können als DQ2 bis DQn an die Speicher bauelemente 300M2 bis 300Mn während eines ersten Modusregistersetzvorgangs C1 angelegt werden. Entsprechend kann der erste Modusregistersetzvorgang C1 eine Verzögerungseinstellung für das interne Taktsignal iCLK1 des Speicherbauelements 300M1 zur Verfügung stellen.
  • Während eines zweiten Modusregistersetzvorgangs C2 kann ein zweiter Modusregistersetzbefehl MRS2 über den Takt-/Befehls-/Adressensignalbus 112 angelegt werden, ein freigebendes Modusregistersetzfreigabe-/Modusregistersperrsignal ID2 kann als DQ2 an das zweite Speicherbauelement 300M2 angelegt werden und sperrende Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 und ID3 bis IDn können als DQ1 und DQ3 bis DQn an die Speicherbauelemente 300M1 und 300M3 bis 300Mn angelegt werden. Entsprechend kann der zweite Modusregistersetzvorgang C2 eine Verzögerungseinstellung für das interne Taktsignal iCLK2 des Speicherbauelements 300M2 zur Verfügung stellen.
  • Während eines n-ten Modusregistersetzvorgangs Cn kann ein n-ter Modusregistersetzbefehl MRSn über den Takt-/Befehls-/Adressensignalbus 112 angelegt werden, ein freigebendes Modusregistersetzfreigabe-/Modusregistersperrsignal IDn kann als DQn an das n-te Speicherbauelement 300Mn angelegt werden und sperrende Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 bis ID(n-1) können als DQ1 bis DQ(n-1) an die Speicherbauelemente 300M1 bis 300M(n-1) angelegt werden. Entsprechend kann der n-te Modusregistersetzvorgang Cn eine Verzögerungseinstellung für das interne Taktsignal iCLKn des Speicherbauelements 300Mn zur Verfügung stellen.
  • Gemäß der Ausführungsform der 17 sind keine zusätzlichen zugeordneten Modusregistersetzfreigabe-/Modusregistersperrsignalleitungen und Modusregistersetzfreigabe-/Modusregistersperrsignalanschlüsse erforderlich, da vorhandene Datensignalleitungen und Datensignal anschlüsse verwendet werden. Daher können erfindungsgemäße Modusregistersetzvorgänge ohne Vergrößerung der Anschlussanzahl des Speicherbauelements zur Verfügung gestellt werden, welche die selektiven Modusregistersetzvorgänge unterstützen.
  • Wie oben ausgeführt ist, können erfindungsgemäße Modusregistersetzvorgänge benutzt werden, um selektiv Zeitabläufe der internen Taktsignale von verschiedenen Speicherbauelementen einzustellen, welche sich einen gemeinsamen Takt-/Befehls-/Adressensignalbus teilen. Zusätzlich oder alternativ können erfindungsgemäße Modusregistersetzvorgänge benutzt werden, um selektiv andere Betriebscharakteristika als den Zeitablauf der internen Taktsignale der Speicherbauelemente zu setzen, einzustellen und/oder zu verändern, welche sich einen gemeinsamen Takt-/Befehls-/Adressensignalbus teilen.
  • Zusätzlich können andere erfindungsgemäße Ausführungsformen als das in 7 dargestellte Layout der Speichermodule zur Verfügung gestellt werden. Wie aus 18 ersichtlich ist, kann der Takt-/Befehls-/Adressensignalbus 112A an einem Ende einer Reihe von Speicherbauelementen 300M1 bis 300M9 in das Speichermodul 200A eintreten und am anderen Ende der Reihe von Speicherbauelementen können Abschlüsse 400A für die Leitungen des Busses 112 zur Verfügung gestellt werden. Insbesondere können die Abschlüsse Widerstände umfassen, welche zwischen dem Ende der entsprechenden Leitung und einer Referenzspannung, wie der Versorgungsspannung Vcc, eingeschleift sind. Durch Bereitstellung der Abschlüsse 400A kann die Qualität von Takt-, Befehls- und/oder Adressensignalen verbessert werden, welche entlang der Leitungen des Takt-/Befehls-/Adressensignalbusses 112 zur Verfügung gestellt werden.
  • Wie aus 19 ersichtlich ist, kann ein Takt-/Befehls-/Adressensignalbus 112B zwischen Speicherbauelementen in der Reihe von Spei cherbauelementen 300M1 bis 300M9 in das Speichermodul 200B eintreten und der Bus 112 kann in entgegengesetzte Richtungen fortgeführt werden. Zudem können Abschlüsse 400B für den Bus 112 an entgegengesetzten Enden der Reihe von Speicherbauelementen 300M1 bis 300M9 zur Verfügung gestellt werden. Jede Leitung des Busses 112 kann daher mit einem Widerstandspaar abgeschlossen werden, wobei ein erster Widerstand des Paares die Leitung am ersten Ende der Reihe von Speicherbauelementen abschließt und ein zweiter Widerstand des Paares die Leitung am anderen Ende der Reihe von Speicherbauelementen abschließt. Durch die Bereitstellung des Busses, welcher ungefähr in der Mitte der Reihe von Speicherbauelementen eingeführt wird, kann der Versatz des von verschiedenen Speicherbauelementen in der Reihe empfangenen Systemtaktsignals reduziert werden. Im Ausführungsbeispiel gemäß 7 kann ein Übergang des Systemtaktsignals am Speicherbauelement 300M9 eine Zeitperiode von 8T nach dem am Speicherbauelement 300M1 empfangenen Übergang empfangen werden. Unter der Voraussetzung einer zusätzlichen Ausbreitungsverzögerungszeit von T für jedes der Speicherbauelemente entlang des Busses 112B aus 19 kann ein Übergang des Systemtaktsignals am Speicherbauelement 300M1 nach einer Zeitperiode von 4T nach Empfang des Übergangs am Speicherbauelement 300M5 empfangen werden. Entsprechend kann ein maximaler Versatz des Systemtaktsignals, welches von verschiedenen Speicherbauelementen des Moduls 200B empfangen wird, um einen Faktor zwei reduziert werden.
  • Wie aus 20 ersichtlich ist, können getrennte Takt-/Befehls-/Adressensignalbusse 112C und 114C für verschiedene Gruppen von Speicherbauelementen in einer Reihe des Speichermoduls 200C zur Verfügung gestellt werden. Die Speicherbauelemente 300M1 bis 300M5 können beispielsweise entlang dem Bus 112C bereitgestellt werden und die Speicherbauelemente 300M6 bis 300M9 können entlang dem Bus 114C bereitgestellt werden. Zudem können am Ende von jedem der Busse 112C und 114C Abschlüsse 400C zur Verfügung gestellt werden. Während die dargestellten Busse 112C und 114C in der Mitte in die Reihe der Speicherbauelemente eintreten und die Abschlüsse 400C am Ende der Reihe von Speicherbauelementen angeordnet sind, können die Busse 112C und 114C alternativ an entgegengesetzten Enden der Reihe von Speicherbauelementen eintreten und die Abschlüsse in der Mitte der Reihe von Speicherbauelementen zur Verfügung gestellt werden. Ein maximaler Versatz des von verschiedenen Speicherbauelementen empfangenen Übergangs des Systemtaktsignals kann analog zu den Ausführungen zu 19 reduziert werden.
  • Durch die Bereitstellung von getrennten Bussen 112C und 114C können die erfindungsgemäßen selektiven Modusregistersetzvorgänge für verschiedene Speicherbauelemente des Moduls 200C gleichzeitig ausgeführt werden. Wird ein getrennter selektiver Modusregistersetzvorgang für jedes der Speicherbauelemente 300M1 bis 300M9 ausgeführt, dann können beispielsweise fünf sequentielle Modusregistersetzvorgänge für die Speicherbauelemente 300M1 bis 300M5 parallel zu vier sequentiellen Modusregistersetzvorgängen für die Speicherbauelemente 300M6 bis 300M9 ausgeführt werden. Dadurch kann eine erforderliche Zeitdauer zur Ausführung von getrennten selektiven Modusregistersetzvorgängen für neun Speicherbauelemente durch die Verwendung von zwei getrennten Takt-/Befehls-/Adressensignalbussen verglichen mit neun sequentiellen Modusregistersetzvorgängen unter Verwendung von einem Takt-/Befehls-/Adressensignalbus reduziert werden.
  • Wie aus 21 ersichtlich ist, kann ein Takt-/Befehls-/Adressensignalbus 112D von einer Speichersteuerschaltung in ein Register 500A geführt werden, welches getrennt gepufferte Takt-/Befehls-/Adressensignale auf Bussen 504A und 504B zur Verfügung stellt. Zur Verbesserung eines Systemtaktsignals, welches von der Speichersteuerschaltung empfangen wird, kann ein Phasenregelkreis (PLL) 502 bereitgestellt werden und Abschlüsse 400D können an den Enden der Busse 504A und 504B zur Verfügung gestellt werden. Durch die Bereitstellung der getrennten Busse 504A und 504B, welche beide vom Register 500A versorgt werden, kann der maximale Versatz eines Übergangs des von verschiedenen Speicherbauelementen empfangenen Systemtaktsignals reduziert werden. Wie dargestellt ist, können das Register 500A und der Phasenregelkreis 502 gemeinsam zur Verfügung gestellt werden. Alternativ kann das Register 500A ohne Phasenregelkreis 502 zur Verfügung gestellt werden oder der Phasenregelkreis 502 kann ohne Register 500A zur Verfügung gestellt werden.
  • Wie aus 22 ersichtlich ist, können Takt-/Befehls-/Adressensignale und Datensignale für alle Speicherbauelemente des Speichermoduls 200E von einer Speichersteuerschaltung einem Register 500B zur Verfügung gestellt werden, und die Takt-/Befehls-/Adressensignale können getrennt gepuffert und auf Bussen 604A und 604B zur Verfügung gestellt werden, wie oben unter Bezugnahme auf 21 ausgeführt ist. Zusätzlich kann das Register 500B getrennte Datensignale DATA, getrennte Datenmarkierungssignale DM und getrennte Datenabtastsignale DQS über getrennte Busse an jedes der Speicherbauelemente 300M1 bis 300M9 anlegen. Zudem können Abschlüsse 400E für jeden der Busse 604A und 604B zur Verfügung gestellt werden. Obwohl es in 22 nicht dargestellt ist, kann ein Phasenregelkreis (PLL) für das Systemtaktsignal zur Verfügung gestellt werden, wie es im Zusammenhang mit 21 beschrieben ist.
  • Wie aus 23 ersichtlich ist, kann eine Fly-by-Topologie für den Takt-/Befehls-/Adressensignalbus 112 zur Verfügung gestellt werden, wobei der Takt-/Befehls-/Adressensignalbus 112 zwischen den Speicherbauelementen der Reihe von Speicherbauelementen 300M1 bis 300M9 in das Speichermodul 200E eintritt. Eine solche Topologie kann ein vorteil haftes Layout für die Kopplung mit einer Speichersteuerschaltung zur Verfügung stellen.
  • Wie oben ausgeführt ist, können erfindungsgemäße selektive Modusregistersetzvorgänge benutzt werden, um selektiv Zeitabläufe der internen Taktsignale von verschiedenen Speicherbauelementen einzustellen, welche einen gemeinsamen Takt-/Befehls-/Adressensignalbus teilen. Zusätzlich oder alternativ können erfindungsgemäße selektive Modusregistersetzvorgänge benutzt werden, um selektiv andere Betriebscharakteristika als den Zeitablauf der internen Taktsignale der Speicherbauelemente zu setzen, einzustellen und/oder zu verändern, welche einen gemeinsamen Takt-/Befehls-/Adressensignalbus teilen. Erfindungsgemäße selektive Modusregistersetzvorgänge können beispielsweise benutzt werden, um verschiedene Treiberstärken für verschiedene Speicherbauelemente zu setzen, welche eine gemeinsamen Takt-/Befehls-/Adressensignalbus teilen.
  • Jedes Speicherbauelement 300M1 bis 300M9 des Speichermoduls 200 kann einen entsprechenden Daten-E/A-PufFer 330 umfassen, wie im Zusammenhang mit 7 und 8 ausgeführt ist. Zudem können Datensignale DATA für jedes Speicherbauelement 300 eine Mehrzahl von Datenbits DQ umfassen und die internen Datensignale iDATA für jedes Speicherbauelement 300 können eine entsprechende Mehrzahl von internen Datenbits iDQ umfassen. Entsprechend kann der Daten-E/A-Puffer 330 eine Mehrzahl von Ausgabetreibern 150 umfassen, welche zur Konvertierung von jedem internen Datenbit iDQ in ein entsprechendes Datenbit DQ benutzt werden, welches an einem entsprechenden E/A-Anschluss 152 des Speicherbauelements zur Verfügung gestellt wird, wie beispielsweise in 24 dargestellt ist.
  • Insbesondere kann der Ausgabetreiber 150 eine Primärtreiberschaltung, welche Transistoren 130 und 140 umfasst, und eine Ergänzungstreiber schaltung umfassen, welche Transistoren 132, 134, 142 und 144 umfasst. Während eines Lesevorgangs kann ein internes Datenbit iDQ mit einem logischen Wert „1" den Transistor 140 leitend schalten und den Transistor 130 sperrend schalten, so dass der E/A-Anschluss 152 über den Transistor 140 mit der Massespannung VSS gekoppelt wird und das Datenbit DQ einen logischen Wert „0" aufweist. Während eines Lesevorgangs kann das interne Datenbit iDQ mit einem logischen Wert „0" den Transistor 140 sperrend schalten und den Transistor 130 leitend schalten, so dass der E/A-Anschluss 152 über den Transistor 130 mit der Versorgungsspannung VDD gekoppelt wird und das Datenbit DQ einen logischen Wert „1" aufweist. Daher führt die Primärtreiberschaltung mit den Transistoren 130 und 140 die logische Funktion des Ausgabetreibers 150 aus. Die Ergänzungstreiberschaltung mit den Transistoren 132, 134, 142 und 144 kann durch Bereitstellen eines Signals CON mit einem logischen Wert „0" und durch Bereitstellen des invertierten Signals /CON mit einem logischen Wert „1" gesperrt werden, so dass die Transistoren 132 und 142 sperrend geschaltet sind.
  • Die Stärke des Ausgabetreibers 150 kann durch Bereitstellen des Signals CON mit dem logischen Wert „1" und durch Bereitstellen des invertierten Signals /CON mit dem logischen Wert „0" erhöht werden, so dass die Transistoren 132 und 142 leitend geschaltet werden und die Ergänzungstreiberschaltung freigegeben wird. Während eines Lesevorgangs mit der freigegebenen Ergänzungstreiberschaltung kann ein internes Datenbit iDQ mit einem logischen Wert „1" die Transistoren 140 und 144 leitend schalten und die Transistoren 130 und 134 sperrend schalten, so dass der E/A-Anschluss 152 über die Transistoren 140 und 144 mit der Massespannung VSS gekoppelt wird und das Datenbit DQ einen logischen Wert „0" aufweist. Während eines Lesevorgangs mit der freigegebenen Ergänzungstreiberschaltung kann das interne Datenbit iDQ mit einem logischen Wert „0" die Transistoren 140 und 144 sperrend schalten und die Transistoren 130 und 134 leitend schalten, so dass der E/A- Anschluss 152 über die Transistoren 130 und 134 mit der Versorgungsspannung VDD gekoppelt wird und das Datenbit DQ einen logischen Wert „1" aufweist. Mit der freigegebenen Ergänzungstreiberschaltung führen die Primärtreiberschaltung und die Ergänzungstreiberschaltung parallel die logische Funktion des Ausgabetreibers 150 aus, wodurch die Treiberstärke des Ausgabetreibers 150 erhöht wird.
  • Daher können selektive Modusregistersetzvorgänge für jedes der Speicherbauelemente 300M1 bis 300M9 ausgeführt werden, um verschiedene Ausgabetreibercharakteristika für verschiedene Speicherbauelemente zu setzen, welche einen gemeinsamen Takt-/Befehls-/Adressensignalbus 112 teilen. Wie oben ausgeführt ist, kann ein Modusregistersetzbefehl während des Modusregistersetzvorgangs über Adressenleitungen des Takt-/Befehls-/Adressensignalbusses 112 zur Verfügung gestellt werden und ein freigebendes Modusregistersetzfreigabe-/Modusregistersperrsignal kann dem oder den Speicherbauelement(en) zur Verfügung gestellt werden, an welche(s) der Modusregistersetzbefehl angelegt werden soll. Zudem kann ein logischer Wert eines einzigen Bit des Modusregistersetzbefehls definieren, ob alle Ausgabetreiber des Speicherbauelements eine erhöhte oder reduzierte Treiberstärke bereitstellen sollen. Alternativ kann ein erster selektiver Modusregistersetzvorgang für eine erste Mehrzahl von Speicherbauelementen durchgeführt werden, für welche eine erste Ausgabetreiberstärke gewünscht wird, und ein zweiter selektiver Modusregistersetzvorgang für eine zweite Mehrzahl von Speicherbauelementen durchgeführt werden, für welche eine zweite Ausgabetreiberstärke gewünscht wird.
  • In weiteren alternativen Ausführungsformen kann ein selektiver Modusregistersetzvorgang für verschiedene Treiberstärken der Ausgabetreiber eines gleichen Speicherbauelements bereitgestellt werden. Datensignale DATA für das Speicherbauelement können acht Datenbits DQ umfassen und jedes Speicherbauelement kann acht entsprechende Ausgabe treiber umfassen. Entsprechend können acht Bit eines selektiven Modusregistersetzbefehls für ein Speicherbauelement eine Treiberstärke für acht entsprechende Ausgabetreiber definieren.
  • 25 zeigt ein Blockdiagramm eines weiteren Ausführungsbeispiels eines erfindungsgemäßen Speichersystems 1900. Wie aus 25 ersichtlich ist, umfasst das Speichersystem 1900 eine Speichersteuerschaltung 1910 und ein Speichermodul 1920, welches eine Mehrzahl von Speicherbauelementen 1930M1 bis 1930M9 umfasst. Die Speichersteuerschaltung 1910 steuert die Speicherbauelemente 1930M1 bis 1930M9 durch Nutzung eines Taktsignals CK und eines Befehls- und Adressensignals CA und erzeugt Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 bis ID9 zum selektiven Steuern der Speicherbauelemente 1930M1 bis 1930M9.
  • In einem ersten Modus werden die Speicherbauelemente 1930M1 bis 1930M9 in Reaktion auf die Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 bis ID9 und das Befehls- und Adressensignal jeweils auf verschiedene Betriebsarten gesetzt. In einem zweiten Modus arbeiten die Speicherbauelemente 1930M1 bis 1930M9 in Reaktion auf ein vorbestimmtes Befehls- und Adressensignal CA in gesetzten Betriebsmodi.
  • Hierbei ist der erste Modus ein Modus zum Setzen der Speicherbauelemente 1930M1 bis 1930M9 in einen korrespondierenden Betriebsmodus, bevor die Speicherbauelemente 1930M1 bis 1930M9 normal betrieben werden, und der zweite Modus ist ein Modus für einen Normalbetrieb der Speicherbauelemente 1930M1 bis 1930M9.
  • Das bedeutet, dass im ersten Modus die Speicherbauelemente1930M1 bis 1930M9 in Reaktion auf ein Befehls- und Adressensignal CA jeweils auf korrespondierende Betriebsmodi gesetzt werden. Hierbei ist das Setzen eines Betriebsmodus für jedes der Speicherbauelemente von der Aktivierung eines korrespondierenden Modusregistersetzfreigabe-/Modusregistersperrsignals ID1 bis ID9 abhängig.
  • In anderen Worten ausgedrückt, jedes Speicherbauelement 1930M1 bis 1930M9 wird in Reaktion auf ein Befehls- und Adressensignal CA auf einen korrespondierenden Betriebsmodus gesetzt, wenn das korrespondierende Modusregistersetzfreigabe-/Modusregistersperrsignal ID1 bis ID9 aktiviert ist. Ist das korrespondierende Modusregistersetzfreigabe-/Modusregistersperrsignal ID1 bis ID9 deaktiviert, dann reagieren die Speicherbauelemente 1930M1 bis 1930M9 nicht auf das Befehls- und Adressensignal CA. Entsprechend ist es möglich, die Betriebsmodi der Speicherbauelemente 1930M1 bis 1930M9 durch Benutzen der Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 bis ID9 verschieden zueinander zu setzen.
  • Werden beispielsweise, während ein Befehls- und Adressensignal CA angelegt ist, Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 bis ID5 aktiviert, welche mit den Speicherbauelementen 1930M1 bis 1930M5 korrespondieren, und werden Modusregistersetzfreigabe-/Modusregistersperrsignale ID6 bis ID9 deaktiviert, welche mit den Speicherbauelementen 1930M6 bis 1930M9 korrespondieren, dann werden nur die Speicherbauelemente 1930M1 bis 1930M5 in Reaktion auf das Befehls- und Adressensignal CA auf den Betriebsmodus gesetzt und die Speicherbauelemente 1930M6 bis 1930M9 reagieren nicht auf das Befehls- und Adressensignal CA.
  • Danach werden, wenn die Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 bis ID5 deaktiviert sind, die Modusregistersetzfreigabe-/Modusregistersperrsignale ID6 bis ID9 aktiviert und ein Befehls- und Adressensignal CA zum Setzen eines verschiedenen Betriebsmodus angelegt, wobei die Speicherbauelemente 1930M6 bis 1930M9 auf ei nen anderen Betriebsmodus als die Speicherbauelemente 1930M1 bis 1930M5 gesetzt werden.
  • Nachdem die Speicherbauelemente 1930M1 bis 1930M9 in einem ersten Modus auf verschiedene Betriebsmodi gesetzt sind, wird im zweiten Modus ein vorbestimmtes Befehls- und Adressensignal CA angelegt, um die Speicherbauelemente 1930M1 bis 1930M9 in den verschiedenen Betriebsmodi zu betreiben.
  • Entsprechend dem vorliegenden Ausführungsbeispiel werden die Speicherbauelemente 1930M1 bis 1930M5 in Reaktion auf ein Befehls- und Adressensignal CA auf einen Auffrischungsmodus gesetzt, wenn die Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 bis ID5 aktiviert werden, welche mit den Speicherbauelementen 1930M1 bis 1930M5 korrespondieren. Werden die Modusregistersetzfreigabe-/Modusregistersperrsignale ID6 bis ID9 aktiviert, welche mit den Speicherbauelementen 1930M6 bis 1930M9 korrespondieren, dann werden die Speicherbauelemente 1930M6 bis 1930M9 in Reaktion auf ein Befehls- und Adressensignal CA auf einen tiefen Energiesparmodus gesetzt.
  • Im tiefen Energiesparmodus werden interne Spannungsquellen der Speicherbauelemente abgeschaltet und externe Spannungsquellen der Speicherbauelemente bleiben angeschaltet. Entsprechend kann in einem Speicherbauelement, welches in einem tiefen Energiesparmodus ist, kein Auffrischungsvorgang ausgeführt werden. Das bedeutet, dass, während ein Befehls- und Adressensignal CA zum Setzen eines Auffrischungsmodus angelegt ist, die Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 bis ID5 aktiviert sind, welche mit den Speicherbauelementen 1930M1 bis 1930M5 korrespondieren, und die Modusregistersetzfreigabe-/Modusregistersperrsignale ID6 bis ID9 deaktiviert sind, welche mit den Speicherbauelementen 1930M6 bis 1930M9 korrespondieren.
  • Entsprechend sind die Speicherbauelemente 1930M1 bis 1930M5 in Reaktion auf das an die Speicherbauelemente 1930M1 bis 1930M5 angelegte Befehls- und Adressensignal CA auf einen Auffrischungsmodus gesetzt und die verbleibenden Speicherbauelemente 1930M6 bis 1930M9 sind nicht auf den Auffrischungsmodus gesetzt. Danach werden, wenn die Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 bis ID5 deaktiviert sind, die Modusregistersetzfreigabe-/Modusregistersperrsignale ID6 bis ID9 aktiviert und ein Befehls- und Adressensignal CA zum Setzen eines tiefen Energiesparmodus angelegt, wobei die Speicherbauelemente 1930M6 bis 1930M9 auf den tiefen Energiesparmodus gesetzt werden.
  • Der interne Aufbau von jedem Speicherbauelement, welches in Reaktion auf die Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 bis ID9 und das Befehls- und Adressensignal CA in einen Auffrischungsmodus oder in einen tiefen Energiesparmodus gesetzt wird, ist dem Fachmann bekannt, so dass hier auf eine detaillierte Beschreibung verzichtet wird. Im zweiten Modus, in welchem das Speichermodul 1920 normal arbeitet, wenn ein Befehls- und Adressensignal CA zum Ausführen eines Auffrischungsvorgangs angelegt wird, führen die Speicherbauelemente 1930M1 bis 1930M5 einen Auffrischungsvorgang durch und die Speicherbauelemente 1930M6 bis 1930M9 arbeiten im tiefen Energiesparmodus.
  • Hierbei ist es ebenfalls möglich, dass das Befehls- und Adressensignal CA zur Ausführung eines tiefen Energiesparmodus anstatt des Befehls- und Adressensignals CA zum Ausführen des Auffrischungsvorgangs angelegt wird. Das bedeutet, dass im zweiten Modus das Befehls- und Adressensignal CA zum Betreiben der Speicherbauelemente in ver schiedenen Betriebsmodi willkürlich gesetzt werden kann. Entsprechend können Speicherbauelemente zum Speichern von Daten, welche erhalten werden sollen, auf einen Auffrischungsmodus gesetzt werden und Speicherbauelemente zum Speichern von Daten, welche gelöscht werden können, können auf einen tiefen Energiesparmodus gesetzt werden. Dadurch ist es möglich, den Energieverbrauch zu senken.
  • Das technische Konzept der vorliegenden Erfindung ist nicht auf das Speichermodul 1920 gemäß 25 beschränkt, sondern kann auch auf die Ausführungsformen gemäß 18 bis 23 angewendet werden. Das von der Speichersteuerschaltung 1910 erzeugte Befehls- und Adressensignal CA kann ein Modusregistersetzbefehl (MRS-Befehl) sein. Dies wird nachfolgend unter Bezugname auf 8B beschrieben.
  • Allgemein umfasst ein MRS-Befehl einen Adressecodebereich A0 bis A12 und zwei Bankadressenbereiche BA0 und BA1. A0 bis A12 und BA0 und BA1 bezeichnen jeweils Adressencodes und Bankadressen, können aber auch Adresseanschlüsse bezeichnen. Logische Werte der Adressencodes, wie eine Bündellänge und eine CAS-Latenz, werden entsprechend den Adressencodes festgelegt.
  • Ob ein aktueller Zyklus ein MRS-Zyklus ist oder nicht, wird gemäß den logischen Werten der Bankadresse entschieden. Die Adressencodes und die Bankadresse werden zusammen als „MRS-Schlüsseladressencode" bezeichnet. Ein im vorliegenden Ausführungsbeispiel benutzter MRS-Befehl umfasst eine dritte Bankadresse BA2.
  • Ob die Speichersteuerschaltung 1910 ein Modusregistersetzfreigabe-/Modusregistersperrsignal ID aktiviert, wird gemäß der dritten Bankadresse BA2 des MRS-Schlüsseladressencodes eines MRS-Befehls entschieden. Ist die dritte Bankadresse BA2 auf einem niedrigen Pegel, dann deaktiviert die Speichersteuerschaltung 1910 das Modusregister setzfreigabe-/Modusregistersperrsignal ID. Dies entspricht einem herkömmlichen MRS-Befehl, ohne die dritte Bankadresse BA2 des MRS-Schlüsseladressencodes.
  • Im Gegensatz dazu aktiviert die Speichersteuerschaltung 1910, wenn die dritte Bankadresse BA2 des MRS-Schlüsseladressencodes einen hohen logischen Pegel aufweist, das Modusregistersetzfreigabe-/Modusregistersperrsignal ID und gibt es aus. Im dargestellten Ausführungsbeispiel können, wenn die dritte Bankadresse BA2 des Befehls- und Adressensignals CA, welches dem MRS-Befehl entspricht, einen hohen Pegel aufweist, die Speicherbauelemente 1930M1 bis 1930M9 gemäß dem Adressencode A0 bis A12 auf einen Auffrischungsmodus oder einen tiefen Energiesparmodus gesetzt werden. Der MRS-Befehl kann verschiedene Betriebsmodi definieren, wie aus 8B ersichtlich ist. Ist beispielsweise die dritte Bankadresse BA2 auf einem niedrigen Pegel, dann kann eine zweite Bankadresse BA1 für eine spätere Benutzung (RFU) konserviert werden. Ist eine erste Bankadresse BA0 auf einem niedrigen Pegel, dann kann ein Modus-Register-Setzzyklus (MRS-Zyklus) ausgewählt werden.
  • Ist die erste Bankadresse BA0 auf einem hohen Pegel, dann kann ein erweiterter Modus-Register-Setzzyklus (EMRS-Zyklus) ausgewählt werden. In einem MRS-Zyklus sind die Adressencodes A9 bis A12 konserviert, so dass sie zu einem spätern Zeitpunkt genutzt werden können (RFU), und Adressencode A8 steuert einen Rücksetzbefehl für einen Verzögerungsregelkreis (DLL). Ein Adressencode A7 kann einen Testbefehl TM steuern, Adressencodes A4 bis A6 können einen CAS-Latenzbefehl steuern, ein Adressencode A3 kann einen Bündeltypbefehl BT steuern und Adressencodes A0 bis A3 können einen Bündellängenbefehl steuern.
  • Wie oben ausgeführt ist, können die in 25 dargestellten Speicherbauelemente 1930M1 bis 1930M9 des Speichersystems 1900 in Reaktion auf ein vorbestimmtes Befehls- und Adressensignal CA getrennt einen Auffrischungsvorgang und einen tiefen Energiesparvorgang ausführen. Das bedeutet, dass die Speicherbauelemente1930M1 bis 1930M9 in Reaktion auf das gleiche Befehls- und Adressensignal CA verschiedene Vorgänge ausführen können. Jedes der Modusregistersetzfreigabe-/Modusregistersperrsignale ID1 bis ID9 kann an einen Datenanschluss und/oder einen Datenmaskierungsanschluss und/oder einen Datenabtastanschluss eines korrespondierenden der Speicherbauelemente 1930M1 bis 1930M9 angelegt werden, analog zum Ausführungsbeispiel gemäß 8A.
  • 26 zeigt ein Blockdiagramm eines weiteren Ausführungsbeispiels eines erfindungsgemäßen Speichersystems 2100. Wie aus 26 ersichtlich ist, umfasst das Speichersystem 2100 ein erstes Speicherbauelement M1 und ein zweites Speicherbauelement M2. Das erste Speicherbauelement M1 und das zweite Speicherbauelement M2 können in Reaktion auf ein Befehls- und Adressensignal CA verschiedene Vorgänge ausführen. Im Detail kann in einem ersten Modus das erste Speicherbauelement M1 in Reaktion auf ein Chipauswahlsignal CS1 oder CS2 und auf ein vorbestimmtes Befehls- und Adressensignal CA auf einen vom zweiten Speicherbauelement M2 verschiedenen Betriebsmodus gesetzt werden.
  • Das Speichersystem 2100 umfasst weiter eine Speichersteuerschaltung 2110 zum Steuern des Betriebs des ersten und zweiten Speicherbauelements M1 und M2 unter Benutzung des Taktsignals CK und des Befehls- und Adressensignals CA und zum Erzeugen der Chipauswahlsignale CS1 und CS2. Wie die Speicherbauelemente 1930M1 bis 1930M9 des Speichermoduls 1920 gemäß 25 werden im Speichersystem 2100 gemäß 26 das erste und zweite Speicherbauelement M1 und M2 gemäß dem Befehls- und Adressensignal CA jeweils auf verschiedene Betriebsmodi gesetzt.
  • Allgemein umfasst ein mobiles Gerät Speicherchips anstelle von Speichermodulen. Das Speichersystem 2100 gemäß 26 zeigt den Fall, bei welchem das erfindungsgemäße technische Konzept auf ein tragbares Gerät übertragen ist. Hier werden Chipauswahlsignale CS1 und CS2 anstatt des Modusregistersetzfreigabe-/Modusregistersperrsignals ID gemäß 25 benutzt. In einem ersten Modus werden das erste und zweite Speicherbauelement M1 und M2 in Reaktion auf ein Befehls- und Adressensignal CA auf korrespondierende Betriebsarten gesetzt, wenn die Chipauswahlsignale CS1 und CS2 aktiviert sind. Sind die Chipauswahlsignale CS1 und CS2 deaktiviert, dann reagieren das erste und zweite Speicherbauelement M1 und M2 nicht auf das Befehls- und Adressensignal CA.
  • Im Detail wird im ersten Modus das erste Speicherbauelement M1 in Reaktion auf das Befehls- und Adressensignal CA auf einen Auffrischungsmodus gesetzt, wenn das Chipauswahlsignal CS1 aktiviert ist. Hierbei bleibt das zweite Chipauswahlsignal CS2 deaktiviert. Zudem ist im Befehls- und Adressensignal CA, wie oben ausgeführt ist, die dritte Bankadresse BA2 auf einem hohen Zustand und die Adressencodes A0 bis A12 speichern Informationen zum Steuern des Auffrischungsvorgangs für das erste Speicherbauelement M1.
  • Ist das Chipauswahlsignal CS1 deaktiviert und ist das an das zweite Speicherbauelement M2 angelegte Chipauswahlsignal aktiviert, dann wird das zweite Speicherbauelement M2 in Reaktion auf das Befehls- und Adressensignal CA auf den tiefen Energiesparmodus gesetzt. Da die Betriebsmodi des ersten Speicherbauelements M1 und des zweiten Speicherbauelements M2 verschieden zueinander gesetzt sind, können das erste und zweite Speicherbauelement M1 und M2 während eines normalen Betriebsmodus verschiedene Vorgänge in Reaktion auf das gleiche Befehls- und Adressensignal CA ausführen.
  • Entsprechend können Speicherbauelemente zum Speichern von Daten, welche konserviert werden sollen, auf den Auffrischungsmodus gesetzt werden und Speicherbauelemente zum Speichern von Daten, welche gelöscht werden sollen, können in einen tiefen Energiesparmodus gesetzt werden, wodurch eine Reduzierung des Energieverbrauchs möglich ist. Das erste Speicherbauelement M1 und das zweite Speicherbauelement M2 empfangen das Taktsignal CK und das Befehls- und Adressensignal CA direkt von der Speichersteuerschaltung 2110. Selbstverständlich ist die Erfindung nicht auf die Speichersystemstruktur 2100 aus 26 beschränkt.
  • 27 zeigt ein Blockdiagramm eines weiteren Ausführungsbeispiels eines erfindungsgemäßen Speichersystems 2200. Im Speichersystem 2200 empfängt ein erstes Speicherbauelement M1 direkt das Taktsignal CK und das Befehls- und Adressensignal CA von der Speichersteuerschaltung 2210 und ein zweites Speicherbauelement M2 empfängt das Taktsignal CK und das Befehls- und Adressensignal CA über das erste Speicherbauelement M1. Das Speichersystem 2200 arbeitet auf die gleiche Weise wie das Speichersystem 2100 gemäß 26, so dass hier auf eine detaillierte Beschreibung verzichtet wird.
  • 28 zeigt ein Blockdiagramm eines weiteren Ausführungsbeispiels eines erfindungsgemäßen Speichersystems 2300. Das Speichersystem 2300 zeigt den Fall, bei welchem das erfindungsgemäße technische Konzept, welches unter Bezugnahme auf die 19 bis 22 beschrieben ist, auf eine Mehrzahl von Speichermodulen angewendet wird. Das Speichersystem 2300 umfasst erste Speichermodule MM11 und MM12 und zweite Speichermodule MM21 und MM22, wobei jedes Speichermodul eine Mehrzahl von Speicherbauelementen umfasst.
  • Die ersten und zweiten Speichermodule MM11, MM12, MM21, MM22 können in Reaktion auf ein Befehls- und Adressensignal CA in einem normalen Betriebsmodus verschiedene Vorgänge ausführen. Die ersten Speichermodule MM11, MM12 werden in Reaktion auf ein erstes Chipauswahlsignal CS1 gemäß einem Befehls- und Adressensignal CA auf einen Auffrischungsmodus gesetzt. Hierbei bleibt ein zweites Chipauswahlsignal CS2 deaktiviert.
  • Zudem ist im Befehls- und Adressensignal CA, wie oben ausgeführt ist, die dritte Bankadresse BA2 auf einem hohen Zustand und die Adressencodes A0 bis A12 speichern Informationen zum Steuern des Auffrischungsvorgangs für die erste Speichermodule MM11, MM12. Anschließend werden, wenn das erste Chipauswahlsignal CS1 deaktiviert ist und das zweite an die zweiten Speichermodule MM21, MM22 angelegte Chipauswahlsignal CS2 aktiviert wird, die zweiten Speichermodule MM21 und MM22 in Reaktion auf das Befehls- und Adressensignal CA auf den tiefen Energiesparmodus gesetzt.
  • Als solches führen, wenn die ersten Speichermodule MM11 und MM12 im ersten Modus auf einen von den zweiten Speichermodulen MM21 und MM22 verschiedenen Betriebsmodus gesetzt sind, die ersten Speichermodule MM11 und MM12 während eines normalen Betriebsmodus in Reaktion auf das gleiche Befehls- und Adressensignal CA einen anderen Vorgang als die zweiten Speichermodule MM21 und MM22 aus.
  • Daher können Speichermodule zum Speichern von Daten, welche konserviert werden sollen, auf den Auffrischungsmodus gesetzt werden und Speichermodule zum Speichern von Daten, welche gelöscht werden sollen, können in einen tiefen Energiesparmodus gesetzt werden, wodurch eine Reduzierung des Energieverbrauchs möglich ist.
  • Das Speichersystem 2300 gemäß 28 arbeitet auf die gleiche Weise wie die Speichersysteme 1900, 2100 und 2200 gemäß 25 bis 27, so dass hier auf eine detaillierte Beschreibung verzichtet wird.

Claims (77)

  1. Speichersystem mit – einem Befehls-/Adressenbus (112), welcher eine Mehrzahl von Befehls-/Adressenleitungen umfasst, gekennzeichnet durch – ein erstes IC-Speicherbauelement (300M1) mit einer ersten Mehrzahl von Befehls-/Adressenanschlüssen, die mit den Befehls-/Adressenleitungen des Befehls-/Adressenbusses (112) gekoppelt sind, einem ersten Modusregister (MR), welches ausgeführt ist, um Informationen zu speichern, die Betriebcharakteristika des ersten Speicherbauelements (300M1) definieren, und einem ersten Befehlsdecoder (320), welcher ausgeführt ist, um in Reaktion auf ein Freigabesignal (ID1), das an einem ersten vorbestimmten Anschluss des ersten IC-Speicherbauelements (300M1) angelegt wird, einen Modusregistersetzbefehl (MRS) zu akzeptieren und in Reaktion auf ein Sperrsignal (ID1), das am ersten vorbestimmten Anschluss empfangen wird, den Modusregistersetzbefehl (MRS) abzuweisen, so dass während eines Modusregistersetzvorgangs Informationen des Modusregistersetzbefehls (MRS) im ersten Modusregister (MR) gesichert werden, wenn das Freigabesignal (ID1) am ersten vorbestimmten Anschluss empfangen wird, – ein zweites IC-Speicherbauelement (300M2) mit einer zweiten Mehrzahl von Befehls-/Adressenanschlüssen, die mit den Befehls-/Adressenleitungen des Befehls-/Adressenbusses (112) gekoppelt sind, einem zweiten Modusregister (MR), welches ausgeführt ist, um Informationen zu speichern, die Betriebcharakteristika des zweiten Speicherbauelements (300M2) definieren, und einem zweiten Befehlsdecoder (320), welcher ausgeführt ist, um in Reaktion auf ein Freigabesignal (ID2), das an ei nem zweiten vorbestimmten Anschluss des zweiten IC-Speicherbauelements (300M2) angelegt wird, einen Modusregistersetzbefehl (MRS) zu akzeptieren und in Reaktion auf ein Sperrsignal (ID2), das am zweiten vorbestimmten Anschluss empfangen wird, den Modusregistersetzbefehl (MRS) abzuweisen, so dass während eines Modusregistersetzvorgangs Informationen des Modusregistersetzbefehls (MRS) im zweiten Modusregister (MR) gesichert werden, wenn das Freigabesignal (ID2) am zweiten vorbestimmten Anschluss empfangen wird und – eine Speichersteuerschaltung (100), welche mit dem Befehls-/Adressenbus (112) gekoppelt ist, wobei die Speichersteuerschaltung (100) ausgeführt ist, während eines ersten Modusregistersetzvorgangs einen ersten Modusregistersetzbefehl (MRS1) über den Befehls-/Adressenbusses (112) an die erste und zweite Mehrzahl von Befehls-/Adressenanschlüssen des ersten und zweiten IC-Speicherbauelementes (300M1, 300M2) zu übertragen und während des ersten Modusregistersetzvorgangs ein erstes Freigabesignal (ID1) an den ersten vorbestimmten Anschluss des ersten IC-Speicherbauelements (300M1) zu übertragen und ein erstes Sperrsignal (ID2) an den zweiten vorbestimmten Anschluss des zweiten IC-Speicherbauelements (300M2) zu übertragen.
  2. Speichersystem nach Anspruch 1, dadurch gekennzeichnet, dass Informationen des ersten Modusregistersetzbefehls (MRS1) während des ersten Modusregistersetzvorgangs in das erste Modusregister (MR) schreibbar sind, ohne während des ersten Modusregistersetzvorgangs Informationen des ersten Modusregistersetzbefehls (MRS1) in das zweite Modusregister (MR) zu schreiben.
  3. Speichersystem nach Anspruch 2, dadurch gekennzeichnet, dass die Speichersteuerschaltung (100) ausgeführt ist, während eines zweiten Modusregistersetzvorgangs einen zweiten Modusregistersetzbefehl (MRS2) über den Befehls-/Adressenbus (112) an die erste und zweite Mehrzahl von Befehls-/Adressenanschlüssen des ersten und zweiten IC-Speicherbauelementes (300M1, 300M2) zu übertragen und während des zweiten Modusregistersetzvorgangs ein zweites Sperrsignal (ID1) an den ersten vorbestimmten Anschluss des ersten IC-Speicherbauelements (300M1) zu übertragen und ein zweites Freigabesignal (ID2) an den zweiten vorbestimmten Anschluss des zweiten IC-Speicherbauelements (300M2) zu übertragen, wobei Informationen des zweiten Modusregistersetzbefehls (MRS2) während des zweiten Modusregistersetzvorgangs in das zweite Modusregister (MR) schreibbar sind, ohne während des zweiten Modusregistersetzvorgangs Informationen des zweiten Modusregistersetzbefehls (MRS2) in das erste Modusregister (MR) zu schreiben.
  4. Speichersystem nach einem der Ansprüche 1 bis 3, gekennzeichnet durch – einen ersten Dateneingabe-/Datenausgabebus, welcher eine erste Mehrzahl von Dateneingabe-/Datenausgabeleitungen umfasst, die zwischen der Speichersteuerschaltung (100) und dem ersten IC-Speicherbauelement (300M1) eingeschleift sind, wobei die Speichersteuerschaltung (100) ausgeführt ist, während eines Schreibvorgangs über den ersten Dateneingabe-/Datenausgabebus in ein erstes Speicherzellenfeld (340) des ersten IC-Speicherbauelements (300M1) zu schreibende, erste Datensignale (DATA1) zur Verfügung zu stellen, und – einen zweiten Dateneingabe-/Datenausgabebus, welcher eine zweite Mehrzahl von Dateneingabe-/Datenausgabeleitungen umfasst, die zwischen der Speichersteuerschaltung (100) und dem zweiten IC-Speicherbauelement (300M2) eingeschleift sind, wobei die Speichersteuerschaltung (100) ausgeführt ist, wäh rend eines Schreibvorgangs über den zweiten Dateneingabe-/Datenausgabebus in ein zweites Speicherzellenfeld (340) des zweiten IC-Speicherbauelements (300M2) zu schreibende, zweite Datensignale (DATA2) zur Verfügung zu stellen.
  5. Speichersystem nach Anspruch 4, dadurch gekennzeichnet, dass das erste IC-Speicherbauelement (300M1) eine erste Mehrzahl von Dateneingabe-/Datenausgabeanschlüssen umfasst, die mit der ersten Mehrzahl von Dateneingabe-/Datenausgabeleitungen gekoppelt sind, wobei das zweite IC-Speicherbauelement (300M2) eine zweite Mehrzahl von Dateneingabe-/Datenausgabeanschlüssen umfasst, die mit der zweiten Mehrzahl von Dateneingabe-/Datenausgabeleitungen gekoppelt sind, wobei der erste vorbestimmte Anschluss einer der ersten Mehrzahl von Dateneingabe-/Datenausgabeanschlüssen ist und wobei der zweite vorbestimmte Anschluss einer der zweiten Mehrzahl von Dateneingabe-/Datenausgabeanschlüssen ist.
  6. Speichersystem nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass der erste und der zweite vorbestimmte Anschluss während Lese- und Schreibvorgängen funktionslos sind.
  7. Speichersystem nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass das erste und zweite IC-Speicherbauelement (300M1, 300M2) entsprechende erste und zweite Datenabtastanschlüsse, entsprechende erste und zweite Dateneingabe-/Datenausgabepuffer (330) und entsprechende erste und zweite Speicherzellenfelder (340) umfassen, wobei der erste und zweite Dateneingabe-/Datenausgabepuffer (330) ausgeführt sind, um während eines Schreibvorgangs in Reaktion auf über entsprechende erste und zweite Datenabtastanschlüsse empfangene Datenabtastsignale (DQS1, DQS2) Daten in das entsprechende erste und zwei te Speicherzellenfeld (340) zu schreiben, wobei der erste und zweite vorbestimmte Anschluss den ersten und zweiten Datenabtastanschluss umfassen.
  8. Speichersystem nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass das erste und zweite IC-Speicherbauelement (300M1, 300M2) entsprechende erste und zweite Datenmaskierungsanschlüsse, entsprechende erste und zweite Dateneingabe-/Datenausgabepuffer (330) und entsprechende erste und zweite Speicherzellenfelder (340) umfassen, wobei der erste Dateneingabe-/Datenausgabepuffer (330) ausgeführt ist, um während eines Schreibvorgangs in Reaktion auf ein inaktives Maskierungssignal (DM1), welches am ersten Datenmaskierungsanschluss empfangen wird, Daten in das erste Speicherzellenfeld (340) zu schreiben und während des Schreibvorgangs das Schreiben von Daten in das erste Speicherzellenfeld (340) in Reaktion auf ein aktives Maskierungssignal (DM1) zu sperren, welches am ersten Datenmaskierungsanschluss empfangen wird, wobei der zweite Dateneingabe-/Datenausgabepuffer (330) ausgeführt ist, um während eines Schreibvorgangs in Reaktion auf ein inaktives Maskierungssignal (DM2), das am zweiten Datenmaskierungsanschluss empfangen wird, Daten in das zweite Speicherzellenfeld (340) zu schreiben und während des Schreibvorgangs das Schreiben von Daten in das zweite Speicherzellenfeld (340) in Reaktion auf ein aktives Maskierungssignal (DM2) zu sperren, welches am zweiten Datenmaskierungsanschluss empfangen wird, wobei der erste und zweite vorbestimmte Anschluss den ersten und zweiten Datenmaskierungsanschluss umfassen.
  9. Speichersystem nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass das erste und zweite IC-Speicherbauelement (300M1, 300M2) entsprechende erste und zweite Dateneingabe- /Datenausgabepuffer (330), entsprechende erste und zweite Speicherzellenfelder (340) und entsprechende erste und zweite interne Taktsignalgeneratoren (310) umfassen, welche ausgeführt sind, um in Reaktion auf ein Systemtaktsignal (CK), das von der Speichersteuerschaltung (100) erzeugt wird, entsprechende erste und zweite interne Taktsignale (iCLK1, iCLK2) zu erzeugen, wobei der erste und zweite Dateneingabe-/Datenausgabepuffer (330) in Reaktion auf das entsprechende interne Taktsignal (iCLK1, iCLK2) Schreib- und Lesevorgänge steuern, wobei der erste interne Taktsignalgenerator (310) weiter ausgeführt ist, um in Abhängigkeit von Informationen im ersten Modusregister (MR) einen Zeitablauf des ersten internen Taktsignals (iCLK1) in Bezug auf das Systemtaktsignal (CK) einzustellen, und wobei der zweite interne Taktsignalgenerator (310) weiter ausgeführt ist, um in Abhängigkeit von Informationen im zweiten Modusregister (MR) einen Zeitablauf des zweiten internen Taktsignals (iCLK2) in Bezug auf das Systemtaktsignal (CK) einzustellen.
  10. Speichersystem nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass das erste und zweite IC-Speicherbauelement (300M1, 300M2) eine entsprechende erste und zweite Mehrzahl von Dateneingabe-/Datenausgabeanschlüssen, entsprechende erste und zweite Speicherzellenfelder (340) und entsprechende erste und zweite Dateneingabe-/Datenausgabepuffer (330) umfassen, welche zwischen der entsprechenden ersten und zweiten Mehrzahl von Dateneingabe-/Datenausgabeanschlüssen und dem entsprechenden ersten und zweiten Speicherzellenfeld (340) eingeschleift sind, wobei der erste Dateneingabe-/Datenausgabepuffer (330) ausgeführt ist, um während eines Lesevorgangs Daten aus dem ersten Speicherzellenfeld (340) an die erste Mehrzahl von Dateneingabe-/Datenausgabeanschlüssen auszulesen, wobei der zweite Dateneingabe-/Datenausgabepuffer (330) ausgeführt ist, um wäh rend eines Lesevorgangs Daten aus dem zweiten Speicherzellenfeld (340) an die zweite Mehrzahl von Dateneingabe-/Datenausgabeanschlüssen auszulesen, wobei der erste Dateneingabe-/Datenausgabepuffer (330) eine erste Mehrzahl von Ausgabetreibern (150) umfasst, welche mit entsprechenden der ersten Mehrzahl von Dateneingabe-/Datenausgabeanschlüssen gekoppelt sind, und wobei die erste Mehrzahl von Ausgabetreibern (150) ausgeführt ist, um in Abhängigkeit von Informationen des ersten Modusregisters (MR) die Ausgabetreiberstärke einzustellen, und wobei der zweite Dateneingabe-/Datenausgabepuffer (330) eine zweite Mehrzahl von Ausgabetreibern (150) umfasst, die mit entsprechenden der zweiten Mehrzahl von Dateneingabe-/Datenausgabeanschlüssen gekoppelt sind, und wobei die zweite Mehrzahl von Ausgabetreibern (150) ausgeführt ist, um in Abhängigkeit von Informationen des zweiten Modusregisters (MR) die Ausgabetreiberstärke einzustellen,
  11. Speichersystem nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass das erste und das zweite IC-Speicherbauelement (300M1, 300M2) sequentiell entlang des Befehls-/Adressenbusses (112) einkoppelt sind.
  12. Speichersystem nach Anspruch 11, dadurch gekennzeichnet, dass sich der Befehls-/Adressenbus (112) überkreuzt.
  13. Speichersystem nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass das erste und das zweite IC-Speicherbauelement (300M1, 300M2) sequentiell entlang des Befehls-/Adressenbusses (112) zwischen der Speichersteuerschaltung (100) und einer Abschlussschaltung (400A) eingeschleift sind.
  14. Speichersystem nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, dass das erste und das zweite IC-Speicherbauelement (300M1, 300M2) parallel entlang des Befehls-/Adressenbusses (112) eingekoppelt sind, wobei eine Zuführung für den Befehls-/Adressenbus (112) zwischen dem ersten und zweiten IC-Speicherbauelement (300M1, 300M2) angeordnet ist.
  15. Speichersystem nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, dass das erste IC-Speicherbauelement (300M1) entlang des Befehls-/Adressenbusses (112) zwischen der Speichersteuerschaltung (100) und einer ersten Abschlussschaltung (400B) eingeschleift ist und das zweite IC-Speicherbauelement (300M2) entlang des Befehls-/Adressenbusses (112) zwischen der Speichersteuerschaltung (100) und einer zweiten Abschlussschaltung (400B) eingeschleift ist.
  16. Speichersystem nach einem der Ansprüche 1 bis 15, gekennzeichnet durch ein Register (500A), welches den von der Speichersteuerschaltung (100) zugeführten Befehls-/Adressenbus (112) empfängt, wobei das Register (500A) Puffer umfasst, welche ausgeführt sind, die Leitungen des Befehls-/Adressenbusse (112) zu treiben.
  17. Speichersystem nach Anspruch 16, dadurch gekennzeichnet, dass das Register (500B) ausgeführt ist, um Datensignale von der Speichersteuerschaltung (100) für das erste und zweite IC-Speicherbauelement (300M1, 300M2) zu empfangen, wobei das Register (500B) Datenpuffer umfasst, welche ausgeführt sind, die Datensignale für das erste und zweite IC-Speicherbauelement (300M1, 300M2) zu treiben.
  18. Speichersystem nach einem der Ansprüche 1 bis 17, gekennzeichnet durch eine Systemtaktleitung, welche mit dem ersten und zwei ten IC-Speicherbauelement (300M1, 300M) gekoppelt ist, und einen Phasenregelkreis (502), welcher zwischen der Systemtaktleitung und einer Systemtaktsignalausgabe der Speichersteuerschaltung (100) eingeschleift ist.
  19. Speichersystem mit – einem Speichermodul (200), welches eine Mehrzahl von Speicherbauelementen (300M1 bis 300M9) umfasst, und – einer Speichersteuerschaltung (100), welche ein Identifikationssignal (ID1 bis ID) erzeugt, um den Betrieb eines korrespondierenden der Speicherbauelemente (300M1 bis 300M9) unter Nutzung eines Taktsignals (CK) und eines Befehls-/Adressensignals (CA) zu steuern, dadurch gekennzeichnet, dass – in einem ersten Modus in Reaktion auf das Identifikationssignal (ID1 bis ID9) Betriebsmodi der Speicherbauelemente (300M1 bis 300M9) gemäß dem Befehls-/Adressensignal (CA) unterschiedlich zueinander setzbar sind, und – in einem zweiten Modus die Speicherbauelemente (300M1 bis 300M9) in Reaktion auf ein vorbestimmtes Befehls-/Adressensignal (CA) jeweils in dem im ersten Modus gesetzten Betriebsmodus arbeiten.
  20. Speichersystem nach Anspruch 19, dadurch gekennzeichnet, dass die Speicherbauelemente (300M1 bis 300M9) gemäß dem Befehls-/Adressensignal (CA) auf die Betriebsmodi gesetzt werden, wenn das Identifikationssignal (ID1 bis ID) aktiviert ist, und dass die Speicherbauelemente (300M1 bis 300M9) nicht auf das Befehls-/Adressensignal (CA) reagieren, wenn das Identifikationssignal (ID1 bis ID) deaktiviert ist.
  21. Speichersystem nach Anspruch 19 oder 20, dadurch gekennzeichnet, dass in Reaktion auf das Befehls-/Adressensignal (CA) ein Teil der Speicherbauelemente (300M1 bis 300M9) auf einen Auffrischungsmodus setzbar ist und ein anderer Teil der Speicherbauelemente auf einen tiefen Energiesparmodus setzbar ist, wenn das Identifikationssignal (ID1 bis ID) aktiviert ist.
  22. Speichersystem nach Anspruch 21, dadurch gekennzeichnet, dass das Befehls-/Adressensignal (CA) ein MRS-Befehl ist, wobei der MRS-Befehl einen Modus setzt, in welchem die Speichersteuerschaltung (100) keine Identifikationssignale (ID1 bis ID) erzeugt, wenn eine dritte Speicherbankadresse (BA2) von drei Speicherbankadressen eines MRS-Schlüsseladressencodes einen niedrigen Pegel aufweist, und einen Modus setzt, in welchem die Speichersteuerschaltung (100) die Identifikationssignale (ID1 bis ID) erzeugt, wenn die dritte Speicherbankadresse (BA2) von den drei Speicherbankadressen des MRS-Schlüsseladressencodes einen hohen Pegel aufweist.
  23. Speichersystem nach einem der Ansprüche 19 bis 22, dadurch gekennzeichnet, dass das Identifikationssignal (ID1 bis ID) über einen Datenanschluss und/oder einen Datenmaskierungsanschluss und/oder einen Datenabtastanschluss des korrespondierenden Speicherbauelements (300M1 bis 300M9) eingebbar ist.
  24. Speichersystem nach einem der Ansprüche 19 bis 23, dadurch gekennzeichnet, dass der erste Modus ein Modus zum Setzen der Betriebsmodi der Speicherbauelemente (300M1 bis 300M9) ist, bevor die Speicherbauelemente (300M1 bis 300M9) normal arbeiten, und der zweite Modus ein Modus für den Normalbetrieb der Speicherbauelemente (300M1 bis 300M9) ist.
  25. Speichersystem mit – einem ersten Speicherbauelement (M1) und – einem zweiten Speicherbauelement (M2), dadurch gekennzeichnet, dass – in Reaktion auf ein Befehls-/Adressensignal (CA) das erste und das zweite Speicherbauelement (M1, M2) während eines Normalbetriebs verschiedene Vorgänge ausführen.
  26. Speichersystem nach Anspruch 25, dadurch gekennzeichnet, dass in einem ersten Modus das erste Speicherbauelement (M1) in Reaktion auf ein Chipauswahlsignal (CS) und ein vorbestimmtes Befehls-/Adressensignal (CA) auf einen anderen Betriebsmodus als das zweite Speicherbauelement (M2) setzbar ist.
  27. Speichersystem nach Anspruch 26, dadurch gekennzeichnet, dass im ersten Modus das erste und zweite Speicherbauelement (M1, M2) in Reaktion auf das Befehls-/Adressensignal (CA) auf korrespondierende Betriebsmodi gesetzt werden, wenn das Chipauswahlsignal (CS) aktiviert ist, und das erste und zweite Speicherbauelement (M1, M2) nicht auf das Befehls-/Adressensignal (CA) reagieren, wenn das Chipauswahlsignal (CS) deaktiviert ist.
  28. Speichersystem nach Anspruch 26 oder 27, dadurch gekennzeichnet, dass in Reaktion auf das Befehls-/Adressensignal (CA) das erste Speicherbauelement (M1) auf einen Auffrischungsmodus setzbar ist und das zweite Speicherbauelement (M2) auf einen tiefen Energiesparmodus setzbar ist, wenn das Chipauswahlsignal (CS) aktiviert ist.
  29. Speichersystem nach einem der Ansprüche 26 bis 28, dadurch gekennzeichnet, dass das Befehls-/Adressensignal (CA) ein MRS-Befehl ist, der einen Modus setzt, in welchem eine Speichersteuer schaltung (100) keine Chipauswahlsignale (CS1, CS2) erzeugt, wenn eine dritte Speicherbankadresse (BA2) von drei Speicherbankadressen eines MRS-Schlüsseladressencodes einen niedrigen Pegel aufweist, und einen Modus setzt, in welchem die Speichersteuerschaltung (100) die Chipauswahlsignale (CS1, CS2) erzeugt, wenn die dritte Speicherbankadresse (BA2) von den drei Speicherbankadressen des MRS-Schlüsseladressencodes einen hohen Pegel aufweist.
  30. Speichersystem nach einem der Ansprüche 26 bis 29, dadurch gekennzeichnet, dass der erste Modus ein Modus zum Setzen der Betriebsmodi des ersten und zweiten Speicherbauelementes (M1, M2) ist, bevor das erste und zweite Speicherbauelement (M1, M2) normal arbeiten.
  31. Speichersystem nach einem der Ansprüche 25 bis 30, gekennzeichnet durch eine Speichersteuerschaltung (100) zum Steuern des Betriebs des ersten und zweiten Speicherbauelementes (M1, M2) unter Benutzung eines Taktsignals (CK) und des Befehls-/Adressensignals (CA) und zum Erzeugen des Chipauswahlsignals (CS).
  32. Speichersystem nach Anspruch 31, dadurch gekennzeichnet, dass das erste Speicherbauelement (M1) das Taktsignal (CK) und das Befehls-/Adressensignal (CA) direkt von der Speichersteuerschaltung (2210) empfängt und das zweite Speicherbauelement (M2) das Taktsignal (CK) und das Befehls-/Adressensignal (CA) über das erste Speicherbauelement (M1) empfängt.
  33. Speichersystem nach Anspruch 31, dadurch gekennzeichnet, dass das erste und zweite Speicherbauelement (M1, M2) das Taktsignal (CK) und das Befehls-/Adressensignal (CA) direkt von der Speichersteuerschaltung (2110) empfangen.
  34. Speichersystem mit – einer Mehrzahl von ersten Speichermodulen (MM11, MM12) und – einer Mehrzahl von zweiten Speichermodulen (MM21, MM22), welche jeweils eine Mehrzahl von Speicherbauelementen (300) umfassen, dadurch gekennzeichnet dass – in Reaktion auf ein Befehls-/Adressensignal (CA) die ersten Speichermodule (MM11, MM12) andere Vorgänge als die zweiten Speichermodule (MM21, MM22) während eines Normalbetriebs ausführen.
  35. Speichersystem nach Anspruch 34, dadurch gekennzeichnet, dass in einem ersten Modus die ersten Speichermodule (MM11, MM12) in Reaktion auf ein Chipauswahlsignal (CS) und ein vorbestimmtes Befehls-/Adressensignal (CA) auf einen anderen Betriebsmodus als die zweiten Speichermodule (MM21, MM22) setzbar sind.
  36. Speichersystem nach Anspruch 35, dadurch gekennzeichnet, dass im ersten Modus die ersten und zweiten Speichermodule (MM11, MM12, MM21, MM22) in Reaktion auf das Befehls-/Adressensignal (CA) auf korrespondierende Betriebsmodi gesetzt werden, wenn das Chipauswahlsignal (CS) aktiviert ist, und die ersten und zweiten Speichermodule (MM11, MM12, MM21, MM22) nicht auf das Befehls-/Adressensignal (CA) reagieren, wenn das Chipauswahlsignal (CS) deaktiviert ist.
  37. Speichersystem nach Anspruch 35 oder 36, dadurch gekennzeichnet, dass in Reaktion auf das Befehls-/Adressensignal (CA) die ersten Speichermodule (MM11, M12) auf einen Auffrischungsmodus setzbar sind und die zweiten Speichermodule (MM21, MM22) auf einen tiefen Energiesparmodus setzbar sind, wenn das Chipauswahlsignal (CS) aktiviert ist.
  38. Speichersystem nach einem der Ansprüche 35 bis 37, dadurch gekennzeichnet, dass das Befehls-/Adressensignal (CA) ein MRS-Befehl ist, wobei der MRS-Befehl einen Modus setzt, in welchem eine Speichersteuerschaltung (2310) keine Chipauswahlsignale (CS1, CS2) erzeugt, wenn eine dritte Speicherbankadresse (BA2) von drei Speicherbankadressen eines MRS-Schlüsseladressencodes einen niedrigen Pegel aufweist, und einen Modus setzt, in welchem die Speichersteuerschaltung (2310) die Chipauswahlsignale (CS1, CS2) erzeugt, wenn die dritte Speicherbankadresse (BA2) von den drei Speicherbankadressen des MRS-Schlüsseladressencodes einen hohen Pegel aufweist.
  39. Speichersystem nach einem der Ansprüche 35 bis 38, dadurch gekennzeichnet, dass der erste Modus ein Modus zum Setzen der Betriebsmodi der ersten und zweiten Speichermodule (MM11, MM12) ist, bevor die ersten und zweiten Speichermodule (MM21, MM22) normal arbeiten.
  40. Speichersystem nach einem der Ansprüche 34 bis 39, gekennzeichnet durch eine Speichersteuerschaltung (100) zum Steuern des Betriebs der ersten und zweiten Speichermodule (MM11, MM12, MM21, MM22) unter Benutzung eines Taktsignals (CK) und des Befehls-/Adressensignals (CA) und zum Erzeugen des Chipauswahlsignals (CS1, CS2).
  41. IC-Speicherbauelement mit – einem Speicherzellenfeld (340) und – einem Modusregister (MR), welches ausgeführt ist, um Informationen zu speichern, die Betriebcharakteristika des Speicherbauelements (300) definieren, gekennzeichnet durch – einen Befehlsdecoder (320), welcher ausgeführt ist, um während eines selektiven Modusregistersetzvorgangs in Reaktion auf ein Freigabesignal (ID1), das an einem ersten vorbestimmten Anschluss des IC-Speicherbauelements (300) angelegt wird, einen selektiven Modusregistersetzbefehl (MRS) zu akzeptieren und in Reaktion auf ein Sperrsignal (ID1), das am ersten vorbestimmten Anschluss empfangen wird, den selektiven Modusregistersetzbefehl (MRS) abzuweisen, so dass Informationen des selektiven Modusregistersetzbefehls (MRS) im Modusregister (MR) gesichert werden, wenn das Freigabesignal (ID1) während des selektiven Modusregistersetzvorgangs am ersten vorbestimmten Anschluss empfangen wird, und – einen Dateneingabe-/Datenausgabepuffer (330), welcher ausgeführt ist, um in Übereinstimmung mit Betriebscharakteristika, die durch die im Modusregister (MR) gesicherten Informationen definiert sind, während eines Schreibvorgangs das Schreiben von Daten in das Speicherzellenfeld (340) zu steuern und während eines Lesevorgangs das Lesen von Daten aus dem Speicherzellenfeld (340) zu steuern.
  42. IC-Speicherbauelement nach Anspruch 41, dadurch gekennzeichnet, dass das Modusregister (MR) keine Informationen des selektiven Modusregistersetzbefehls (MRS) sichert, wenn der vorbestimmte Anschluss während des Modusregistersetzvorgangs das Sperrsignal (ID1) empfängt.
  43. IC-Speicherbauelement nach Anspruch 41 oder 42, gekennzeichnet durch einen Datenmaskierungsanschluss, wobei der Dateneingabe- /Datenausgabepuffer (330) ausgeführt ist, um während eines Schreibvorgangs in Abhängigkeit von einem inaktiven Maskierungssignal (DM), welches am Datenmaskierungsanschluss empfangbar ist, Daten in das Speicherzellenfeld (340) zu schreiben, und während eines Schreibvorgangs in Abhängigkeit von einem aktiven Maskierungssignal (DM), welches am Datenmaskierungsanschluss empfangbar ist, das Schreiben von Daten in das Speicherzellenfeld (340) zu sperren, wobei der vorbestimmte Anschluss der Datenmaskierungsanschluss ist.
  44. IC-Speicherbauelement nach Anspruch 41 oder 42, gekennzeichnet durch eine Mehrzahl von Dateneingabe-/Datenausgabeanschlüssen, wobei der Dateneingabe-/Datenausgabepuffer (330) ausgeführt ist, um während eines Schreibvorgangs Daten von den Dateneingabe-/Datenausgabeanschlüssen in das Speicherzellenfeld (340) zu schreiben und während eines Lesevorgangs Daten vom Speicherzellenfeld (340) an die Dateneingabe-/Datenausgabeanschlüssen auszulesen, wobei der vorbestimmte Anschluss einer der Dateneingabe-/Datenausgabeanschlüsse ist.
  45. IC-Speicherbauelement nach einem der Ansprüche 41 bis 44, dadurch gekennzeichnet, dass der vorbestimmte Anschluss während Lese- und Schreibvorgängen funktionslos ist.
  46. IC-Speicherbauelement nach Anspruche 41 oder 42, gekennzeichnet durch einen Datenabtastanschluss, wobei der Dateneingabe-/Datenausgabepuffer (330) ausgeführt ist, um während eines Schreibvorgangs in Reaktion auf ein Datenabtastsignal (DQS), welches am Datenabtastanschluss empfangbar ist, Daten in das Speicherzellenfeld (340) zu schreiben, wobei der vorbestimmte Anschluss der Datenabtastanschluss ist.
  47. IC-Speicherbauelement nach einem der Ansprüche 41 bis 46, gekennzeichnet durch einen internen Taktsignalgenerator (310), welcher ausgeführt ist, um in Reaktion auf ein Systemtaktsignal (CK), welches an einem Taktsignalanschluss des IC-Speicherbauelements (300) empfangbar ist, ein internes Taktsignal (iCLK) zu erzeugen, wobei der Dateneingabe-/Datenausgabepuffer (330) in Reaktion auf das interne Taktsignal (iCLK) Schreib- und Lesevorgänge steuert, wobei der interne Taktsignalgenerator (310) weiter ausgeführt ist, um in Abhängigkeit von Informationen des im Modusregister (MR) gesicherten selektiven Modusregistersetzbefehls einen Zeitablauf des internen Taktsignals (iCLK) in Bezug auf das Systemtaktsignal (CK) einzustellen.
  48. IC-Speicherbauelement nach einem der Ansprüche 41 bis 47, gekennzeichnet durch eine Mehrzahl von Dateneingabe-/Datenausgabeanschlüssen, wobei der Dateneingabe-/Datenausgabepuffer (330) ausgeführt ist, um während eines Lesevorgangs Daten aus dem Speicherzellenfeld (340) an die Mehrzahl von Dateneingabe-/Datenausgabeanschlüssen auszulesen, wobei der Dateneingabe-/Datenausgabepuffer (330) eine Mehrzahl von Ausgabetreibern (150) umfasst, welche mit entsprechenden der Dateneingabe-/Datenausgabeanschlüsse gekoppelt sind, und wobei die Ausgabetreiber (150) ausgeführt sind, um in Abhängigkeit von Informationen des im Modusregister (MR) gesicherten Modusregistersetzbefehls die Ausgabetreiberstärke einzustellen.
  49. IC-Speicherbauelement mit – einem Speicherzellenfeld (340) und – einer Mehrzahl von Dateneingabe-/Datenausgabeanschlüssen, welche ausgeführt sind, um während eines Datenschreibvorgangs in das Speicherzellenfeld (340) zu schreibenden Daten von einer Speichersteuerschaltung (100) zu empfangen und um während eines Datenlesevorgangs Daten aus dem Speicherzellenfeld (340) der Speichersteuerschaltung (100) zur Verfügung zu stellen, gekennzeichnet durch – ein Modusregister (MR), welches ausgeführt ist, um Informationen zu speichern, die Betriebcharakteristika des Speicherbauelements (300) definieren, wobei das Modusregister (MR) durch Benutzung eines Dateneingabe-/Datenausgabebusses setzbar ist.
  50. Betriebsverfahren zum Steuern eines Speichermoduls mit einer Mehrzahl von IC-Speicherbauelementen (300M1 bis 300M9), welche über einen gemeinsamen Befehls-/Adressenbus (112) mit einer Speichersteuerschaltung (100) gekoppelt sind, gekennzeichnet durch folgende Schritte: – Bereitstellen eines Modusregistersetzbefehls (MRS) während eines Modusregistersetzvorgangs von der Speichersteuerschaltung (100) an jedes der IC-Speicherbauelemente (300M1 bis 300M9) über den Befehls-/Adressenbus (112) – Bereitstellen eines Sperrsignals (ID) von der Speichersteuerschaltung (100) an ein erstes der IC-Speicherbauelemente (300M1 bis 300M9) über eine Signalleitung zwischen der Speichersteuerschaltung (100) und dem ersten IC-Speicherbauelement (300M1), wodurch eine Implementierung des Modusregistersetzbefehls (MRS) während des Modusregistersetzvorgangs im ersten IC-Speicherbauelement (300M1) gesperrt wird, und – Bereitstellen eines Freigabesignals (ID) von der Speichersteuerschaltung (100) an ein zweites der IC-Speicherbauelemente (300M1 bis 300M9) über eine Signalleitung zwischen der Speichersteuerschaltung (100) und dem zweiten IC-Speicherbauelement (300M2), wodurch eine Implementierung des Mo dusregistersetzbefehls (MRS) während des Modusregistersetzvorgangs im zweiten IC-Speicherbauelement (300M2) freigegeben wird, wobei das Sperrsignal während des Modusregistersetzvorgangs nicht dem zweiten IC-Speicherbauelement (300M2) zur Verfügung gestellt wird und wobei das Freigabesignal während des Modusregistersetzvorgangs nicht dem ersten IC-Speicherbauelement (300M1) zur Verfügung gestellt wird.
  51. Verfahren nach Anspruch 50, weiter gekennzeichnet durch die Schritte: – Bereitstellen eines zweiten Modusregistersetzbefehls (MRS2) während eines zweiten Modusregistersetzvorgangs von der Speichersteuerschaltung (100) an jedes der IC-Speicherbauelemente (300M1 bis 300M9) über den Befehls-/Adressenbus (112) – Bereitstellen eines zweiten Freigabesignals (ID) von der Speichersteuerschaltung (100) an das erste der IC-Speicherbauelemente (300M1 bis 300M9) über die Signalleitung zwischen der Speichersteuerschaltung (100) und dem ersten IC-Speicherbauelement (300M1), wodurch eine Implementierung des zweiten Modusregistersetzbefehls (MRS) während des zweiten Modusregistersetzvorgangs im ersten IC-Speicherbauelement (300M1) freigegeben wird, und – Bereitstellen eines zweiten Sperrsignals (ID) von der Speichersteuerschaltung (100) an das zweite der IC-Speicherbauelemente (300M1 bis 300M9) über die Signalleitung zwischen der Speichersteuerschaltung (100) und dem zweiten IC-Speicherbauelement (300M2), wodurch eine Implementierung des zweiten Modusregistersetzbefehls (MRS) während des zweiten Modusregistersetzvorgangs im zweiten IC-Speicherbauelement (300M2) gesperrt wird wobei das zweite Freigabesignal während des zweiten Modusregistersetzvorgangs nicht dem zweiten IC-Speicherbauelement (300M2) zur Verfügung gestellt wird, und wobei das zweite Sperrsignal während des Modusregistersetzvorgangs nicht dem ersten IC-Speicherbauelement (300M1) zur Verfügung gestellt wird.
  52. Verfahren nach Anspruch 50 oder 51, dadurch gekennzeichnet, dass das erste IC-Speicherbauelement (300M1) ein erstes Modusregister (MR) umfasst und das zweite IC-Speicherbauelement (300M2) ein zweites Modusregister (MR) umfasst, wobei folgende Verfahrensschritte ausgeführt werden: – Schreiben von Informationen während des Modusregistersetzvorgangs, welche mit dem ersten Modusregistersetzbefehl (MRS1) korrespondieren, in das zweite Modusregister (MR) des zweiten IC-Speicherbauelements (300M2), ohne während des Modusregistersetzvorgangs Informationen, welche mit dem Modusregistersetzbefehl (MRS1) korrespondieren, in das erste Modusregister zu schreiben.
  53. Verfahren nach einem der Ansprüche 50 bis 52, dadurch gekennzeichnet, dass – während eines Schreibvorgangs erste, in ein erstes Speicherzellenfeld (340) des ersten IC-Speicherbauelements (300M1) zu schreibende Datensignale über einen ersten Dateneingabe-/Datenausgabebus bereitgestellt werden und – während des Schreibvorgangs zweite, in ein zweites Speicherzellenfeld (340) des zweiten IC-Speicherbauelements (300M2) zu schreibende Datensignale über einen zweiten Dateneingabe-/Datenausgabebus bereitgestellt werden.
  54. Verfahren nach Anspruch 53, dadurch gekennzeichnet, dass die ersten Datensignale einer ersten Mehrzahl von Dateneingabe-/Datenausgabeanschlüssen des ersten IC-Speicherbauelements (300M1) zur Verfügung gestellt werden, wobei die zweiten Datensignale einer zweiten Mehrzahl von Dateneingabe-/Datenausgabeanschlüssen des zweiten IC-Speicherbauelements (300M2) zur Verfügung gestellt werden, wobei das Sperrsignal an einem der ersten Mehrzahl von Dateneingabe-/Datenausgabeanschlüssen zur Verfügung gestellt wird und wobei das Freigabesignal an einem der zweiten Mehrzahl von Dateneingabe-/Datenausgabeanschlüssen zur Verfügung gestellt wird.
  55. Verfahren nach einem der Ansprüche 50 bis 54, dadurch gekennzeichnet, dass das Sperrsignal an einem ersten vorgegebenen Anschluss des ersten IC-Speicherbauelements (300M1) zur Verfügung gestellt wird, wobei das Freigabesignal an einem zweiten vorgegebenen Anschluss des zweiten IC-Speicherbauelements (300M2) zur Verfügung gestellt wird, und wobei der erste und zweite vorbestimmte Anschluss während Lese- und Schreibvorgängen funktionslos sind.
  56. Verfahren nach einem der Ansprüche 50 bis 55, dadurch gekennzeichnet, dass das erste und zweite IC-Speicherbauelement (300M1, 300M2) entsprechende erste und zweite Datenabtastanschlüsse und entsprechende erste und zweite Speicherzellenfelder (340) umfassen, wobei folgende Verfahrensschritte ausgeführt werden: – Bereitstellen von Datenabtastsignalen (DQS) an den entsprechenden ersten und zweiten Datenabtastanschlüssen, während Daten in die entsprechenden ersten und zweiten Speicherzellenfelder (340) geschrieben werden, wobei die Sperr- und Freigabesignale am ersten und zweiten Datenabtastanschluss bereitgestellt werden.
  57. Verfahren nach einem der Ansprüche 50 bis 55, dadurch gekennzeichnet, dass das erste und zweite IC-Speicherbauelement (300M1, 300M2) entsprechende erste und zweite Datenmaskierungsanschlüsse und entsprechende erste und zweite Speicherzellenfelder (340) umfassen, wobei folgende Verfahrensschritte ausgeführt werden: – Bereitstellen eines inaktiven Datenmaskierungssignals (DM) am ersten Datenmaskierungsanschluss während eines ersten Schreibvorgangs, um das Schreiben von Daten in das erste Speicherzellenfeld (340) während des ersten Schreibvorgangs freizugeben, – Bereitstellen eines aktiven Datenmaskierungssignals (DM) am ersten Datenmaskierungsanschluss während eines zweiten Schreibvorgangs, um das Schreiben von Daten in das erste Speicherzellenfeld (340) während des zweiten Schreibvorgangs zu sperren, – Bereitstellen eines aktiven Datenmaskierungssignals (DM) am zweiten Datenmaskierungsanschluss während des ersten Schreibvorgangs, um das Schreiben von Daten in das zweite Speicherzellenfeld (340) während des ersten Schreibvorgangs zu sperren, und – Bereitstellen eines inaktiven Datenmaskierungssignals (DM) am zweiten Datenmaskierungsanschluss während des zweiten Schreibvorgangs, um das Schreiben von Daten in das zweite Speicherzellenfeld (340) während des zweiten Schreibvorgangs freizugeben, – wobei die Sperr- und Freigabesignale am ersten und zweiten Datenmaskierungsanschluss bereitgestellt werden.
  58. Verfahren nach einem der Ansprüche 50 bis 57, dadurch gekennzeichnet, dass ein Systemtaktsignal (CK) an das erste und zweite IC-Speicherbauelement (300M1, 300M2) angelegt wird, wobei im ersten IC-Speicherbauelement (300M1) in Reaktion auf das Systemtaktsignal (CK) ein erstes internes Taktsignal (iCLK1) und im zweiten IC-Speicherbauelement (300M2) in Reaktion auf das Systemtaktsignal (CK) ein zweites internes Taktsignal (iCLK) erzeugt wird und wobei in Reaktion auf den Modusregistersetzbefehl (MRS) der Zeitablauf des zweiten internen Taktsignals (iCLK2) in Bezug auf das Systemtaktsignal (CK) eingestellt wird.
  59. Verfahren nach einem der Ansprüche 50 bis 58, gekennzeichnet durch die Schritte: – Empfangen von Daten aus dem ersten Speicherzellenfeld (340) des ersten IC-Speicherbauelements (300M1) über eine erste Mehrzahl von Ausgabetreibern (150) und eine erste Mehrzahl von Dateneingabe-/Datenausgabeanschlüssen während eines Lesevorgangs und – Empfangen von Daten aus dem zweiten Speicherzellenfeld (340) des zweiten IC-Speicherbauelements (300M2) über eine zweite Mehrzahl von Ausgabetreibern (150) und einer zweiten Mehrzahl von Dateneingabe-/Datenausgabeanschlüssen während des Lesevorgangs, – wobei die Treiberstärke der zweiten Mehrzahl von Ausgabetreibern in Abhängigkeit vom Modusregistersetzbefehl (MRS) eingestellt wird.
  60. Betriebsverfahren für ein IC-Speicherbauelement, gekennzeichnet durch die Schritte: – Annehmen eines ersten Modusregistersetzbefehls (MRS1) in Reaktion auf ein Freigabesignal (ID) mit einem ersten logischen Wert, welches während eines ersten selektiven Modusregistersetzvorgangs an einem vorbestimmten Anschluss des IC-Speicherbauelements (300) empfangen wird, so dass mit dem ersten Modusregistersetzbefehl (MRS1) korrespondierende Informationen in einem Modusregister (MR) gesichert werden, – Zurückweisen eines zweiten Modusregistersetzbefehls (MRS2) in Reaktion auf ein Sperrsignal (ID) mit einem zweiten logischen Wert, welches während eines zweiten selektiven Modusregistersetzvorgangs am vorbestimmten Anschluss des IC-Speicherbauelements (300) empfangen wird, so dass mit dem zweiten Modusregistersetzbefehl (MRS2) korrespondierende Informationen nicht im Modusregister (MR) gesichert werden, wobei der erste und zweite logische Wert entgegengesetzte Werte sind, und – Steuern des Schreibens von Daten in das Speicherzellenfeld (340) des IC-Speicherbauelements (300) während eines Schreibvorgangs und/oder des Lesens von Daten aus dem Speicherzellenfeld (340) während eines Lesevorgangs in Übereinstimmung mit Betriebscharakteristika, welche durch die im Modusregister (MR) gespeicherten Informationen definiert werden.
  61. Verfahren nach Anspruch 60, dadurch gekennzeichnet, dass der vorbestimmte Anschluss ein Datenmaskierungsanschluss ist, wobei folgende Verfahrensschritte ausgeführt werden: – Sperren des Schreibens von Daten in das Speicherzellenfeld (340) während eines ersten Schreibvorgangs in Reaktion auf ein aktives Datenmaskierungssignal (DM), welches während des ersten Schreibvorgangs am Datenmaskierungsanschluss empfangen wird, und – Freigeben des Schreibens von Daten in das Speicherzellenfeld (340) während eines zweiten Schreibvorgangs in Reaktion auf ein inaktives Datenmaskierungssignal (DM), welches während des zweiten Schreibvorgangs am Datenmaskierungsanschluss empfangen wird.
  62. Verfahren nach Anspruch 60, dadurch gekennzeichnet, dass der vorbestimmte Anschluss ein Dateneingabe-/Datenausgabeanschluss ist, wobei folgende Verfahrensschritte ausgeführt werden: – Schreiben von Daten vom Dateneingabe-/Datenausgabeanschluss in das Speicherzellenfeld (340) während eines ersten Schreibvorgangs und – Auslesen von Daten des Speicherzellenfelds (340) an die Dateneingabe-/Datenausgabeanschlüsse während eines Lesevorgangs.
  63. Verfahren nach einem der Ansprüche 60 bis 62, dadurch gekennzeichnet, dass der vorbestimmte Anschluss während Lese- und Schreibvorgängen funktionslos wird.
  64. Verfahren nach einem der Ansprüche 60 oder 63, dadurch gekennzeichnet, dass der vorbestimmte Anschluss ein Datenabtastanschluss ist, wobei folgender Verfahrensschritt ausgeführt wird: – Schreiben von Daten in das Speicherzellenfeld (340) in Reaktion auf ein Datenabtastsignal (DQS), welches während eines Schreibvorgangs am Datenabtastanschluss empfangen wird.
  65. Verfahren nach einem der Ansprüche 60 bis 63, weiter gekennzeichnet durch Erzeugen eines internen Taktsignals (iCLK) in Reaktion auf ein Systemtaktsignal (CK), welches an einem Taktsignalanschluss des IC-Speicherbauelements (300) empfangen wird, wobei das Steuern von Schreib- und Lesevorgängen umfasst, dass Daten in Reaktion auf das interne Taktsignal (iCLK) geschrieben und/oder gelesen werden und ein Zeitablauf des internen Taktsignals (iCLK) in Bezug auf das Systemtaktsignal (CK) in Abhängigkeit von im Modusregister (MR) gesicherten Informationen eingestellt wird.
  66. Verfahren nach einem der Ansprüche 60 bis 65, weiter gekennzeichnet durch Auslesen von Daten aus dem Speicherzellenfeld über Ausgabetreiber (150) an entsprechende Datenausgabeanschlüsse des IC-Speicherbauelements (300) während eines Lesevorgangs, wobei die Ausgabetreiber (150) ausgeführt werden, um in Abhängigkeit von Informationen des im Modusregisters (MR) gesicherten Modusregistersetzbefehls die Ausgabetreiberstärke einzustellen.
  67. Betriebsverfahren für ein Speichermodul mit einer Mehrzahl von IC-Speicherbauelementen (300M1 bis 300M9), welche über einen gemeinsamen Befehls-/Adressenbus (112) mit einer Speichersteuerschaltung (100) gekoppelt sind, wobei die Mehrzahl der IC-Speicherbauelemente (300M1 bis 300M9) getrennt über entsprechende Dateneingabe-/Datenausgabebusse mit der Speichersteuerschaltung (100) gekoppelt sind, gekennzeichnet durch die Schritte: – Setzen eines Modusregisters (MR) eines ersten der IC-Speicherbauelemente (300M1 bis 300M9) durch Benutzen eines zwischen der Speichersteuerschaltung (100) und dem ersten IC-Speicherbauelement (300M1) eingeschleiften ersten Dateneingabe-/Datenausgabebusses, wodurch Betriebscharakteristika des ersten IC-Speicherbauelements (300M1) definiert werden, – Setzen eines Modusregisters (MR) eines zweiten der IC-Speicherbauelemente (300M1 bis 300M9) durch Benutzen eines zwischen der Speichersteuerschaltung (100) und dem zweiten IC-Speicherbauelement (300M2) eingeschleiften zweiten Dateneingabe-/Datenausgabebusses, wodurch Betriebscharakteristika des zweiten IC-Speicherbauelements (300M1) definiert werden, – Schreiben von ersten Datensignalen in das Speicherzellenfeld (340) des ersten IC-Speicherbauelements (300M1) über den ersten Dateneingabe-/Datenausgabebus und – Schreiben von zweiten Datensignalen in das Speicherzellenfeld (340) des zweiten IC-Speicherbauelements (300M2) über den zweiten Dateneingabe-/Datenausgabebus.
  68. Betriebsverfahren für ein Speichermodul mit einer Mehrzahl von Speicherbauelementen (300M1 bis 300M9), welche über einen gemeinsamen Befehls-/Adressenbus (112) mit einer Speichersteuerschaltung (100) gekoppelt sind, gekennzeichnet durch die Schritte: – Empfangen eines Modusregistersetzbefehls (MRS) während eines Modusregistersetzvorgangs von der Speichersteuerschaltung (100) an jedem der IC-Speicherbauelemente (300M1 bis 300M9) über den Befehls-/Adressenbus (112), – Empfangen eines Sperrsignals (ID) von der Speichersteuerschaltung (100) an einem ersten der IC-Speicherbauelemente (300M1 bis 300M9) über eine Signalleitung zwischen der Speichersteuerschaltung (100) und dem ersten IC-Speicherbauelement (300M1), wodurch eine Implementierung des Modusregistersetzbefehls (MRS) während des Modusregistersetzvorgangs im ersten IC-Speicherbauelement (300M1) gesperrt wird, und – Empfangen eines Freigabesignals (ID) von der Speichersteuerschaltung (100) an einem zweiten der IC-Speicherbauelemente (300M1 bis 300M9) über eine Signalleitung zwischen der Speichersteuerschaltung (100) und dem zweiten IC-Speicherbauelement (300M2), wodurch eine Implementierung des Modusregistersetzbefehls (MRS) während des Modusregistersetzvorgangs im zweiten IC-Speicherbauelement (300M2) freigege ben wird, wobei das Sperrsignal während des Modusregistersetzvorgangs nicht vom zweiten IC-Speicherbauelement (300M2) empfangen wird und wobei das Freigabesignal während des Modusregistersetzvorgangs nicht vom ersten IC-Speicherbauelement (300M1) empfangen wird.
  69. Verfahren nach Anspruch 68, weiter gekennzeichnet durch die Schritte: – Empfangen eines zweiten Modusregistersetzbefehls (MRS2) während eines zweiten Modusregistersetzvorgangs von der Speichersteuerschaltung (100) an jedem der IC-Speicherbauelemente (300M1 bis 300M9) über den Befehls-/Adressenbus (112), – Empfangen eines zweiten Freigabesignals (ID) von der Speichersteuerschaltung (100) am ersten der IC-Speicherbauelemente (300M1 bis 300M9) über die Signalleitung zwischen der Speichersteuerschaltung (100) und dem ersten IC-Speicherbauelement (300M1), wodurch eine Implementierung des zweiten Modusregistersetzbefehls (MRS) während des zweiten Modusregistersetzvorgangs im ersten IC-Speicherbauelement (300M1) freigegeben wird, und – Empfangen eines zweiten Sperrsignals (ID) von der Speichersteuerschaltung (100) am zweiten der IC-Speicherbauelemente (300M1 bis 300M9) über die Signalleitung zwischen der Speichersteuerschaltung (100) und dem zweiten IC-Speicherbauelement (300M2), wodurch eine Implementierung des zweiten Modusregistersetzbefehls (MRS) während des zweiten Modusregistersetzvorgangs im zweiten IC-Speicherbauelement (300M2) gesperrt wird, wobei das zweite Freigabesignal während des zweiten Modusregistersetzvorgangs nicht vom zweiten IC-Speicherbauelement (300M2) empfangen wird und wobei das zweite Sperrsignal während des Modusregistersetzvorgangs nicht vom ersten IC-Speicherbauelement (300M1) empfangen wird.
  70. Verfahren nach Anspruch 68 oder 69, dadurch gekennzeichnet, dass das erste IC-Speicherbauelement (300M1) ein erstes Modusregister (MR) umfasst und das zweite IC-Speicherbauelement (300M2) ein zweites Modusregister (MR) umfasst, wobei folgender Verfahrensschritt ausgeführt wrid: – Schreiben von Informationen während des Modusregistersetzvorgangs, welche mit dem ersten Modusregistersetzbefehl (MRS1) korrespondieren, in das zweite Modusregister (MR) des zweiten IC-Speicherbauelements (300M2), ohne während des Modusregistersetzvorgangs Informationen, welche mit dem Modusregistersetzbefehl (MRS1) korrespondieren, in das erste Modusregister zu schreiben.
  71. Verfahren nach einem der Ansprüche 68 bis 70, dadurch gekennzeichnet, dass – während eines Schreibvorgangs erste, in ein erstes Speicherzellenfeld (340) des ersten IC-Speicherbauelements (300M1) zu schreibende Datensignale über einen ersten Dateneingabe-/Datenausgabebus empfangen werden und – während des Schreibvorgangs zweite, in ein zweites Speicherzellenfeld (340) des zweiten IC-Speicherbauelements (300M2) zu schreibende Datensignale über einen zweiten Dateneingabe-/Datenausgabebus empfangen werden.
  72. Verfahren nach Anspruch 71, dadurch gekennzeichnet, dass die ersten Datensignale von einer ersten Mehrzahl von Dateneingabe-/Datenausgabeanschlüssen des ersten IC-Speicherbauelements (300M1) und die zweiten Datensignale einer zweiten Mehrzahl von Dateneingabe-/Datenausgabeanschlüssen des zweiten IC- Speicherbauelements (300M2) empfangen werden, wobei das Sperrsignal an einem der ersten Mehrzahl von Dateneingabe-/Datenausgabeanschlüssen empfangen wird und wobei das Freigabesignal an einem der zweiten Mehrzahl von Dateneingabe-/Datenausgabeanschlüssen empfangen wird.
  73. Verfahren nach einem der Ansprüche 68 bis 72, dadurch gekennzeichnet, dass das Sperrsignal an einem ersten vorgegebenen Anschluss des ersten IC-Speicherbauelements (300M1) empfangen wird, wobei das Freigabesignal an einem zweiten vorgegebenen Anschluss des zweiten IC-Speicherbauelements (300M2) empfangen wird und wobei der erste und zweite vorbestimmte Anschluss während Lese- und Schreibvorgängen funktionslos werden.
  74. Verfahren nach einem der Ansprüche 68 bis 73, dadurch gekennzeichnet, dass das erste und zweite IC-Speicherbauelement (300M1, 300M2) entsprechende erste und zweite Datenabtastanschlüsse und entsprechende erste und zweite Speicherzellenfelder (340) umfassen, wobei folgender Verfahrensschritt ausgeführt wird: – Schreiben von Daten in die entsprechenden ersten und zweiten Speicherzellenfelder (340) in Reaktion auf Datenabtastsignale (DQS), welche an den entsprechenden ersten und zweiten Datenabtastanschlüssen während eines Datenschreibvorgangs empfangen werden, wobei die Sperr- und Freigabesignale am ersten und zweiten Datenabtastanschluss empfangen werden.
  75. Verfahren nach einem der Ansprüche 68 bis 74, dadurch gekennzeichnet, dass das erste und zweite IC-Speicherbauelement (300M1, 300M2) entsprechende erste und zweite Datenmaskierungsanschlüsse und entsprechende erste und zweite Speicherzellenfelder (340) umfassen, wobei folgende Verfahrensschritte ausgeführt werden: – Freigeben von in das erste Speicherzellenfeld (340) zu schreibende Daten in Reaktion auf ein inaktives Datenmaskierungssignal (DM), welches während eines ersten Schreibvorgangs am ersten Datenmaskierungsanschluss empfangen wird, – Sperren von in das erste Speicherzellenfeld (340) zu schreibende Daten in Reaktion auf ein aktives Datenmaskierungssignal (DM), welches während eines zweiten Schreibvorgangs am ersten Datenmaskierungsanschluss empfangen wird, – Sperren von in das zweite Speicherzellenfeld (340) zu schreibende Daten in Reaktion auf ein inaktives Datenmaskierungssignal (DM), welches während des ersten Schreibvorgangs am zweiten Datenmaskierungsanschluss empfangen wird, und – Freigeben von in das zweite Speicherzellenfeld (340) zu schreibende Daten in Reaktion auf ein aktives Datenmaskierungssignal (DM), welches während eines zweiten Schreibvorgangs am zweiten Datenmaskierungsanschluss empfangen wird, – wobei die Sperr- und Freigabesignale am ersten und zweiten Datenmaskierungsanschluss empfangen werden.
  76. Verfahren nach einem der Ansprüche 68 bis 75, dadurch gekennzeichnet, dass ein Systemtaktsignal (CK) an das erste und zweite IC-Speicherbauelement (300M1, 300M2) angelegt wird, wobei im ersten IC-Speicherbauelement (300M1) in Reaktion auf das Systemtaktsignal (CK) ein erstes internes Taktsignal (iCLK1) erzeugt wird, im zweiten IC-Speicherbauelement (300M2) in Reaktion auf das Systemtaktsignal (CK) ein zweites internes Taktsignal (iCLK) erzeugt wird und in Reaktion auf den Modusregistersetzbefehl (MRS) der Zeitablauf des zweiten internen Taktsignals (iCLK2) in Bezug auf das Systemtaktsignal (CK) eingestellt wird.
  77. Verfahren nach einem der Ansprüche 68 bis 76, gekennzeichnet durch die Schritte: – Bereitstellen von Daten aus dem ersten Speicherzellenfeld (340) des ersten IC-Speicherbauelements (300M1) über eine erste Mehrzahl von Ausgabetreibern (150) an einer ersten Mehrzahl von Dateneingabe-/Datenausgabeanschlüssen während eines Lesevorgangs, – Bereitstellen von Daten aus dem zweiten Speicherzellenfeld (340) des zweiten IC-Speicherbauelements (300M2) über eine zweite Mehrzahl von Ausgabetreibern (150) an einer zweiten Mehrzahl von Dateneingabe-/Datenausgabeanschlüssen während des Lesevorgangs und – Einstellen der Treiberstärke der zweiten Mehrzahl von Ausgabetreibern in Abhängigkeit vom Modusregistersetzbefehl (MRS).
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