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Bereich der
Erfindung
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Die
vorliegende Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung;
und speziell auf eine Halbleiterspeichervorrichtung, welche in der Lage
ist, die Impedanz eines Datenausgangstreibers einzustellen.
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Beschreibung
des Standes der Technik
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Ein
dynamischer Direktzugriffsspeicher (DRAM) wurde fortwährend verbessert,
um seine Arbeitsgeschwindigkeit zu erhöhen. Das Synchronisieren eines
internen Taktsignals mit einem externen Taktsignal ist eine der
Methoden, um die Arbeitsgeschwindigkeit des DRAM zu verbessern.
Der DRAM, welcher in Synchronisation mit dem externen Taktsignal
betrieben wird, wird ein synchroner Direktzugriffsspeicher (SDRAM)
genannt.
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Der
SDRAM führt
eine Datenzugriffsoperation an der Anstiegsflanke des externen Taktsignals durch.
D.h., der SDRAM kann die Datenzugriffsoperation einmal innerhalb
eines Zyklus des externen Taktsignals ausführen.
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Ein
derartiger SDRAM, welcher die Datenzugriffsoperation einmal innerhalb
eines Zyklus des externen Taktsignals durchführt, wird speziell ein Einzel-Datenrate-(SDR-)SDRAM
genannt.
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Jedoch
musste der SDRAM für
die Verwendung in einem Hochgeschwindigkeitssystem weiter verbessert
werden. Deshalb wurde ein Doppeldatenrate-(DDR-)SDRAM entwickelt.
Der DDR-SDRAM führt
die Datenzugriffsoperation an einer ansteigenden Flanke und an einer
abfallenden Flanke des externen Taktsignals durch. D.h., der DDR-SDRAM führt die
Datenzugriffsoperation zweimal innerhalb eines Zyklus des externen
Taktsignals aus.
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Eine
doppelte Datenrate 2 (DDR2) SDRAM ist eine hochgerüstete Version
des DDR-SDRAM.
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Zum
Erhöhen
einer Arbeitsgeschwindigkeit des DDR2 SDRAM wurden neue Konzepte
durch eine internationale Elektronik-Standardorganisation, nämlich der
Joint Electron Device Engineering Council (JEDEC), vorgeschlagen.
Eine Kalibriersteuerung eines externen Chiptreibers (OCD) ist eines
der vorgeschlagenen neuen Konzepte.
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Die
OCD-Kalibriersteuerung bedeutet das Justieren bzw. Einstellen einer
Impedanz von Datenausgangstreibern, um eine optimierte Datenausgangs-Treiberimpedanz
zu erhalten. Die optimierte Datenausgangs-Treiberimpedanz kann durch
Messen eines Stromes, welcher von einer externen Vorrichtung, wie
z.B. einem Chipsatz, an den Datenausgangstreiber geflossen ist,
oder einer Spannung zwischen dem Chipsatz und dem Datenausgangstreiber gefunden
werden.
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Deshalb
sollte für
den oben beschriebenen Zweck der DDR2-SDRAM die Fähigkeit
des Justierens der Impedanz der Datenausgangstreiber besitzen.
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1 ist ein Blockdiagramm,
welches ein Daten-Interface zwischen einem Chipsatz und einem herkömmlichen
DDR-SDRAM zeigt.
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Das
Daten-Interface, welches in 1 gezeigt
wird, zeigt ungefähr,
wie die Datenzugriffsoperation ausgeführt wird.
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Wie
gezeigt wird, empfängt
ein herkömmlicher
DDR-SDRAM eine Vielzahl von Befehlssignalen, wie z.B. ein Chip-Auswahl-Strichsignal /CS,
ein Schreibfreigabe-Strichsignal /WE, ein Taktsignal CLK und ein
Takt-Strichsignal /CLK von dem Chipsatz. Der herkömmliche
DDR-SDRAM empfängt
auch eine Vielzahl von Adresssignalen A0 bis A15. Zusätzlich empfängt oder
gibt der herkömmliche
DDR-SDRAM Daten aus über
eine Vielzahl von Datenausgangspins DQ0 bis DQ15.
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Der
herkömmliche
DDR-SDRAM empfängt oder
gibt ein Datenabtastsignal DQS und dessen invertiertes Signal aus,
nämlich
ein Datenabtast-Strichsignal /DQS über einen Datenabtast-Eingangspin. Das
Datenabtastsignal DQS wechselt wiederholt seinen logischen Pegel
in Perioden, während
die Datenzugriffsoperation durchgeführt wird. Das herkömmliche
DDR-SDRAM justiert eingegebene Daten, wobei das Datenabtast- bzw.
Datenstrobesignal DQS benutzt wird, und übermittelt die justierten Daten
an das Innere des DDR-SDRAM.
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2 ist ein Flussdiagramm,
welches einen Arbeitsablauf des Ausführens einer OCD-Kalibriersteueroperation
zeigt, welche von der JEDEC vorgeschlagen wird. Jeder Schritt der
Arbeitsfolge ist durch Schrittzahlen von 10 bis 21 gekennzeichnet.
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Die
Arbeitsabfolge kann annähernd
in zwei Schritte geteilt werden, d.h. einen ersten Schritt zum Messen
einer Ausgangsimpedanz eines Datenausgangstreibers und einen zweiten
Schritt zum Justieren bzw. Einstellen der Ausgangsimpedanz.
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Der
Datenausgangstreiber beinhaltet einen Pull-up-Treiber und einen
Pull-down-Treiber und aktiviert einen dieser Treiber, um Daten auszugeben. D.h.,
der Datenausgangstreiber gibt die Daten mit einem logischen hohen
Pegel über
den Pull-up-Treiber aus und gibt die Daten mit einem logischen niedrigen Pegel über den
Pull-down-Treiber aus. Deshalb sollte die Ausgangsimpedanz durch
Messen einer Ausgangsimpedanz des Pull-up-Treibers oder einer Ausgangsimpedanz
des Pull-down-Treibers gemessen werden. In einem ersten Treibermodus
DRIVEl wird die Aus gangsimpedanz des Pull-up-Treibers gemessen,
und in einem zweiten Treibermodus DRIVE0 wird die Ausgangsimpedanz
des Pull-down-Treibers gemessen.
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Die
Arbeitsfolge des Ausführens
der OCD-Kalibriersteueroperation wird nachfolgend mit Bezug auf 2 beschrieben.
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Nachdem
ein erweiterter Modenregistersatz (EMRS) in die OCD-Kalibriersteueroperation
eintritt, setzt der EMRS einen Treibermode auf den ersten Treibermodus
DRIVE1. Danach erhalten die Ausgänge
aller Datenausgangspins (DQ-Pins) und das Datenabtastsignal DQS
einen logischen hohen Pegel, und ein Ausgang des Datenabtastsignals
/DQS kommt auf einen logischen niedrigen Pegel, wie dies im Schritt 10 gezeigt
wird.
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Hierbei
wird die Ausgangsimpedanz des Datenausgangstreibers im ersten Treibermode
DRIVE1 gemessen, wenn der Pull-up-Treiber die Daten mit einem logisch
hohen Pegel ausgibt. Der EMRS dient zum Steuern verschiedener Operationen
des herkömmlichen
DDR SDRAM.
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Danach
misst der Chipsatz die Ausgangsimpedanz des Pull-up-Treibers. Wenn die
gemessene Ausgangsimpedanz einen optimalen Wert für einen Stromsystemzustand
aufweist, setzt der EMRS den Treibermodus auf den zweiten Treibermodus DRIVE0,
wie dies im Schritt 16 gezeigt wird. Wenn die gemessene
Ausgangsimpedanz nicht den optimalen Wert des Stromsystemzustands
aufweist, tritt der EMRS in einen Justiermodus zum Justieren bzw. Einstellen
der gemessenen Ausgangsimpedanz des Pull-up-Treibers ein, wie dies
im Schritt 12 gezeigt wird.
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Im
Einstellmodus wird die Ausgangsimpedanz des Pull-up-Treibers durch
Decodieren eines Burst-Codes erhöht
oder vermindert, um dadurch die Ausgangsimpedanz des Pull-up-Treibers
einzustellen. Hierbei wird eine Burst-Länge (BL) auf 4 Bits gesetzt,
und der Burst-Code wird durch den Chipsatz ausgegeben.
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Im
Einstellmodus wird die Ausgangsimpedanz des Pull-up-Treibers durch Verändern der
Anzahl eingeschalteter Pull-up-MOS-Transistoren
unter den gesamten Pull-up-MOS-Transistoren, welche in dem Pull-up-Treiber
enthalten sind, eingestellt.
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Danach
verlässt
das EMRS den OCD-Kalibriersteuermodus, wie dies im Schritt 14 gezeigt
wird, und anschließend
setzt das EMRS den Treibermodus auf den ersten Treibermodus DRIVEl
zum erneuten Messen der Ausgangsimpedanz des Pull-up-Treibers, wie
dies im Schritt 10 gezeigt wird.
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Wenn
die Ausgangsimpedanz des Pull-up-Treibers nicht den optimalen Wert
besitzt, wird die Ausgangsimpedanz des Pull-up-Treibers in der gleichen Weise, wie
oben beschrieben, eingestellt.
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Wenn
die Ausgangsimpedanz des Pull-up-Treibers den optimalen Wert besitzt,
wird der Ausgangsmodus des EMRS auf den zweiten Treibermodus DRIVE0
verändert,
wie dies im Schritt 16 gezeigt wird.
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Im
zweiten Treibermodus DRIVE0 wird die Ausgangsimpedanz des Datenausgangstreibers
gemessen, wenn der Pull-down-Treiber die Daten mit einem logisch
niedrigen Pegel ausgibt.
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Danach
misst der Chipsatz die Ausgangsimpedanz des Pull-down-Treibers. Wenn die
gemessene Ausgangsimpedanz einen optimalen Wert für den Stromsystemstatus
besitzt, tritt das EMRS aus dem OCD-Kalibriersteuerbetrieb aus,
wie dies im Schritt 21 gezeigt wird.
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Auf
der anderen Seite, wenn die gemessene Ausgangsimpedanz nicht den
optimalen Wert für
den Stromsystemzustand aufweist, tritt das EMRS in den Einstellmodus
zum Einstellen der gemessenen Ausgangsimpedanz des Pull-down-Treibers
ein, wie dies im Schritt 18 gezeigt wird. Dann werden fortlaufend die
Schritte 19, 20, 16 und 17 ausgeführt, bis
die gemessene Ausgangsimpedanz des Pull-down-Treibers den optimalen
Wert erhält.
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3A ist ein Zeitdiagramm,
welches einen Betrieb des Messens der Ausgangsimpedanz des Datenausgangstreibers
zeigt, während
die OCD-Kalibriersteueroperation durchgeführt wird.
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3B ist eine Operations-
bzw. Betriebstabelle, welche eine Operation des Ausführens der OCD-Kalibriersteueroperation
in Abhängigkeit
von einem 3-Bit-Steuersignal zeigt, welches an den Adresspins A7,
A8 und A9 eingegeben wird.
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Die
Operation des Messens der Ausgangsimpedanz des Datenausgangstreibers
wird im Detail mit Bezug auf die 3A und 3B beschrieben.
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Zuerst
gibt der Chipsatz das 3-Bit-Steuersignal an das herkömmliche
DDR SDRAM für
den Ausgangsmodus des EMRS ein, so dass dieser der erste Treibermodus
DRIVEl oder der zweite Treibermodus DRIVE0 ist.
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Hierbei
wird das 3-Bit-Steuersignal an die Adresspins A7 bis A9 eingegeben,
wie oben erwähnt. Ein
Betriebszustand der OCD-Kalibriersteueroperation
entsprechend dem 3-Bit-Steuersignal wird in der Operationstabelle
gezeigt.
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Wenn
z.B. das 3-Bit-Steuersignal als 001 oder 010 eingegeben wird, wird
der Ausgangsmodus des EMRS zum ersten Treibermodus DRIVEl oder zum
zweiten Treibermodus DRIVE0. Wenn das 3-Bit-Steuersignal als 100 eingegeben
wird, wird der Ausgangsmodus des EMRS der Einstellmodus, oder wenn
das 3-Bit-Steuersignal als 111 eingegeben wird, behält die Ausgangsimpedanz
des Datenausgangstreibers einen Vorgabe- bzw. Standardimpedanzwert.
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Im
ersten Treibermodus DRIVEl gibt der Datenausgangstreiber die Daten
mit einem logisch hohen Pegel über
den Pull-up-Treiber
aus, und die Ausgangsimpedanz des Pull-up-Treibers wird gemessen.
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Im
zweiten Treibermodus DRIVE0 gibt der Datenausgangstreiber die Daten
mit einem logisch niedrigen Pegel über den Pull-down-Treiber aus,
und die Ausgangsimpedanz des Pull-down-Treibers wird gemessen.
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4A ist ein Zeitdiagramm,
welches den Betrieb des Einstellens der Ausgangsimpedanz des Datenausgangstreibers
zeigt, während
der OCD-Kalibriersteuermodus durchgeführt wird.
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4B ist eine Operationstabelle,
welche die OCD-Kalibriersteueroperation entsprechend dem Burst-Code
zeigt.
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Die
Operation des Einstellens der Ausgangsimpedanz des Datenausgangstreibers
wird im Detail mit Bezug auf die 4A und 4B beschrieben.
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Nachdem
der Ausgangsmodus des EMRS zum Einstellmodus wird, gibt der Chipsatz
den 4-Bit-Burst-Code an den herkömmlichen
DDR SDRAM über
die DQ-Pins ein.
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Die
Operationstabelle, welche in 4B gezeigt
wird, zeigt den Betrieb bzw. die Operation des Einstellmodus entsprechend
dem 4-bit-Burst-Code.
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Die
Operation im Einstellmodus wird durch Steuern der Einstell/Ausstell-MOS-Transistoren durchgeführt, welche
in dem Datenausgangstreiber beinhaltet sind.
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Wenn
z.B. der Burst-Code als "1000" eingegeben wird,
wird einer der eingeschalteten MOS-Transistoren in dem Pull-down-Treiber ausgeschaltet.
Wenn der Burst-Code als "1001" eingegeben wird,
wird die Anzahl der eingeschalteten MOS-Transistoren in dem Pull-up-Treiber
um eins erhöht,
und die Anzahl der eingeschalteten MOS-Transistoren in dem Pull-down-Treiber
wird um eins vermindert.
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Nachdem
der Einstellmodus vollendet ist, wird die OEC-Kalibriersteueroperation
beendet.
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Jedoch
enthält
der herkömmliche
DDR SDRAM keine Vorrichtung zum Ausführen der OCD-Kalibriersteueroperation.
Deshalb wird eine neue Vorrichtung für den OCD-Kalibriersteuermodus benötigt.
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Zusammenfassung
der Erfindung
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Es
ist deshalb eine Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung
zu liefern, welche die Fähigkeit
besitzt, eine Ausgangsimpedanz eines Datenausgangstreibers einzustellen.
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Entsprechend
einem Gesichtspunkt der vorliegenden Erfindung wird eine Halbleiterspeichervorrichtung
geliefert, welche beinhaltet: ein Dateneingangs-/-ausgangspad bzw.
-füller;
eine Dateneingangseinheit zum Puffern und Latchen bzw. Klinken eines
Datensignals, welches über
das Dateneingangs-/-ausgangspad während einer Datenzugriffsoperation
eingegeben wird, oder zum Puffern und Latchen eines OCD-Steuercodesignals,
welches über das
Dateneingangs-/-ausgangspad während
der OCD-Kalibrier steueroperation eingegeb en wird; eine Datenausrichteinheit
zum Ausreichen bzw. Justieren des Datensignals, welches durch die
Dateneingangseinheit geklinkt ist, und zum Übermitteln des justierten Datensignals
an einen Speicherkern während
der Datenzugriffsoperation, oder zum Ausrichten bzw. Justieren und
Ausgeben des OCD-Steuercodesignals, welches durch die Dateneingangseinheit
während
der OCD-Kalibriersteueroperation geklinkt ist; einen Datenausgangstreiber
zum Ausgeben und Treiben des Datensignals, welches von dem Kernspeicher
ausgegeben wird; und eine OCD-Steuereinheit zum Decodieren des OCD-Steuercodesignals, welches
von der Dateneinstelleinheit ausgegeben wird, um damit eine Ausgangsimpedanz
des Datenausgangstreibers einzustellen.
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Kurze Beschreibung
der Zeichnungen
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Die
obigen und anderen Gesichtspunkte und Merkmale der vorliegenden
Erfindung werden aus der folgenden Beschreibung der bevorzugten
Ausführungsformen
offensichtlich, welche in Verbindung mit den beigefügten Zeichnungen
gegeben werden, in welchen:
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1 ein Blockdiagramm ist,
welches ein Daten-Interface zwischen einem Chipsatz und einem herkömmlichen
DDR SDRAM zeigt;
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2 ein Flussdiagramm ist,
welches eine Operations- bzw. Arbeitsfolge des Ausführens eines OCD-Kalibriersteuermodus
zeigt, welcher durch die JEDEC vorgeschlagen wird;
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3A ein Zeitdiagramm ist,
welches eine Operation des Messens einer Ausgangsimpedanz eines
Datenausgangstreibers zeigt;
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3B eine Operationstabelle
ist, welche eine Operation des Ausführens des OCD-Kalibriersteuermodus
zeigt, in Abhängigkeit
von einem 3-Bit-Steuersignal;
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4A ein Zeitdiagramm ist,
welches eine Operation des Einstellens der Ausgangsimpedanz des
Datenausgangstreibers zeigt;
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4B eine Operationstabelle
ist, welche eine Operation des Ausführens des OCD-Kalibriersteuermodus
zeigt, in Abhängigkeit
von einem Burst-Code;
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5 ein Blockdiagramm ist,
welches eine synchrone Halbleiterspeichervorrichtung entsprechend
einer bevorzugten Ausführungsform
der vorliegenden Erfindung zeigt;
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6 ein Blockdiagramm ist,
welches die synchrone Halbleiterspeichervorrichtung zeigt, welche
in 5 im Detail gezeigt
wird;
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7 ein Blockdiagramm ist,
welches eine Pull-up-OCD-Steuerlogikeinheit zeigt, welche in 6 gezeigt wird;
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8 ein schematisches Schaltbild
ist, welches eines der H-Register
zeigt, welche in der Pull-up-OCD-Steuerlogikeinheit beinhaltet sind,
welche in 6 gezeigt
wird;
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9 ein schematisches Schaltbild
ist, welches eines der L-Register
zeigt, welche in der Pull-up-OCD-Steuerlogikeinheit beinhaltet sind,
welche in 6 gezeigt
wird; und
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10 ein schematisches Schaltbild
ist, welches einen EMRS-Decoder
zeigt, welcher in 6 gezeigt
wird.
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Detaillierte
Beschreibung der Erfindung
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Nachfolgend
wird eine synchrone Halbleiterspeichervorrichtung entsprechend der
vorliegenden Erfindung im Detail mit Bezug auf die beigefügten Zeichnungen
beschrieben.
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5 ist ein Blockschaltbild,
welches eine synchrone Halbleiterspeichervorrichtung entsprechend
einer bevorzugten Ausführungsform
der vorliegenden Erfindung zeigt.
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Wie
gezeigt wird, beinhaltet die synchrone Halbleiterspeichervorrichtung
ein Dateneingangs-/-ausgangspad (DQ-Pad), eine Dateneingangseinheit 300,
eine Datenjustiereinheit 400, einen Datenausgangstreiber 200,
eine OCD-Steuereinheit 100 und einen Speicherkern 500.
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Die
Dateneingangseinheit 300 puffert und latcht bzw. klinkt
ein Datensignal, welches durch das DQ-Pad eingegeben wird, wenn
die synchrone Halbleiterspeichervorrichtung eine Datenzugriffsoperation durchführt, oder
puffert und latcht ein 4-Bit-OCD-Steuercodesignal,
welches durch das DQ-Pad eingegeben wird, wenn die synchrone Halbleitervorrichtung
eine OCD-Kalibriersteueroperation ausführt.
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Die
Datenjustiereinheit 400 empfängt das Datensignal, welches
durch die Dateneingangseinheit 300 gelatcht ist, um das
Datensignal abzugleichen und das abgeglichene Datensignal als ein
normales Datensignal an den Speicherkern 500 während der
Datenzugriffsoperation zu übertragen,
oder empfängt
das 4-Bit-OCD-Steuercodesignal,
welches durch die Dateneingangseinheit 300 gelatcht ist,
um das 4-Bit-OCD-Steuercodesignal abzugleichen und das abgeglichene
4-Bit-OCD-Steuercodesignal an die OCD-Steuereinheit 100 auszugeben.
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Hierbei
ist das normale Datensignal ein 4-Bit-Signal, wobei jedes Bit als
do0, do1, de0 und de1 jeweils gekennzeichnet ist, wie dies in 1 gezeigt wird.
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Der
Datenausgangstreiber 200 gibt das Datensignal, welches
von dem Speicherkern 500 ausgegeben wird, aus und treibt
es an das DQ-Pad.
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Die
OCD-Steuereinheit 100 decodiert das 4-Bit-OCD-Steuercodesignal,
welches von der Datenabgleicheinheit 400 ausgegeben wird,
um dadurch eine Ausgangsimpedanz des Datenausgangstreibers 200 einzustellen.
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Die
Dateneingangseinheit 300 beinhaltet einen Dateneingangspuffer 310 und
eine Daten-Latcheinheit 320.
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Der
Dateneingangspuffer 310 dient dazu, das Datensignal oder
das 4-Bit-OCD-Steuercodesignal, welches von dem DQ-Pad ausgegeben
wird, zu puffern. Der Dateneingangspuffer 320 dient dazu, das
Datensignal oder das 4-Bit-OCD-Steuercodesignal, welches durch den
Dateneingangspuffer 310 gepuffert wird, zu latchen.
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6 ist ein Blockschaltbild,
welches die synchrone Halbleiterspeichervorrichtung zeigt, welche
in 5 im Detail gezeigt
wird.
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Wie
gezeigt wird, beinhaltet die Abgleicheinheit 400 eine normale
Datenabgleicheinheit 410 und eine OCD-Steuercode-Abgleicheinheit 420.
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Die
normale Datenabgleicheinheit 410 empfängt das Datensignal von der
Daten-Latcheinheit 320, um das Datensignal abzugleichen
und das abgeglichene Datensignal an den Speicherkern 500 auszugeben.
Die OCD-Steuercode-Abgleicheinheit 420 empfängt das
4-Bit-OCD-Steuercodesignal von der Daten-Latcheinheit 320,
um das 4-Bit-OCD-Steuercodesignal abzugleichen und das abgeglichene 4-Bit-OCD-Steuercodesignal
an den Speicherkern 500 auszugeben.
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Die
OCD-Steuereinheit 100 beinhaltet eine OCD-logische Steuereinheit 110 und
einen OCD-Steuercode-Signaldecoder 120.
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Der
OCD-Steuercode-Signaldecoder 120 decodiert das 4-Bit-OCD-Steuercodesignal,
welches von der Datenabgleicheinheit 400 ausgegeben wird, um
dadurch ein Pull-up-Erhöhungssignal
pu_inc, ein Pull-down-Erhöhungssignal
pd_inc, ein Pull-up-Erniedrigungssignal
pu_dec und ein Pull-down-Erniedrigungssignal
pd_dec zu erzeugen. Hierbei dienen das Pull-up-Erhöhungssignal
pu_inc und das Pull-down-Erhöhungssignal
pd_inc dazu, die Ausgangsimpedanz des Datenausgangstreibers 200 zu erhöhen, und
das Pull-up-Erniedrigungssignal pu_dec
und das Pull-down-Erniedrigungssignal pd_dec
dienen dazu, die Ausgangsimpedanz des Datenausgangstreibers 200 zu
vermindern.
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Die
OCD-Steuerlogikeinheit 110 beinhaltet eine Pull-up-OCD-Steuerlogikeinheit 110a und
eine Pull-down-OCD-Steuerlogikeinheit 110b.
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Die
Pull-up-OCD-Steuerlogikeinheit 110a erzeugt ein erstes
bis zu einem achten Pull-up-Treiberimpedanz-Einstellsignal drv70u
bis drv140u in Abhängigkeit
von dem Pull-up-Erhöhungssignal
pu_inc und dem Pull-up-Erniedrigungssignal pu_dec, um dadurch eine
Ausgangsimpedanz des Pull-up-Treibers 210 einzustellen.
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Die
Pull-down-OCD-Steuerlogikeinheit 110b erzeugt ein erstes
bis zu einem achten Pull-down-Treiberimpedanz-Einstellsignal drv70d
bis drv140d in Abhängigkeit
von dem Pull-down-Erhöhungssignal
pd_inc und dem Pull-down-Erniedrigungssignal pd_dec, um dadurch
eine Ausgangsimpedanz eines Pull-down-Treibers 220 einzustellen.
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Der
Datenausgangstreiber 200 ist mit einer Vielzahl von MOS-Transistoren ausgestattet
und steuert die Zahl der eingeschalteten MOS-Transistoren aus der
Vielzahl der MOS-Transistoren in Abhängigkeit von dem ersten bis
achten Pull-up-Treiberimpedanz-Justiersignal drv70u bis drv140u
und dem ersten bis achten Pull-down-Treiberimpedanz-Einstellsignal
drv70d bis drv140d.
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Der
Datenausgangstreiber 200 beinhaltet den Pull-up-Treiber 210 und
den Pull-down-Treiber 220.
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Der
Pull-up-Treiber 210 dient dazu, logische Hochpegel-Datensignale
up1 und up2 über
das DQ-Pad auszugeben, und der Pull-down-Treiber 220 dient dazu,
logische Niedrigpegel-Datensignal dn1 und dn2 über das DQ-Pad auszugeben.
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Der
Speicherkern 500 beinhaltet einen Datenschreibtreiber 510,
eine Abtastverstärkereinheit 520 und
ein Speicherzellenfeld 530.
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Der
Datenschreibtreiber 510 empfängt das normale Datensignal,
um das normale Datensignal an die Abtastverstärkungseinheit 520 zu übertragen. Die
Abtastverstärkereinheit 520 dient
dazu, das normale Datensignal zu verstärken, und das verstärkte normale
Datensignal wird in einer ausgewählten Speicherzelle
in dem Speicherzellenfeld 530 gespeichert.
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Die
synchrone Halbleiterspeichervorrichtung beinhaltet ferner einen
EMRS-Decoder 700, einen Steuersignaldecoder 800 und
eine Adress-Latcheinheit 900.
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Die
Adress-Latcheinheit 900 latcht einen 3-Bit-Steuercode über die
Adresspins ADD<9:7>, und der EMRS-Decoder 700 empfängt und
decodiert den 3-Bit-Steuercode zum Steuern des Datenausgangs treibers 600,
der Datenabgleicheinheit 400 und der OCD-Steuereinheit 100.
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Der
Befehlssignaldecoder 800 empfängt eine Vielzahl von Befehlssignalen,
wie z.B. ein Zeilenadress-Abtaststrichsignal /RAS, ein Spaltenadress-Abtaststrichsignal
/CAS, ein Schreibfreigabesignal /WE, ein Chipauswahlstrichsignal
/CS und ein Taktfreigabesignal CKE, um den EMRS-Decoder 700 zu
steuern.
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7 ist ein Blockschaltbild,
welches die Pull-up-OCD-Steuerlogikeinheit 110a zeigt,
welche in 6 gezeigt
wird.
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Wie
gezeigt wird, beinhaltet die Pull-up-OCD-Steuerlogikeinheit 110a ein
erstes bis ein viertes Start-Hoch-Register 111 bis 114 und
ein erstes bis ein viertes Start-Niedrig-Register 115 bis 118 zum
Ausgeben des ersten bis zum achten Pull-up-Treiberimpedanz-Einstellsignals drv70u
bis drv140u in Abhängigkeit
von dem Pull-up-Erhöhungssignal
pu_inc und dem Pull-up-Erniedrigungssignal
pu_dec, um dadurch die Ausgangsimpedanz des Pull-up-Treibers 210 einzustellen.
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Bei
der Startoperation wird die Pull-up-OCD-Steuerlogik 110a aktiviert
und gibt die vorher festgelegten Pull-up-Treiberimpedanz-Einstellsignale
aus dem ersten bis achten Pull-up-Treiberimpedanz-Einstellsignal drv70u
bis drv140u aus, z.B. das erste bis vierte Pull-up-Treiberimpedanz-Einstellsignal
drv70u bis drvl00u, in Abhängigkeit
von einem OCD-Standardsteuersignal OCD_default. Danach steuert die
Pull-up-OPCD-Steuerlogikeinheit 110a die
Anzahl der aktivierten Pull-up-Treiberimpedanz-Einstellsignale
von dem ersten bis zum achten Pull-up-Treiberimpedanz-Einstellsignal
drv70u bis drv140u in Abhängigkeit
von dem Pull-up-Erhöhungssignal
pu_inc und dem Pull-up-Erniedrigungssignal pu_dec.
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Ein
Leistungs- bzw. Spannungserhöhungssignal
pwrup dient als ein Freigabesignal für das erste bis vierte Start-Hoch-Register 111 bis 114 und
das erste bis vierte Start-Niedrig-Register 115 bis 118.
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Ein
Ausgangssignal des ersten Start-Hoch-Registers 111 wird
als das Pull-up-Treiberimpedanz-Einstellsignal drv70u ausgegeben
oder eine Versorgungsspannung VDD wird als das erste Pull-up-Treiberimpedanz-Einstellsignal
drv70u ausgegeben, abhängig
von einem ersten Schalter SW1 und einem zweiten Schalter SW2.
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Wenigstens
das erste Pull-up-Treiberimpedanz-Einstellsignal drv70u von dem
ersten bis achten Pull-up-Treiberimpedanz-Einstellsignal drv70u bis drv140u sollte
aktiviert werden. Deshalb gibt der zweite Schalter SW2 die Versorgungsspannung
VDD an das drv70u aus, um dadurch immer das drv70u zu aktivieren.
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Zwischenzeitlich
ist die Struktur der Pull-up-OCD-Steuerlogikeinheit 110a die
gleiche wie die der Pull-down-OCD-Steuerlogik 110b. Deshalb wird
ein Blockschaltbild der Pull-down-OCD-Steuerlogik 110b weggelassen.
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8 ist ein schematisches
Schaltbild, welches eines der ersten bis vierten Start-Hoch-Register zeigt,
welches in der Pull-up-OCD-Steuerlogikeinheit 110a beinhaltet
ist.
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Wie
gezeigt wird, beinhaltet das dritte Start-Hoch-Register 113 eine
erste Freigabepuffereinheit 1131, eine zweite Freigabepuffereinheit 1134, eine
erste Signaleingabeeinheit 1132, eine zweite Signaleingabeeinheit 1133,
eine erste RS-Flip-Flop-Einheit 1135 und
eine erste Signalausgabeeinheit 1136.
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Die
erste Signaleingabeeinheit 1132 empfängt das OCD-Vorgabe- bzw. Standardsteuersignal OCD_default über einen
Standard- Eingabeanschluss
DEFAULT und gibt das OCD-Default-Steuersignal OCD_default aus, nachdem
es gepuffert wurde. Die erste Signaleingangseinheit 1132 führt auch eine
logische NAND-Operation an dem Pull-up-Erhöhungssignal pu_inc und an einem
Ausgangssignal von einem vorherigen Start-Hoch-Register aus, d.h. von
dem zweiten Start-Hoch-Register 112 in diesem Fall, und
gibt dann ein Ergebnis aus.
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Die
zweite Signaleingangseinheit 1133 führt eine logische NAND-Operation
an einem invertierten Signal des Pull-up-Erniedrigungssignals pu_dec und an einem
Ausgangssignal von einem nächsten Start-Hoch-Register
aus, d.h. von dem vierten Start-Hoch-Register 114 in diesem
Fall, und gibt dann ein Ergebnis aus.
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Die
erste RS-Flip-Flop-Einheit 1135 empfängt die Ausgangssignale von
der ersten und zweiten Signaleingabeeinheit 1132 und 1133 als
dessen Eingangssignale; und sie wird durch das Powerup- bzw. Spannungserhöhungssignal
pwrup freigegeben.
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Die
erste Signalausgangseinheit 1136 wird durch das Power-up-Signal pwrup freigegeben
und puffert ein von der ersten RS-Flip-Flop-Einheit 1135 ausgegebenes
Signal, um dadurch das gepufferte Signal als ein Ausgangssignal
des dritten Start-Hoch-Registers 113 auszugeben,
d.h. das dritte Pull-up-Treiberimpedanz-Einstellsignal drv90u.
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Die
erste und zweite Freigabepuffereinheit 1131 und 1134 dient
dazu, das Power-up-Signal pwrup an die erste RS-Flip-Flop 1135 und
die erste Signalausgangseinheit 1136 zu übertragen.
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9 ist ein schematisches
Schaltbild, welches eines der ersten bis vierten Start-Niedrig-Register
zeigt, welche in der Pull-up-OCD-Steuerlogikeinheit 110a beinhaltet
ist.
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Wie
gezeigt wird, beinhaltet das 117 eine dritte Signaleingangseinheit 1171,
eine vierte Signaleingangseinheit 1172, eine zweite RS-Flip-Flop-Einheit 1173,
eine dritte Freigabepuffereinheit 1174 und eine zweite
Signalausgangseinheit 1175.
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Die
dritte Signaleingangseinheit 1171 führt eine logische NAND-Operation
an dem Pull-up-Erhöhungssignal
pu_inc und an einem ausgegebenen Signal eines vorherigen Registers
aus, d.h. von dem zweiten Start-Niedrig-Register 116 in
diesem Fall. Und gibt dann ein Ergebnis aus.
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Die
vierte Signaleingangseinheit 1172 empfängt das OCD-Standard- bzw.
Default-Steuersignal OCD_default über den Default-Eingangsanschluss DEFAULT
und gibt das OCD-Default-Steuersignal OCD_default aus, nachdem es
gepuffert wurde. Die vierte Signaleingangseinheit 1172 führt auch
eine logische NOR-Operation
an einem invertierten Pull-up-Erniedrigungssignal pu_dec und an
einem ausgegebenen Signal von einem nächsten Register aus; und dann
gibt sie ein Ergebnis aus.
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Die
zweite RS-Flip-Flop-Einheit 1173 wird durch das Spannungssignal
pwrup freigegeben und empfängt
die ausgegebenen Signale von der dritten und vierten Signaleingabeeinheit 1171 und 1172.
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Die
zweite Signalausgangseinheit 1175 wird durch das Power-up- bzw. Spannungserhöhungssignal
pwrup freigegeben und puffert ein ausgegebenes Signal von der zweiten
RS-Flip-Flop-Einheit 1173, um dadurch das gepufferte Signal
als ein Ausgangssignal des dritten Start-Niedrig-Registers 117 auszugeben,
d.h. das siebte Pull-up-Treiberimpedanz-Einstellsignal drv130u.
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10 ist ein schematisches
Schaltdiagramm, welches den EMRS-Decoder 700 zeigt, welcher
in 6 gezeigt wird.
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Der
EMRS-Decoder 700 empfängt
den 3-Bit-Steuercode über
die Adresspins ADD<9:7>, d.h. einen ersten
Adresspin ADD<7>, einen zweiten Adresspin
ADD<8> und einen dritten
Adresspin ADD<9>; und decodiert den
3-Bit-Steuercode, um Steuersignale auszugeben, d.h. ein OCD-Ausgangssteuersignal
OCD_exit, ein OCD- erstes
Treibermodus-Steuersignal OCD_drive1, ein OCD-zweites Treibermodus-Steuersignal
OCD_drive0, ein OCD-Einstellsteuersignal OCD_adjust und das OCD-Default-Steuersignal
OCD_default.
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Das
OCD-Ausgangssteuersignal OCD_exit, das OCD-erstes Treibermodus-Steuersignal OCD_drive1,
das OCD-zweite Treibermodus-Steuersignal
OCD_drive0, das OCD-Einstellsteuersignal OCD_adjust und das OCD-Default-Steuersignal OCD_default
steuern die synchrone Halbleiterspeichervorrichtung, um sie wie
in 3b gezeigt zu betreiben.
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Das
OCD-Exit-Steuersignal OCD_exit dient der synchronen Halbleiterspeichervorrichtung
dazu, die OCD-Kalibriersteueroperation zu verlassen. Das OCD-erste
Treibermodus-Steuersignal OCD_drive 1 dient dazu, die Ausgangsimpedanz
des Pull-up-Treibers 210 einzustellen,
und das OCD-zweite Treibermodus-Steuersignal
OCD_drive0 dient dazu, die Ausgangsimpedanz des Pull-down-Treibers 220 einzustellen.
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Das
OCD-Einstellsteuersignal OCD_adjust dient der synchronen Halbleiterspeicherung
dazu, um in einen Impedanzeinstellmodus zum Einstellen der Ausgangsimpedanz
des Datenausgangstreibers 200 während der OCD-Kalibriersteueroperation
einzutreten.
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Das
OCD-Default-Steuersignal OCD_default setzt die Ausgangsimpedanz
des Datenausgangstreibers auf einen Default- bzw. Standardwert.
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11 ist ein schematisches
Schaltbild, welches den OCD-Steuercode-Signaldecoder 120 zeigt, welcher
in 6 gezeigt wird.
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Wie
oben beschrieben, decodiert der OCD-Steuercode-Signaldecoder 120 das 4-Bit-OCD-Steuercodesignal,
welches von der Datenabgleicheinheit 400 ausgegeben wird,
um das Pull-up-Erhöhungssignal
pu_inc, das Pull-down-Erhöhungssignal
pd_inc, das Pull-up-Erniedrigungssignal pu_dec und das Pull-down-Erniedrigungssignal pd_dec
für die
synchrone Halbleiterspeichervorrichtung zu erzeugen, damit diese,
wie in 4B gezeigt wird,
betrieben wird.
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Mit
Bezug auf 5 bis 11 wird nachfolgend ein Betrieb
der synchronen Halbleiterspeichervorrichtung entsprechend der bevorzugten
Ausführungsform
der vorliegenden Erfindung beschrieben.
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Die
OCD-Kalibriersteueroperation ist eines der Konzepte, welches durch
die JEDEC vorgeschlagen wird, um die Geschwindigkeit eines Dateneingangs/-ausgangs
zu verbessern, wie dies oben beschrieben wurde.
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Die
OCD-Kalibriersteueroperation dient dazu, eine Ausgangsimpedanz eines
Datenausgangstreibers so einzustellen, dass der Datenausgangstreiber
eine optimierte Ausgangsimpedanz besitzen kann.
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Deshalb
sollte eine Halbleiterspeichervorrichtung, welche die OCD-Kalibriersteueroperation beinhaltet,
mit einem OCD-Steuercode-Eingangspin, einer OCD-Steuercode-Eingangseinheit
und einer Steuereinheit zum Decodieren eines OCD-Steuercodesignals
ausgestattet sein, um die Ausgangsimpedanz des Datenausgangstreibers
einzustellen.
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Wie
in 5 gezeigt wird, beinhaltet
die synchrone Halbleiterspeichervorrichtung entsprechend der vorliegenden
Erfindung die OCD-Steuercode-Eingangseinheit nicht getrennt bzw.
extra, sondern nutzt eine Dateneingangseinheit als OCD-Steuercode-Eingangseinheit.
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Die
synchrone Halbleiterspeichervorrichtung empfängt das Datensignal über das
DQ-Pad und überträgt das Datensignal
an den Speicherkern 500 während der Datenzugriffsoperation
oder empfängt das
4-Bit-OCD-Steuercodesignal über
das DQ-Pad, um das 4-Bit-OCD-Steuercodesignal zur Einstellung der
Ausgangsimpedanz des Datenausgangstreibers 200 während der
OCD-Kalibriersteueroperation zu decodieren.
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Nachdem
die Ausgangsimpedanz des Datenausgangstreibers 200 durch
die OCD-Kalibriersteueroperation optimiert ist, gibt der Datenausgangstreiber 200 das
Datensignal aus, welches von dem Speicherkern 500 ausgegeben
wird.
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Der
Befehlssignaldecoder 800 decodiert die Vielzahl der Befehlssignale,
um den EMRS-Decoder 700 zu informieren, dass die synchrone
Halbleiterspeichervorrichtung sich in der OCD-Kalibriersteueroperation
befindet.
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Danach
wird der EMRS-Decoder 700 aktiviert und gibt das OCD- erste Treibermodus-Steuersignal
OCD drive1 aus, um die Ausgangsimpedanz des Pull-up-Treibers 210 in
Abhängigkeit
von dem 3-Bit-Steuercode einzustellen, welcher als 001 über die
Adresspins ADD<9:7> eingegeben wird.
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Nachdem
das OCD-erste Treibermodus-Steuersignal OCD drive1 aktiviert ist,
gibt der Pull-up-Treiber 210 das Datensignal mit einem
logischen hohen Pegel aus, und die Ausgangsimpedanz des Pull-up-Treibers 210 wird
zu dieser Zeit gemessen.
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Danach
aktiviert der EMRS-Decoder 700 das OCD-Einstellsteuersignal
OCD_adjust und gibt es in Antwort auf den 3-Bit-Steuercode aus,
welcher als 100 über
die Adresspins ADD<9:7> eingegeben wird.
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Nachdem
das OCD-Einstellsteuersignal OCD_adjust aktiviert ist, wird das
4-Bit-OCD-Steuercodesignal über
das DQ-Pad eingegeben. Das 4-Bit-OCD-Steuercodesignal wird an den
OCD-Steuercode-Signaldecoder 120 über die Dateneingangseinheit 300 und
die Datenabgleicheinheit 400 übertragen.
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Danach
decodiert der OCD-Steuercode-Signaldecoder 120 das 4-Bit-OCD-Steuercodesignal, um
die Pull-up-OCD-Steuerlogikeinheit 110a zu steuern. Dann
gibt die Pull-up-OCD-Steuerlogikeinheit 110a das erste
bis achte Pull-up-Treiberimpedanz-Einstellsignal drv70u bis drv140u
aus.
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Der
Pull-up-Treiber 210 stellt seine Ausgangsimpedanz in Antwort
bzw. Abhängigkeit
von dem ersten bis achten Pull-up-Treiberimpedanz-Einstellsignal drv70u
bis drv140u ein. Das Einstellen der Ausgangsimpedanz des Pull-up-Treibers 210 wird
durch das Steuern der Anzahl der eingeschalteten MOS-Transistoren aus
der Gesamtheit der MOS-Transistoren durchgeführt, welche in dem Pull-up-Treiber 210 beinhaltet
sind.
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Danach
gibt der Pull-up-Treiber 210 das Datensignal mit einem
logisch hohen Pegel aus, wobei er eine eingestellte Ausgangsimpedanz
besitzt.
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In ähnlicher
Weise stellt der Pull-down-Treiber 220 seine Ausgangsimpedanz
ein.
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Wie
oben beschrieben, beinhaltet die synchrone Halbleiterspeichervorrichtung
entsprechend der vorliegenden Erfindung keinen zusätzlichen
Eingangs-/Ausgangspin und keinen zusätzlichen Pfad zum Eingeben
des OCD-Steuercodesignals, sondern nutzt das DQ-Pad und die Dateneingangseinheit
zum Eingeben des OCD-Steuercodesignals.
Deshalb ist es möglich,
die OCD-Kalibriersteueroperation einzubinden, wodurch die Größe der synchronen
Halbleiterspeichervorrichtung minimiert wird.
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Die
vorliegende Anmeldung beinhaltet einen Sachverhalt, welcher sich
auf die koreanische Patentanmeldung Nr. 2003-58733 bezieht, welche
beim Koreanischen Patentamt am 25. Oktober 2003 eingereicht wurde,
deren gesamter Inhalt hier als Referenz aufgeführt wird.
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Während die
vorliegende Erfindung mit Bezug auf spezielle Ausführungsformen
beschrieben wurde, wird es für
Fachleute offensichtlich sein, dass verschiedene Veränderungen
und Modifikationen durchgeführt
werden können,
ohne vom Geist und Umfang der Erfindung abzuweichen, wie sie in
den folgenden Patenansprüchen
definiert werden.