DE102006022124A1 - Eingangsschaltung mit aktualisiertem Ausgangssignal, das mit Taktsignal synchronisiert ist - Google Patents

Eingangsschaltung mit aktualisiertem Ausgangssignal, das mit Taktsignal synchronisiert ist Download PDF

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Abstract

Eine Eingangsschaltung, die eine erste Schaltung, eine zweite Schaltung und eine dritte Schaltung umfasst. Die erste Schaltung ist konfiguriert, um ein erstes Signal und ein zweites Signal zu empfangen und um das erste Signal über das zweite Signal abzutasten und Signalabtastwerte des ersten Signals zu liefern. Die zweite Schaltung ist konfiguriert, um ein drittes Signal und die Signalabtastwerte zu empfangen und um ein Ausgangssignal der zweiten Schaltung über das dritte Signal zu aktualisieren und das aktualisierte Ausgangssignal der zweiten Schaltung zu liefern. Die dritte Schaltung ist konfiguriert, um ein Taktsignal und das zweite Signal zu empfangen und um das dritte Signal zu liefern. Die dritte Schaltung ist auch konfiguriert, um Flanken bei dem dritten Signal mit Flanken bei dem zweiten Signal und Flanken bei dem Taktsignal zu synchronisieren.

Description

  • Querverweis auf verwandte Anmeldungen
  • Diese Anmeldung bezieht sich auf die US-Patentanmeldung Seriennummer 10/674,177 mit dem Titel „RANDOM ACCESS MEMORY WITH POST-AMBLE DATA STROBE SIGNAL NOISE REJECTION", eingereicht am 29. September 2003, die hier durch Bezugnahme aufgenommen ist.
  • Normalerweise umfasst ein Computersystem eine Anzahl von Integrierte-Schaltung-Chips, die miteinander kommunizieren, um Systemanwendungen durchzuführen. Chipgeschwindigkeiten nehmen weiterhin zu, und die Menge an Daten, die zwischen Chips übermittelt wird, nimmt weiterhin zu, um die Anforderungen von Systemanwendungen zu erfüllen. In dem Maße, in dem das Volumen von Digitaldaten, die zwischen Chips übermittelt werden, zunimmt, werden Kommunikationsverbindungen höherer Bandbreite benötigt, um Datenkommunikationsengpässe zwischen Chips zu verhindern.
  • Oft umfasst ein Computersystem eine Steuerung, wie z. B. einen Mikroprozessor, und ein oder mehr Speicherchips, wie z. B. Direktzugriffsspeicher- (RAM-) Chips. Bei den RAM-Chips kann es sich um einen beliebigen geeigneten Typ von RAM handeln, wie z. B. dynamischer RAM (DRAM), Doppeldatenratensynchron-DRAM (DDR-SDRAM), Graphik-DDR-SDRAM (GDDR-SDRAM) und pseudostatischer RAM (PSRAM). Die Steuerung und der RAM kommunizieren Daten miteinander, um Systemanwendungen durchzuführen.
  • Normalerweise werden Daten an einer integrierten Schaltung, wie z. B. einem RAM, empfangen und über ein Strobe- bzw. Freigabesignal abgetastet, das ebenfalls an der integrierten Schaltung empfangen wird. Mehrere Datensignale können parallel über ein Freigabesignal abgetastet werden, um mehrere Datenbits einer ansteigender Flanke eines Freigabesignals und mehrere Datenbits einer abfallender Flanke eines Freigabesignals zu liefern. Die abgetasteten Datenbits werden über ein Taktsignal in die integrierte Schaltung getaktet.
  • In dem Maße, in dem Chipgeschwindigkeiten zunehmen, nimmt die Menge an Daten zu, die zwischen Chips übermittelt wird, um die Anforderungen von Systemanwendungen zu erfüllen. Kommunikationsverbindungen höherer Bandbreite können durch ein Übermitteln von mehr Datensignalen parallel und/oder ein Steigern von Eingangs-/Ausgangs- (I/O-) Datenbit- und Freigabesignalgeschwindigkeiten erzeugt werden. Ein Verwenden eines Freigabesignals, um eine gesteigerte Anzahl von Datensignalen parallel abzutasten, kann jedoch den Versatz des Freigabesignals und der abgetasteten Datenbits erhöhen, was zu Einstellungs- und Haltefensterverschiebungen während eines Abtastens der Datensignale und eines Taktens der abgetasteten Datenbits in die integrierte Schaltung beitragen kann. Auch verschlimmert ein Erhöhen der Datenbit- und Freigabesignalgeschwindigkeiten das Versatzproblem bezüglich Freigabesignal und abgetasteten Datenbits, das sich auf ein Takten der abgetasteten Datenbits in die integrierte Schaltung über das Taktsignal bezieht.
  • Aus diesen und anderen Gründen besteht ein Bedarf an der vorliegenden Erfindung.
    •
  • Es ist die Aufgabe der Erfindung, eine Eingangsschaltung, einen Direktzugriffsspeicher, ein Computersystem, ein Verfahren zum Eingeben von Signalen in eine Speichervorrichtung sowie ein Verfahren zum Eingeben von Signalen in einen Direktzugriffsspeicher mit verbesserten Charakteristika zu schaffen.
  • Diese Aufgabe wird durch eine Eingangsschaltung gemäß Anspruch 1, einen Direktzugriffsspeicher gemäß Anspruch 6 oder 12, ein Computersystem gemäß Anspruch 16, ein Verfahren gemäß Anspruch 20 sowie ein Verfahren gemäß Anspruch 24 oder 28 gelöst.
  • Ein Aspekt der vorliegenden Erfindung liefert eine Eingangsschaltung, die eine erste Schaltung, eine zweite Schaltung und eine dritte Schaltung umfasst. Die erste Schaltung ist konfiguriert, um ein erstes Signal und ein zweites Signal zu empfangen und um das erste Signal über das zweite Signal abzutasten und Signalabtastwerte des ersten Signals zu liefern. Die zweite Schaltung ist konfiguriert, um ein drittes Signal und die Signalabtastwerte zu empfangen und ein Ausgangssignal der zweiten Schaltung über das dritte Signal zu aktualisieren und das aktualisierte Ausgangssignal der zweiten Schaltung zu liefern. Die dritte Schaltung ist konfiguriert, um ein Taktsignal und das zweite Signal zu empfangen und das dritte Signal zu liefern. Die dritte Schaltung ist auch konfiguriert, um Flanken bei dem dritten Signal mit Flanken bei dem zweiten Signal und Flanken bei dem Taktsignal zu synchronisieren.
    •
  • Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
  • 1 ein Blockdiagramm, das ein Ausführungsbeispiel eines Computersystems gemäß der vorliegenden Erfindung veranschaulicht;
  • 2 ein Blockdiagramm, das ein Ausführungsbeispiel eines Computersystems, das eine Steuerung und einen RAM umfasst, gemäß der vorliegenden Erfindung veranschaulicht;
  • 3 ein Diagramm, das ein Ausführungsbeispiel einer Speicherzelle in dem Array von Speicherzellen veranschaulicht;
  • 4 ein Diagramm, das ein Ausführungsbeispiel einer Eingangsschaltung zum Eingeben von Daten in einen Integrierte-Schaltung-Chip veranschaulicht;
  • 5 ein Zeitdiagramm, das eine Beispielsoperation eines Ausführungsbeispiels einer Aktualisierungsfreigabeschaltung veranschaulicht;
  • 6 ein Zeitdiagramm, das eine weitere Beispielsoperation eines Ausführungsbeispiels einer Aktualisierungsfreigabeschaltung veranschaulicht;
  • 7 ein Diagramm, das ein Ausführungsbeispiel einer Aktualisierungsfreigabeschaltung veranschaulicht;
  • 8 ein Zeitdiagramm, das eine Beispielsoperation der Aktualisierungsfreigabeschaltung von 7 veranschaulicht; und
  • 9 ein Zeitdiagramm, das eine weitere Beispielsoperation der Aktualisierungsfreigabeschaltung von 7 veranschaulicht.
  • Bei der folgenden detaillierten Beschreibung wird Bezug genommen auf die beiliegenden Zeichnungen, die einen Teil derselben bilden und in denen zur Veranschaulichung spezifische Ausführungsbeispiele gezeigt sind, bei denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird eine Richtungsterminologie, wie z. B. „oben", „unten", „vorne", „hinten", „vorauseilend", „nacheilend" usw., unter Bezugnahme auf die Ausrichtung der Figur(en) verwendet, die beschrieben werden. Da Komponenten von Ausführungsbeispielen der vorliegenden Erfindung in einer Anzahl von unterschiedlichen Ausrichtungen positioniert sein können, wird die Richtungsterminologie zu Veranschaulichungszwecken verwendet und ist auf keine Weise einschränkend. Es sei darauf hingewiesen, dass andere Ausführungsbeispiele verwendet werden können und strukturelle oder logische Veränderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende detaillierte Beschreibung soll deshalb nicht in einem einschränkenden Sinn verstanden werden, und der Schutzbereich der vorliegenden Erfindung ist durch die angehängten Ansprüche definiert.
  • 1 ist ein Blockdiagramm, das ein Ausführungsbeispiel eines Computersystems 20 gemäß der vorliegenden Erfindung veranschaulicht. Das Computersystem 20 umfasst einen ersten Integrierte-Schaltung-Chip 22 und einen zweiten Integrierte-Schaltung-Chip 24. Der Chip 22 ist über einen Kommunikationsweg 26 elektrisch mit dem Chip 24 gekoppelt. Bei einem Ausführungsbeispiel ist der Chip 22 eine Speichersteuerung, und der Chip 24 ist ein RAM, wie z. B. ein DRAM, ein DDR-SDRAM, ein GDDR-SDRAM oder ein PSRAM. Die Steuerung und der RAM kommunizieren miteinander, um Systemanwendungen durchzuführen. Bei anderen Ausführungsbeispielen kann es sich bei dem Chip 22 und dem Chip 24 um beliebige geeignete Chips handeln, die miteinander kommunizieren.
  • Der Chip 22 umfasst eine geeignete Anzahl von Sender- und Empfängerpaaren, und der Chip 24 umfasst eine geeignete Anzahl von Sender- und Empfängerpaaren. Jedes Sender- und Empfängerpaar bei dem Chip 22 entspricht einem Sender- und Empfängerpaar bei dem Chip 24. Der Kommunikationsweg 26 umfasst einen oder mehr Signalübertragungswege, und jedes Sender- und Empfängerpaar bei dem Chip 22 ist mit dem entsprechenden Sender- und Empfängerpaar bei dem Chip 24 über zumindest einen der Signalübertragungswege in dem Kommunikationsweg 26 elektrisch gekoppelt.
  • Der Chip 24 umfasst eine Eingangsschaltung 28, die ein Strobe- bzw. Freigabesignal DQS bei 30, ein Datensignal DATA bei 32 und ein Taktsignal CLK bei 34 empfängt. Die Eingangsschaltung 28 tastet das Datensignal DATA bei 32 über das Freigabesignal DQS bei 30 ab, um abgetastete Datenbits zu liefern. Die Eingangsschaltung 28 aktualisiert Ausgangssignale über ein Aktualisierungsfreigabesignal zu abgetasteten Datenbitwerten. Die aktualisierten Ausgangssignale werden über das Taktsignal CLK bei 34 in den Chip 24 getaktet, um ein Datenbitsignal RDATA ansteigender Flanke bei 36 und ein Datenbitsignal FDATA abfallender Flanke bei 38 zu liefern.
  • Die Eingangsschaltung 28 synchronisiert das Aktualisierungsfreigabesignal und ein Aktualisieren der Ausgangssignale mit dem Freigabesignal DQS bei 30 und dem Taktsignal CLK bei 34. Die Ausgangssignale werden aktualisiert, nachdem vorhergehend aktualisierte Ausgangssignale über das Taktsignal CLK bei 34 in den Chip 24 getaktet worden sind. Ein Synchronisieren des Aktualisierungsfreigabesignals mit dem Freigabesignal DQS bei 30 und dem Taktsignal CLK bei 34 stellt sicher, dass ein Versatz des Freigabesignals DQS bei 30 und der abgetasteten Datenbits nicht ein Takten von abgetasteten Datenbitwerten in den Chip 24 über das Taktsignal CLK bei 34 beeinträchtigt. Zuverlässige Kommunikation zwischen dem Chip 22 und dem Chip 24 kann mit einer erhöhten Anzahl von Datensignalen, die parallel über ein Freigabesignal abgetastet werden, und mit einer Zunahme der Eingangsdatenbit- und Freigabesignalgeschwindigkeiten aufrechterhalten werden. Bei einem Ausführungsbeispiel umfasst der Chip 24 eine beliebige geeignete Anzahl von Eingangsschaltungen, wie z. B. Eingangsschaltung 28, und der Chip 24 empfängt eine beliebige geeignete Anzahl von Datensignalen, wie z. B. Datensignal DATA bei 32, und Freigabesignalen, wie z. B. Freigabesignal DQS bei 30, von dem Chip 22 über den Kommunikationsweg 26.
  • 2 ist ein Blockdiagramm, das ein Ausführungsbeispiel eines Computersystems 40 gemäß der vorliegenden Erfindung veranschaulicht. Das Computersystem 40 umfasst eine Steue rung 42 und einen RAM 44. Die Steuerung 42 ist über einen Speicherkommunikationsweg 46 und einen Datenkommunikationsweg 48 elektrisch mit dem RAM 44 gekoppelt. Die Speicherung 42 liefert Zeilen- und Spaltenadressen und Steuersignale über den Speicherkommunikationsweg 46 an den RAM 44. Die Steuerung 42 liefert Datensignale und Freigabesignale an den RAM 44 und empfängt Datensignale und Freigabesignale über den Datenkommunikationsweg 48 von dem RAM 44. Bei dem RAM 44 kann es sich um einen beliebigen geeigneten Typ von RAM handeln, wie z. B. einen DRAM, einen DDR-SDRAM, einen GDDR-SDRAM oder einen PSRAM. Bei einem Ausführungsbeispiel ist der RAM 44 ein DRAM, wie z. B. ein DDR-SDRAM der vierten Generation (DDR4-SDRAM), ein GDDR-SDRAM der dritten Generation (GDDR3-SDRAM), ein GDDR-SDRAM der vierten Generation (GDDR4-SDRAM) oder eine spätere Generation von DRAM.
  • Der RAM 44 umfasst ein Array von Speicherzellen 50, einen Zeilenadresslatch bzw. -zwischenspeicher und -decodierer 52, einen Spaltenadresslatch und -decodierer 54, eine Erfassungsverstärkerschaltung 56, eine RAM-I/O-Schaltung 58, eine Steuerschaltung 60 und ein Adressregister 62. Leitfähige Wortleitungen 64, die als Zeilenauswählleitungen bezeichnet werden, erstrecken sich in der x-Richtung über das Array von Speicherzellen 50. Leitfähige Bitleitungen 66, die als Digit- bzw. Zifferleitungen bezeichnet werden, erstrecken sich in der y-Richtung über das Array von Speicherzellen 50. Eine Speicherzelle 68 ist an jedem Kreuzungspunkt einer Wortleitung 64 und einer Bitleitung 66 angeordnet.
  • Jede Wortleitung 64 ist elektrisch mit dem Zeilenadresslatch und -decodierer 52 gekoppelt, und jede Bitleitung 66 ist elektrisch mit einem der Erfassungsverstärker bei der Erfassungsverstärkerschaltung 56 gekoppelt. Die Erfassungsverstärkerschaltung 56 ist elektrisch über leitfähige Spaltenauswählleitungen 70 mit dem Spaltenadresslatch und -decodierer 54 gekoppelt. Auch ist die Erfassungsverstärkerschaltung 56 elektrisch über einen Kommunikationsweg 72 mit dem Zeilenadresslatch und -decodierer 52 und über einen I/O-Kommunikationsweg 74 mit der RAM-I/O-Schaltung 58 gekoppelt. Die RAM-I/O-Schaltung 58 ist elektrisch über den Datenkommunikationsweg 48 mit der Steuerung 42 gekoppelt. Datensignale und Freigabesignale werden zwischen der RAM-I/O-Schaltung 58 und der Steuerung 42 über den Datenkommunikationsweg 48 übertragen.
  • Die Steuerung 42 ist elektrisch über den Datenkommunikationsweg 48 mit der RAM-I/O-Schaltung 58 und über den Speicherkommunikationsweg 46 mit der Steuerschaltung 60 und dem Adressregister 62 gekoppelt. Die Steuerschaltung 60 ist elektrisch über einen Steuerkommunikationsweg 76 mit dem Zeilenadresslatch und -decodierer 52 und dem Spaltenadresslatch und -decodierer 54 gekoppelt. Das Adressregister 62 ist elektrisch über Zeilen- und Spaltenadressleitungen 78 mit dem Zeilenadresslatch und -decodierer 52 und dem Spaltenadresslatch und -decodierer 54 gekoppelt.
  • Das Adressregister 62 empfängt über den Speicherkommunikationsweg 46 Zeilen- und Spaltenadressen von der Steuerung 42. Das Adressregister 62 liefert eine Zeilenadresse über die Zeilen- und Spaltenadressleitungen 78 an den Zeilenadresslatch und -decodierer 52, und die Steuerschaltung 60 liefert ein RAS-Signal über den Steuerkommunikationsweg 76 an den Zeilenadresslatch und -decodierer 52, um die gelieferte Zeilenadresse in den Zeilenadresslatch und -decodierer 52 zwischenzuspeichern. Das Adressregister 62 liefert eine Spaltenadresse über die Zeilen- und Spaltenadressleitungen 78 an den Spaltenadresslatch und -decodierer 54, und die Steuerschaltung 60 liefert ein CAS-Signal über den Steuerkommunikationsweg 76 an den Spaltenadresslatch und -decodierer 54, um die gelieferte Spaltenadresse in den Spaltenadresslatch und -decodierer 54 zwischenzuspeichern.
  • Der Zeilenadresslatch und -decodierer 52 empfängt Zeilenadressen und RAS-Signale und zwischenspeichert die Zeilenad ressen in den Zeilenadresslatch und -decodierer 52. Der Zeilenadresslatch und -decodierer 52 decodiert jede der Zeilenadressen, um eine Zeile von Speicherzellen 68 auszuwählen. Außerdem liefert der Zeilenadresslatch und -decodierer 52 Erfassungsverstärkeraktivierungssignale und Ausgleichs- und Vorladesignale über den Kommunikationsweg 72 an die Erfassungsverstärkerschaltung 56.
  • Der Spaltenadresslatch und -decodierer 54 aktiviert die Spaltenauswählleitungen 70, um Erfassungsverstärker bei der Erfassungsverstärkerschaltung 56 mit der RAM-I/O-Schaltung 58 zu verbinden. Der Spaltenadresslatch und -decodierer 54 empfängt eine Spaltenadresse und zwischenspeichert die Spaltenadresse in den Spaltenadresslatch und -decodierer 54. Der Spaltenadresslatch und -decodierer 54 decodiert die Spaltenadresse, um adressierte Spaltenauswählleitungen 70 auszuwählen. Außerdem empfängt der Spaltenadresslatch und -decodierer 54 über den Steuerkommunikationsweg 76 Spaltenauswählleitungsaktivierungssignale von der Steuerschaltung 60. Die Spaltenauswählleitungsaktivierungssignale zeigen an, welche der adressierten Spaltenauswählleitungen 70 durch den Spaltenadresslatch und -decodierer 54 aktiviert werden sollen. Der Spaltenadresslatch und -decodierer 54 aktiviert die Spaltenauswählleitungen 70, die durch die Spaltenadresse adressiert sind und für eine Aktivierung durch die Spaltenauswählleitungsaktivierungssignale ausgewählt sind. Die aktivierten Spaltenauswählleitungen 70 werden an die Erfassungsverstärkerschaltung 56 geliefert, um Erfassungsverstärker bei der Erfassungsverstärkerschaltung 56 mit der RAM-I/O-Schaltung 58 zu verbinden.
  • Die Steuerschaltung 60 empfängt über den Speicherkommunikationsweg 46 Adressen und Steuersignale von der Steuerung 42. Die Steuerung 42 liefert Steuersignale, wie z. B. Lese-/Schreib-Aktivierungs-, RAS- und CAS-Signale, an die Steuerschaltung 60. Die Steuerschaltung 60 liefert RAS-Signale an den Zeilenadresslatch und -decodierer 52 und CAS-Signale an den Spaltenadresslatch und -decodierer 54. Auch liefert die Steuerschaltung 60 Steuersignale an den Spaltenadresslatch und -decodierer 52, um Spaltenauswählleitungen 70 selektiv zu aktivieren.
  • Die Steuerung 42 und die RAM-I/O-Schaltung 58 übermitteln Datensignale und Freigabesignale zwischen der Steuerung 42 und dem RAM 44 über den Datenkommunikationsweg 48. Die Steuerung 42 und der RAM 44 sind dem Chip 22 und dem Chip 24 (in 1 gezeigt) ähnlich. Die RAM-I/O-Schaltung 58 umfasst eine geeignete Anzahl von Sender- und Empfängerpaaren, und die Steuerung 42 umfasst eine geeignete Anzahl von Sender- und Empfängerpaaren. Jedes Sender- und Empfängerpaar bei der RAM-I/O-Schaltung 58 entspricht einem Sender- und Empfängerpaar bei der Steuerung 42. Der Datenkommunikationsweg 48 umfasst einen oder mehr Signalübertragungswege, und jedes Sender- und Empfängerpaar bei der I/O-Schaltung 58 ist mit dem entsprechenden Sender- und Empfängerpaar bei der Steuerung 42 über zumindest einen der Signalübertragungswege bei dem Datenkommunikationsweg 48 elektrisch gekoppelt.
  • Die RAM-I/O-Schaltung 58 umfasst eine Eingangsschaltung 80, die ein Freigabesignal DQS bei 82, ein Datensignal DATA bei 84 und ein Taktsignal CLK bei 86 empfängt. Die Eingangsschaltung 80 ist der Eingangsschaltung 28 (in 1 gezeigt) ähnlich. Die Eingangsschaltung 80 tastet das Datensignal DATA bei 84 über das Freigabesignal DQS bei 82 ab, um abgetastete Datenbits zu liefern. Die Eingangsschaltung 80 aktualisiert Ausgangssignale über ein Aktualisierungsfreigabesignal zu den abgetasteten Datenbitwerten. Die aktualisierten Ausgangssignale werden über das Taktsignal CLK bei 86 in den RAM 44 getaktet, um ein Datenbitsignal ansteigender Flanke RDATA bei 88 und ein Datenbitsignal abfallender Flanke FDATA bei 90 zu liefern.
  • Die Eingangsschaltung 80 synchronisiert das Aktualisierungsfreigabesignal und ein Aktualisieren der Ausgangssignale mit dem Freigabesignal DQS bei 82 und dem Taktsignal CLK bei 86. Die Ausgangssignale werden aktualisiert, nachdem vorhergehend aktualisierte Ausgangssignale über das Taktsignal CLK bei 86 in den RAM 44 getaktet worden sind. Ein Synchronisieren des Aktualisierungsfreigabesignals mit dem Freigabesignal DQS bei 82 und dem Taktsignal CLK bei 86 stellt sicher, dass ein Versatz des Freigabesignals DQS bei 82 und der abgetasteten Datenbits nicht ein Takten der abgetasteten Datenbitwerte über das Taktsignal CLK bei 86 in den RAM 44 beeinträchtigt. Zuverlässige Kommunikation zwischen der Steuerung 42 und dem RAM 44 kann mit einer erhöhten Anzahl von Datensignalen, wie z. B. Datensignal DATA bei 84, die parallel über ein Freigabesignal, wie z. B. Freigabesignal DQS bei 82, abgetastet werden, und mit einer Zunahme der Eingangsdatenbit- und Freigabesignalgeschwindigkeiten aufrechterhalten werden. Bei einem Ausführungsbeispiel umfasst der RAM 44 eine beliebige geeignete Anzahl von Eingangsschaltungen, wie z. B. Eingangsschaltung 80, und der RAM 44 empfängt eine beliebige geeignete Anzahl von Datensignalen, wie z. B. Datensignal DATA bei 84, und Freigabesignalen, wie z. B. Freigabesignal DQS bei 82, von der Steuerung 42 über den Datenkommunikationsweg 48.
  • Die Erfassungsverstärkerschaltung 56 umfasst Erfassungsverstärker, Ausgleichs- und Vorladeschaltungen und Schalter. Die Erfassungsverstärker sind Differenzeingangserfassungsverstärker, und jeder Erfassungsverstärker empfängt eine Bitleitung 66 an jedem der zwei Differenzeingänge. Eine der Bitleitungen 66 empfängt ein Datenbit von einer ausgewählten Speicherzelle 68, und die andere Bitleitung 66 wird als eine Referenz verwendet. Die Ausgleichs- und Vorladeschaltungen gleichen die Spannung an Bitleitungen 66, die mit dem gleichen Erfassungsverstärker verbunden sind, vor einer Lese- oder Schreiboperation aus.
  • Um ein Datenbit zu lesen, verstärkt ein Erfassungsverstärker die Differenz zwischen dem Datenbitwert und dem Referenzwert und liefert einen erfassten Ausgangswert über den I/O-Kommunikationsweg 74 an die RAM-I/O-Schaltung 58. Eines der Sender- und Empfängerpaare bei der RAM-I/O-Schaltung 58 empfängt den erfassten Ausgangswert und liefert den erfassten Ausgangswert über den Datenkommunikationsweg 48 an das entsprechende Sender- und Empfängerpaar bei der Steuerung 42.
  • Um ein Datenbit zu schreiben, liefert eines der Sender- und Empfängerpaare bei der Steuerung 42 ein Datensignal über den Datenkommunikationsweg 48 an das entsprechende Sender- und Empfängerpaar bei der RAM-I/O-Schaltung 58. Auch liefert eines der Sender- und Empfängerpaare bei der Steuerung 42 ein Freigabesignal über den Datenkommunikationsweg 48 an das entsprechende Sender- und Empfängerpaar bei der RAM-I/O-Schaltung 58. Ein Empfänger bei der RAM-I/O-Schaltung 58 empfängt das Datensignal und liefert ein empfangenes Datensignal an die Eingangsschaltung, wie z. B. das Datensignal DATA bei 84 an die Eingangsschaltung 80. Ein weiterer Empfänger bei der RAM-I/O-Schaltung 58 empfängt das Freigabesignal und liefert ein empfangenes Freigabesignal an die Eingangsschaltung, wie z. B. das Freigabesignal DQS bei 82 an die Eingangsschaltung 80. Die Eingangsschaltung 80 empfängt das Datensignal DATA bei 84 und das Freigabesignal DQS bei 82 und tastet das Datensignal DATA bei 84 über das Freigabesignal DQS bei 82 ab, um abgetastete Datenbits zu liefern. Die Eingangsschaltung 80 aktualisiert Ausgangssignale über ein Aktualisierungsfreigabesignal zu den abgetasteten Datenbitwerten. Die aktualisierten Ausgangssignale werden über das Taktsignal CLK bei 86 in den RAM 44 getaktet, um ein Datenbitsignal ansteigender Flanke RDATA bei 88 und ein Datenbitsignal abfallender Flanke FDATA bei 90 zu liefern.
  • Die RAM-I/O-Schaltung 58 liefert ein Datenbit von einem der Datenbitsignale, des Datenbitsignals ansteigender Flanke RDATA bei 88 und des Datenbitsignals abfallender Flanke FDATA bei 90 an einen Erfassungsverstärker bei der Erfassungsverstärkerschaltung 56 über den I/O-Kommunikationsweg 74. Die RAM-I/O-Schaltung 58 übersteuert den Erfassungsver stärker, um den Datenbitwert auf die Bitleitung 66 zu treiben, die mit einer der Speicherzellen 68 verbunden ist. Die RAM-I/O-Schaltung 58 übersteuert auch die Inverse des Datenbitwerts auf die Referenzbitleitung 66. Der Erfassungsverstärker schreibt den empfangenen Datenbitwert in die ausgewählte Speicherzelle 68.
  • Während einer Leseoperation empfängt die Steuerschaltung 60 Lesesteuersignale, und das Adressregister 62 empfängt die Zeilenadresse von ein oder mehr ausgewählten Speicherzellen 68. Die Zeilenadresse wird von dem Adressregister 62 an den Zeilenadresslatch und -decodierer 52 geliefert und in den Zeilenadresslatch und -decodierer 52 durch die Steuerschaltung 60 und ein RAS-Signal zwischengespeichert. Der Zeilenadresslatch und -decodierer 52 decodiert die Zeilenadresse und aktiviert die ausgewählte Wortleitung 64. Wenn die ausgewählte Wortleitung 64 aktiviert wird, wird der Wert, der in jeder Speicherzelle 68 gespeichert ist, die mit der ausgewählten Wortleitung 64 gekoppelt ist, an die jeweilige Bitleitung 66 geleitet. Der Bitwert, der bei einer Speicherzelle 68 gespeichert ist, wird durch einen Erfassungsverstärker erfasst, der elektrisch mit der jeweiligen Bitleitung 66 gekoppelt ist.
  • Anschließend empfangen die Steuerschaltung 60 und das Adressregister 62 die Spaltenadresse der ausgewählten ein oder mehr Speicherzellen 68. Die Spaltenadresse wird von dem Adressregister 62 an den Spaltenadresslatch und -decodierer 54 geliefert und durch die Steuerschaltung 60 und ein CAS-Signal in den Spaltenadresslatch und -decodierer 54 zwischengespeichert. Der Spaltenadresslatch und -decodierer 54 decodiert die Spaltenadresse, um Spaltenauswählleitungen 70 auszuwählen. Die Steuerschaltung 60 liefert Steuersignale an den Spaltenadresslatch und -decodierer 54, um selektiv Spaltenauswählleitungen 70 zu aktivieren und ausgewählte Erfassungsverstärker mit der RAM-I/O-Schaltung 58 zu verbinden. Erfasste Ausgangswerte werden an Sender- und Empfängerpaare bei der RAM-I/O- Schaltung 58 geliefert und über den Datenkommunikationsweg 48 an die entsprechenden Sender- und Empfängerpaare bei der Steuerung 42 geliefert.
  • Während einer Schreiboperation empfängt die Steuerschaltung 60 Schreibsteuersignale, und das Adressregister 62 empfängt die Zeilenadresse von ein oder mehr ausgewählten Speicherzellen 68. Die Zeilenadresse wird von dem Adressregister 62 an den Zeilenadresslatch und -decodierer 52 geliefert und durch die Steuerschaltung 60 und ein RAS-Signal in den Zeilenadresslatch und -decodierer 52 zwischengespeichert. Der Zeilenadresslatch und -decodierer 52 decodiert die Zeilenadresse und aktiviert die ausgewählte Wortleitung 64. Wenn die ausgewählte Wortleitung 64 aktiviert wird, wird der Wert, der in jeder Speicherzelle 68 gespeichert ist, die mit der ausgewählten Wortleitung 64 gekoppelt ist, an die jeweilige Bitleitung 66 und den Erfassungsverstärker geleitet, der elektrisch mit der jeweiligen Bitleitung 66 gekoppelt ist.
  • Daten, die in dem Array von Speicherzellen 50 gespeichert werden sollen, werden von Sender- und Empfängerpaaren bei der Steuerung 42 über den Datenkommunikationsweg 48 an Sender- und Empfängerpaare bei der I/O-Schaltung 58 geliefert. Empfänger bei der RAM-I/O-Schaltung 58 empfangen die Datensignale und liefern empfangene Datensignale, wie z. B. das Datensignal DATA bei 84, an Eingangsschaltungen, wie z. B. die Eingangsschaltung 80. Andere Empfänger bei der RAM-I/O-Schaltung 58 empfangen Freigabesignale und liefern empfangene Freigabesignale, wie z. B. das Freigabesignal DQS bei 82, an die Eingangsschaltungen, wie z. B. die Eingangsschaltung 80. Die Eingangsschaltungen empfangen die Datensignale und die Freigabesignale und tasten die Datensignale über die Freigabesignale ab, um abgetastete Datenbits zu liefern. Die Eingangsschaltungen aktualisieren interne Ausgangssignale über Aktualisierungsfreigabesignale zu den abgetasteten Datenbitwerten. Die aktualisierten Ausgangssignale werden über das Taktsignal CLK bei 86 in den RAM 44 getaktet, um Datenbitsignale ansteigender Flanke, wie z. B. das Datenbitsignal ansteigender Flanke RDATA bei 88, und Datenbitsignale abfallender Flanke, wie z. B. das Datenbitsignal abfallender Flanke FDATA bei 90, zu liefern.
  • Die Steuerschaltung 60 und das Adressregister 62 empfangen die Spaltenadresse der ausgewählten ein oder mehr Speicherzellen 68. Das Adressregister 62 liefert die Spaltenadresse an den Spaltenadresslatch und -decodierer 54, und die Spaltenadresse wird durch die Steuerschaltung 60 und ein CAS-Signal in den Spaltenadresslatch und -decodierer 54 zwischengespeichert. Der Spaltenadresslatch und -decodierer 54 empfängt Spaltenauswählleitungsaktivierungssignale von der Steuerschaltung 60 und aktiviert ausgewählte Spaltenauswählleitungen 70, um Erfassungsverstärker bei der Erfassungsverstärkerschaltung 56 mit der RAM-I/O-Schaltung 58 zu verbinden. Die RAM-I/O-Schaltung 58 liefert Datenbits von den Datenbitsignalen ansteigender Flanke und den Datenbitsignalen abfallender Flanke über den I/O-Kommunikationsweg 74 an Erfassungsverstärker bei der Erfassungsverstärkerschaltung 56. Die RAM-I/O-Schaltung 58 übersteuert die Erfassungsverstärker, um Daten über die Bitleitungen 66 in die ausgewählten ein oder mehr Speicherzellen 68 zu schreiben.
  • 3 ist ein Diagramm, das ein Ausführungsbeispiel einer Speicherzelle 68 in dem Array von Speicherzellen 50 veranschaulicht. Die Speicherzelle 68 umfasst einen Transistor 92 und einen Kondensator 94. Das Gate des Transistors 92 ist elektrisch mit einer Wortleitung 64 gekoppelt. Eine Seite des Drain-Source-Weges des Transistors 92 ist elektrisch mit einer Bitleitung 66 gekoppelt, und die andere Seite des Drain-Source-Weges ist elektrisch mit einer Seite des Kondensators 94 gekoppelt. Die andere Seite des Kondensators 94 ist elektrisch mit einer Referenz 96, wie z. B. der Hälfte der Versorgungsspannung, gekoppelt. Der Konden sator 94 wird geladen und entladen, um eine logische 0 oder eine logische 1 darzustellen.
  • Während einer Leseoperation wird die Wortleitung 64 aktiviert, um den Transistor 92 anzuschalten, und der Wert, der auf dem Kondensator 94 gespeichert ist, wird über die Bitleitung 66 durch einen Erfassungsverstärker gelesen. Während einer Schreiboperation wird die Wortleitung 64 aktiviert, um den Transistor 92 anzuschalten, um auf den Kondensator 94 zuzugreifen. Der Erfassungsverstärker, der mit der Bitleitung 66 verbunden ist, wird übersteuert, um einen Datenwert über die Bitleitung 66 und den Transistor 92 auf den Kondensator 94 zu schreiben.
  • Eine Leseoperation bei der Speicherzelle 68 ist eine zerstörende Leseoperation. Nach jeder Leseoperation wird der Kondensator 94 auf den Datenwert, der gerade gelesen wurde, neu geladen oder entladen. Außerdem entlädt sich die Ladung an dem Kondensator 94 selbst ohne eine Leseoperation im Laufe der Zeit. Um einen gespeicherten Wert zu halten, wird die Speicherzelle 68 periodisch durch ein Lesen und/oder Beschreiben der Speicherzelle 68 aufgefrischt. Alle Speicherzellen 68 in dem Array von Speicherzellen 50 werden periodisch aufgefrischt, um ihre Werte aufrechtzuerhalten.
  • 4 ist ein Diagramm, das ein Ausführungsbeispiel einer Eingangsschaltung 100 zum Eingeben von Daten in einen Integrierte-Schaltung-Chip veranschaulicht. Die Eingangsschaltung 100 empfängt ein Freigabesignal DQS bei 102, ein Datensignal DATA bei 104 und ein Taktsignal CLK bei 106. Die Eingangsschaltung 100 ist der Eingangsschaltung 80 (in 2 gezeigt) und der Eingangsschaltung 28 (in 1 gezeigt) ähnlich. Die Eingangsschaltung 100 tastet ein Datensignal DATA bei 104 über ein Freigabesignal DQS bei 102 ab, um abgetastete Datenbits zu liefern. Die Eingangsschaltung 100 aktualisiert interne Ausgangssignale über ein Aktualisierungsfreigabesignal UDQS bei 140 und ein invertiertes Aktualisierungsfreigabesignal bUDQS bei 142 zu den abgetasteten Datenbitwerten. Die aktualisierten Ausgangssignale werden über ein Taktsignal CLK bei 106 und einen verzögerten Takt DCLK bei 144 in den Integrierte-Schaltung-Chip getaktet, um ein Datenbitsignal ansteigender Flanke RDATA bei 108 und ein Datenbitsignal abfallender Flanke FDATA bei 110 zu liefern.
  • Die Eingangsschaltung 100 umfasst Inverter 112 und 114, Latches 116, 118, 120, 122, 124, 126 und 128, eine Aktualisierungsfreigabeschaltung 130, eine Taktverzögerungsschaltung 132 und Flip-Flops 134 und 136. Der Inverter 112 empfängt das Freigabesignal DQS bei 102 und liefert ein invertiertes Freigabesignal bDQS bei 138. Die Latches 116, 118, 120, 124 und 126 empfangen das Freigabesignal DQS bei 102 und das invertierte Freigabesignal bDQS bei 138. Die Aktualisierungsfreigabeschaltung 130 empfängt das Freigabesignal DQS bei 102 und das Taktsignal CLK bei 106 und liefert das Aktualisierungsfreigabesignal UDQS bei 140. Der Inverter 114 empfängt das Aktualisierungsfreigabesignal UDQS bei 140 und liefert das invertierte Aktualisierungsfreigabesignal bUDQS bei 142. Die Latches 122 und 128 empfangen das Aktualisierungsfreigabesignal UDQS bei 140 und das invertierte Aktualisierungsfreigabesignal bUDQS bei 142. Die Taktverzögerungsschaltung 132 empfängt das Taktsignal CLK bei 106 und liefert das verzögerte Taktsignal DCLK bei 144. Die Flip-Flops 134 und 136 empfangen das verzögerte Taktsignal DCLK bei 144.
  • Die Latches 116 und 124 empfangen das Datensignal DATA bei 104. Der Latch 116 ist elektrisch über einen Datenweg 146 mit dem Latch 118 gekoppelt. Der Latch 118 ist elektrisch über einen Datenweg 148 mit dem Latch 120 gekoppelt. Der Latch 120 ist elektrisch über einen Datenweg 150 mit dem Latch 122 gekoppelt, und der Latch 122 ist elektrisch über einen Datenweg 152 mit dem Flip-Flop 134 gekoppelt. Der Flip-Flop 134 liefert ein Datenbitsignal ansteigender Flanke RDATA bei 108. Der Latch 124 ist elektrisch über einen Datenweg 154 mit dem Latch 126 gekoppelt. Der Latch 126 ist elektrisch über einen Datenweg 156 mit dem Latch 128 gekoppelt, und der Latch 128 ist elektrisch über einen Datenweg 158 mit dem Flip-Flop 136 gekoppelt. Der Flip-Flop 136 liefert ein Datenbitsignal abfallender Flanke FDATA bei 110. Bei den Latches 116, 118, 120, 122, 124, 126 und 128 kann es sich um irgendeinen geeigneten Typ von Latch handeln, und bei den Flip-Flops 134 und 136 kann es sich um irgendeinen geeigneten Typ von Flip-Flop, wie z. B. einen D-Typ-Flip-Flop, handeln.
  • Der Latch 116 umfasst ein Übertragungsgatter 160 und Inverter 162, 164 und 166. Das Übertragungsgatter 160 empfängt das Datensignal DATA bei 104 und ist einem p-Kanal-Metalloxidhalbleiter- (PMOS-) Transistor parallel zu einem n-Kanal-Metalloxidhalbleiter- (NMOS-) Transistor ähnlich. Das Übertragungsgatter 160 empfängt das Freigabesignal DQS bei 102 und das invertierte Freigabesignal bDQS bei 138. Das Übertragungsgatter 160 wird angeschaltet, um das Datensignal DATA bei 104 zu leiten, falls sich das Freigabesignal DQS bei 102 bei einem niedrigen Spannungspegel befindet und sich das invertierte Freigabesignal bDQS bei 138 bei einem hohen Spannungspegel befindet. Das Übertragungsgatter 160 wird ausgeschaltet, um das Datensignal DATA bei 104 nicht zu leiten, falls sich das Freigabesignal DQS bei 102 bei einem hohen Spannungspegel befindet und sich das invertierte Freigabesignal bDQS bei 138 bei einem niedrigen Spannungspegel befindet.
  • Das Übertragungsgatter 160 ist elektrisch mit dem Ausgang des Inverters 162 und dem Eingang des Inverters 164 über einen Datenweg 168 gekoppelt. Der Ausgang des Inverters 164 ist elektrisch mit dem Eingang des Inverters 162 und dem Eingang des Inverters 166 über einen Datenweg 170 gekoppelt. Der Ausgang des Inverters 166 ist elektrisch über den Datenweg 146 mit dem Latch 118 gekoppelt.
  • Falls sich das Freigabesignal DQS bei 102 bei einem niedrigen Spannungspegel befindet und sich das invertierte Frei gabesignal bDQS bei 138 bei einem hohen Spannungspegel befindet, wird das Übertragungsgatter 160 angeschaltet, um das Datensignal DATA bei 104 zu leiten, und der Logikpegel des Datensignals DATA bei 104 geht zu dem Datenweg 168. Der Inverter 164 invertiert den Logikpegel an dem Datenweg 168, um ein invertiertes Signal an dem Datenweg 170 zu liefern. Das invertierte Signal an dem Datenweg 170 wird über den Inverter 162 invertiert, um einen nichtinvertierten Logikpegel an dem Datenweg 168 zu liefern. Der Inverter 166 invertiert das invertierte Signal an dem Datenweg 170, um ein nichtinvertiertes Signal über den Datenweg 146 an den Latch 118 zu liefern. Das Datensignal an dem Datenweg 146 weist den gleichen Logikpegel wie das Datensignal DATA bei 104 auf.
  • Wenn das Freigabesignal DQS bei 102 bei einem Übergang von einem niedrigen Spannungspegel zu einem hohen Spannungspegel ansteigt und das invertierte Freigabesignal bDQS bei 138 von einem hohen Spannungspegel zu einem niedrigen Spannungspegel übergeht, wird das Übertragungsgatter 160 ausgeschaltet, und das Datensignal DATA bei 104 wird durch den Latch 116 abgetastet, um ein Datenbit ansteigender Flanke an dem Datenweg 146 zu liefern. Der Logikpegel des Datenbits ansteigender Flanke wird an den Latch 118 geliefert.
  • Der Latch 118 umfasst ein Übertragungsgatter 172 und Inverter 174 und 176. Das Übertragungsgatter 172 empfängt den Logikpegel des Datenbits ansteigender Flanke an dem Datenweg 146 und ist einem PMOS-Transistor parallel zu einem NMOS-Transistor ähnlich. Das Übertragungsgatter 172 empfängt das Freigabesignal DQS bei 102 und das invertierte Freigabesignal bDQS bei 138. Das Übertragungsgatter 172 wird angeschaltet, um den Logikpegel des Datenbits ansteigender Flanke an dem Datenweg 146 zu leiten, falls sich das Freigabesignal DQS bei 102 bei einem hohen Spannungspegel befindet und sich das invertierte Freigabesignal bDQS bei 138 bei einem niedrigen Spannungspegel befindet. Das Über tragungsgatter 172 wird ausgeschaltet, um den Logikpegel des Datenbits ansteigender Flanke an dem Datenweg 146 nicht zu leiten, falls sich das Freigabesignal DQS bei 102 bei einem niedrigen Spannungspegel befindet und sich das invertierte Freigabesignal bDQS bei 138 bei einem hohen Spannungspegel befindet.
  • Das Übertragungsgatter 172 ist elektrisch mit dem Ausgang des Inverters 174 und dem Eingang des Inverters 176 über einen Datenweg 178 gekoppelt. Der Ausgang des Inverters 176 ist elektrisch mit dem Eingang des Inverters 174 und dem Latch 120 über den Datenweg 148 gekoppelt.
  • Wenn das Freigabesignal DQS bei 102 bei einem Übergang von einem niedrigen Spannungspegel zu einem hohen Spannungspegel ansteigt, und das invertierte Freigabesignal bDQS bei 138 von einem hohen Spannungspegel zu einem niedrigen Spannungspegel übergeht, wird das Übertragungsgatter 160 ausgeschaltet, um nicht zu leiten, und das Datensignal DATA bei 104 wird durch den Latch 116 abgetastet, um das Datenbit ansteigender Flanke an dem Datenweg 146 zu liefern. Auch wird das Übertragungsgatter 172 angeschaltet, um den Logikpegel des Datenbits ansteigender Flanke an dem Datenweg 146 zu leiten, der zu dem Datenweg 178 geht. Der Inverter 176 invertiert den Logikpegel des Datenbits ansteigender Flanke an dem Datenweg 178, um ein invertiertes Datenbit ansteigender Flanke an dem Datenweg 148 zu liefern. Das invertierte Datenbit ansteigender Flanke an dem Datenweg 148 wird über den Inverter 174 invertiert, um den Logikpegel des Datenbits ansteigender Flanke an dem Datenweg 178 zu liefern. Wenn das Freigabesignal DQS bei 102 bei einem Übergang von einem hohen Spannungspegel zu einem niedrigen Spannungspegel abfällt, und das invertierte Freigabesignal bDQS bei 138 von einem niedrigen Spannungspegel zu einem hohen Spannungspegel übergeht, wird das Übertragungsgatter 172 ausgeschaltet, um nicht zu leiten, und das invertierte Datenbit ansteigender Flanke an dem Datenweg 148 wird an den Latch 120 geliefert.
  • Der Latch 120 umfasst ein Übertragungsgatter 180 und Inverter 182, 184 und 186. Das Übertragungsgatter 180 empfängt das invertierte Datenbit ansteigender Flanke an dem Datenweg 148 und ist einem PMOS-Transistor parallel zu einem NMOS-Transistor ähnlich. Das Übertragungsgatter 180 empfängt das Freigabesignal DQS bei 102 und das invertierte Freigabesignal bDQS bei 138. Das Übertragungsgatter 180 wird angeschaltet, um das invertierte Datenbit ansteigender Flanke an dem Datenweg 148 zu leiten, falls sich das Freigabesignal DQS bei 102 bei einem niedrigen Spannungspegel befindet und sich das invertierte Freigabesignal bDQS bei 138 bei einem hohen Spannungspegel befindet. Das Übertragungsgatter 180 wird ausgeschaltet, um das invertierte Datenbit ansteigender Flanke an dem Datenweg 148 nicht zu leiten, falls sich das Freigabesignal DQS bei 102 bei einem hohen Spannungspegel befindet und sich das invertierte Freigabesignal bDQS bei 138 bei einem niedrigen Spannungspegel befindet.
  • Das Übertragungsgatter 180 ist elektrisch mit dem Ausgang des Inverters 182 und dem Eingang des Inverters 184 über einen Datenweg 188 gekoppelt. Der Ausgang des Inverters 184 ist elektrisch mit dem Eingang des Inverters 182 und dem Eingang des Inverters 186 über einen Datenweg 190 gekoppelt. Der Ausgang des Inverters 186 ist mit dem Latch 122 über den Datenweg 150 elektrisch gekoppelt.
  • Wenn das Freigabesignal DQS bei 102 bei einem Übergang von einem hohen Spannungspegel zu einem niedrigen Spannungspegel abfällt, und das invertierte Freigabesignal bDQS bei 138 von einem niedrigen Spannungspegel zu einem hohen Spannungspegel übergeht, wird das Übertragungsgatter 172 ausgeschaltet, um nicht zu leiten, und das invertierte Datenbit ansteigender Flanke an dem Datenweg 148 wird an den Latch 120 geliefert. Auch wird das Übertragungsgatter 180 angeschaltet, um das invertierte Datenbit ansteigender Flanke an dem Datenweg 148 zu leiten, das zu dem Datenweg 188 geht. Der Inverter 184 invertiert das invertierte Datenbit ansteigender Flanke an dem Datenweg 188, um den Logikpegel des Datenbits ansteigender Flanke an dem Datenweg 190 zu liefern. Der Logikpegel des Datenbits ansteigender Flanke an dem Datenweg 190 wird über den Inverter 182 invertiert, um das invertierte Datenbit ansteigender Flanke an dem Datenweg 188 zu liefern. Der Inverter 186 invertiert den Logikpegel des Datenbits ansteigender Flanke an dem Datenweg 190, um einen invertierten Logikpegel des Datenbits ansteigender Flanke über den Datenweg 150 an den Latch 122 zu liefern. Wenn das Freigabesignal DQS bei 102 bei einem Übergang von einem niedrigen Spannungspegel zu einem hohen Spannungspegel ansteigt, und das invertierte Freigabesignal bDQS bei 138 von einem hohen Spannungspegel zu einem niedrigen Spannungspegel übergeht, wird das Übertragungsgatter 180 ausgeschaltet, um nicht zu leiten, und das invertierte Datenbit ansteigender Flanke an dem Datenweg 150 wird an den Latch 122 geliefert.
  • Der Latch 122 umfasst ein Übertragungsgatter 192, Inverter 194 und 196 und einen nichtinvertierenden Puffer 198. Das Übertragungsgatter 192 empfängt das invertierte Datenbit ansteigender Flanke an dem Datenweg 150 und ist einem PMOS-Transistor parallel zu einem NMOS-Transistor ähnlich. Das Übertragungsgatter 192 empfängt ein Aktualisierungsfreigabesignal UDQS bei 140 und ein invertiertes Aktualisierungsfreigabesignal bUDQS bei 142. Das Übertragungsgatter 192 wird angeschaltet, um das invertierte Datenbit ansteigender Flanke an dem Datenweg 150 zu leiten, falls sich das Aktualisierungsfreigabesignal UDQS bei 140 bei einem niedrigen Spannungspegel befindet und sich das invertierte Aktualisierungsfreigabesignal bUDQS bei 142 bei einem hohen Spannungspegel befindet. Das Übertragungsgatter 192 wird ausgeschaltet, um das invertierte Datenbit ansteigender Flanke an dem Datenweg 150 nicht zu leiten, falls sich das Aktualisierungsfreigabesignal UDQS bei 140 bei einem hohen Spannungspegel befindet und sich das invertierte Aktuali sierungsfreigabesignal bUDQS bei 142 bei einem niedrigen Spannungspegel befindet.
  • Das Übertragungsgatter 192 ist elektrisch mit dem Ausgang des Inverters 194 und dem Eingang des Inverters 196 über einen Datenweg 200 gekoppelt. Der Ausgang des Inverters 196 ist elektrisch mit dem Eingang des Inverters 194 und dem Eingang des nichtinvertierenden Puffers 198 über einen Datenweg 202 gekoppelt. Der Ausgang des nichtinvertierenden Puffers 198 ist elektrisch über den Datenweg 152 mit dem Dateneingang des Flip-Flops 134 gekoppelt.
  • Wenn das Aktualisierungsfreigabesignal UDQS bei 140 bei einem Übergang von einem hohen Spannungspegel zu einem niedrigen Spannungspegel abfällt und das invertierte Aktualisierungsfreigabesignal bUDQS bei 142 von einem niedrigen Spannungspegel zu einem hohen Spannungspegel übergeht, wird das Übertragungsgatter 192 angeschaltet, um das invertierte Datenbit ansteigender Flanke an dem Datenweg 150 zu leiten, das zu dem Datenweg 200 geht. Der Inverter 196 invertiert das invertierte Datenbit ansteigender Flanke an dem Datenweg 200, um den Logikpegel des Datenbits ansteigender Flanke an dem Datenweg 202 zu liefern. Das Datenbit ansteigender Flanke an dem Datenweg 202 wird über den Inverter 194 invertiert, um den invertierten Datenbitlogikpegel ansteigender Flanke an dem Datenweg 200 zu liefern. Der nichtinvertierende Puffer 198 empfängt den Logikpegel des Datenbits ansteigender Flanke an dem Datenweg 202 und aktualisiert ein Datenbitausgangssignal ansteigender Flanke an dem Datenweg 152. Das aktualisierte Datenbitausgangssignal ansteigender Flanke wird über den Datenweg 152 an den Dateneingang des Flip-Flops 134 geliefert. Wenn das Aktualisierungsfreigabesignal UDQS bei 140 bei einem Übergang von einem niedrigen Spannungspegel zu einem hohen Spannungspegel ansteigt, und das invertierte Aktualisierungsfreigabesignal bUDQS bei 142 von einem hohen Spannungspegel zu einem niedrigen Spannungspegel übergeht, wird das Übertragungsgatter 192 abgeschaltet, um nicht zu leiten.
  • Der Latch 124 umfasst ein Übertragungsgatter 204 und Inverter 206 und 208. Das Übertragungsgatter 204 empfängt das Datensignal DATA bei 104 und ist einem PMOS-Transistor parallel zu einem NMOS-Transistor ähnlich. Das Übertragungsgatter 204 empfängt das Freigabesignal DQS bei 102 und das invertierte Freigabesignal bDQS bei 138. Das Übertragungsgatter 204 wird angeschaltet, um das Datensignal DATA bei 104 zu leiten, falls sich das Freigabesignal DQS bei 102 bei einem hohen Spannungspegel befindet und sich das invertierte Freigabesignal bDQS bei 138 bei einem niedrigen Spannungspegel befindet. Das Übertragungsgatter 204 wird ausgeschaltet, um das Datensignal DATA bei 104 nicht zu leiten, falls sich das Freigabesignal DQS bei 102 bei einem niedrigen Spannungspegel befindet und sich das invertierte Freigabesignal bDQS bei 138 bei einem hohen Spannungspegel befindet.
  • Das Übertragungsgatter 204 ist elektrisch mit dem Ausgang des Inverters 206 und dem Eingang des Inverters 208 über einen Datenweg 210 gekoppelt. Der Ausgang des Inverters 208 ist elektrisch mit dem Eingang des Inverters 206 und dem Latch 126 über den Datenweg 154 gekoppelt.
  • Wenn das Freigabesignal DQS bei 102 bei einem Übergang von einem niedrigen Spannungspegel zu einem hohen Spannungspegel ansteigt, und das invertierte Freigabesignal bDQS bei 138 von einem hohen Spannungspegel zu einem niedrigen Spannungspegel übergeht, wird das Übertragungsgatter 204 angeschaltet, um das Datensignal DATA bei 104 zu leiten, das zu dem Datenweg 210 geht. Der Inverter 208 invertiert den Logikpegel des Datensignals DATA bei 104 an dem Datenweg 210, um einen invertiertes Logikpegel des Datensignals DATA bei 104 an dem Datenweg 154 zu liefern. Der invertierte Logikpegel des Datensignals DATA bei 104 an dem Datenweg 154 wird über den Inverter 206 invertiert, um den Logikpegel des Datensignals DATA bei 104 an dem Datenweg 210 zu liefern. Wenn das Freigabesignal DQS bei 102 bei einem Übergang von einem hohen Spannungspegel zu einem niedrigen Spannungspegel abfällt, und das invertierte Freigabesignal bDQS bei 138 von einem niedrigen Spannungspegel zu einem hohen Spannungspegel übergeht, wird das Übertragungsgatter 204 ausgeschaltet, und das Datensignal DATA bei 104 wird durch den Latch 124 abgetastet, um ein Datenbit abfallender Flanke an dem Datenweg 210 zu liefern. Der invertierte Logikpegel des Datenbits abfallender Flanke wird an den Latch 126 geliefert.
  • Der Latch 126 umfasst ein Übertragungsgatter 212 und Inverter 214, 216 und 218. Das Übertragungsgatter 212 empfängt das invertierte Datenbit abfallender Flanke an dem Datenweg 154 und ist einem PMOS-Transistor parallel zu einem NMOS-Transistor ähnlich. Das Übertragungsgatter 212 empfängt das Freigabesignal DQS bei 102 und das invertierte Freigabesignal bDQS bei 138. Das Übertragungsgatter 212 wird angeschaltet, um das invertierte Datenbit abfallender Flanke an dem Datenweg 154 zu leiten, falls sich das Freigabesignal DQS bei 102 bei einem niedrigen Spannungspegel befindet und sich das invertierte Freigabesignal bDQS bei 138 bei einem hohen Spannungspegel befindet. Das Übertragungsgatter 212 wird ausgeschaltet, um das invertierte Datenbit abfallender Flanke an dem Datenweg 154 nicht zu leiten, falls sich das Freigabesignal DQS bei 102 bei einem hohen Spannungspegel befindet und sich das invertierte Freigabesignal bDQS bei 138 bei einem niedrigen Spannungspegel befindet.
  • Das Übertragungsgatter 212 ist elektrisch mit dem Ausgang des Inverters 214 und dem Eingang des Inverters 216 über einen Datenweg 220 gekoppelt. Der Ausgang des Inverters 216 ist elektrisch mit dem Eingang des Inverters 214 und dem Eingang des Inverters 218 über einen Datenweg 222 gekoppelt. Der Ausgang des Inverters 218 ist elektrisch über den Datenweg 156 mit dem Latch 128 gekoppelt.
  • Wenn das Freigabesignal DQS bei 102 bei einem Übergang von einem hohen Spannungspegel zu einem niedrigen Spannungspe gel abfällt, und das invertierte Freigabesignal bDQS bei 138 von einem niedrigen Spannungspegel zu einem hohen Spannungspegel übergeht, wird das Übertragungsgatter 204 ausgeschaltet, um nicht zu leiten, und das invertierte Datenbit abfallender Flanke an dem Datenweg 154 wird an den Latch 126 geliefert. Auch wird das Übertragungsgatter 212 angeschaltet, um das invertierte Datenbit abfallender Flanke an dem Datenweg 154 zu leiten, das zu dem Datenweg 220 geht. Der Inverter 216 invertiert das invertierte Datenbit abfallender Flanke an dem Datenweg 220, um den Logikpegel des Datenbits abfallender Flanke an dem Datenweg 222 zu liefern. Der Logikpegel des Datenbits abfallender Flanke an dem Datenweg 222 wird über den Inverter 214 invertiert, um das invertierte Datenbit abfallender Flanke an dem Datenweg 220 zu liefern. Der Inverter 218 invertiert den Logikpegel des Datenbits abfallender Flanke an dem Datenweg 222, um einen invertierten Logikpegel des Datenbits abfallender Flanke über den Datenweg 156 an den Latch 128 zu liefern. Wenn das Freigabesignal DQS bei 102 bei einem Übergang von einem niedrigen Spannungspegel zu einem hohen Spannungspegel ansteigt, und das invertierte Freigabesignal bDQS bei 138 von einem hohen Spannungspegel zu einem niedrigen Spannungspegel übergeht, wird das Übertragungsgatter 212 ausgeschaltet, um nicht zu leiten, und das invertierte Datenbit abfallender Flanke an dem Datenweg 156 wird an den Latch 128 geliefert.
  • Der Latch 128 umfasst ein Übertragungsgatter 224, Inverter 226 und 228 und einen nichtinvertierenden Puffer 230. Das Übertragungsgatter 224 empfängt das invertierte Datenbit abfallender Flanke an dem Datenweg 156 und ist einem PMOS-Transistor parallel zu einem NMOS-Transistor ähnlich. Das Übertragungsgatter 224 empfängt das Aktualisierungsfreigabesignal UDQS bei 140 und das invertierte Aktualisierungsfreigabesignal bUDQS bei 142. Das Übertragungsgatter 224 wird angeschaltet, um das invertierte Datenbit abfallender Flanke an dem Datenweg 156 zu leiten, falls sich das Aktualisierungsfreigabesignal UDQS bei 140 bei einem niedrigen Spannungspegel befindet und sich das invertierte Aktualisierungsfreigabesignal bUDQS bei 142 bei einem hohen Spannungspegel befindet. Das Übertragungsgatter 224 wird ausgeschaltet, um das invertierte Datenbit abfallender Flanke an dem Datenweg 156 nicht zu leiten, falls sich das Aktualisierungsfreigabesignal UDQS bei 140 bei einem hohen Spannungspegel befindet und sich das invertierte Aktualisierungsfreigabesignal bUDQS bei 142 bei einem niedrigen Spannungspegel befindet.
  • Das Übertragungsgatter 224 ist elektrisch mit dem Ausgang des Inverters 226 und dem Eingang des Inverters 228 über einen Datenweg 232 gekoppelt. Der Ausgang des Inverters 228 ist elektrisch mit dem Eingang des Inverters 226 und dem Eingang des nichtinvertierenden Puffers 230 über einen Datenweg 234 gekoppelt. Der Ausgang des nichtinvertierenden Puffers 230 ist mit dem Dateneingang des Flip-Flops 136 über den Datenweg 158 elektrisch gekoppelt.
  • Wenn das Aktualisierungsfreigabesignal UDQS bei 140 bei einem Übergang von einem hohen Spannungspegel zu einem niedrigen Spannungspegel abfällt und das invertierte Aktualisierungsfreigabesignal bUDQS bei 142 von einem niedrigen Spannungspegel zu einem hohen Spannungspegel übergeht, wird das Übertragungsgatter 224 angeschaltet, um das invertierte Datenbit abfallender Flanke an dem Datenweg 156 zu leiten, das zu dem Datenweg 232 geht. Der Inverter 228 invertiert das invertierte Datenbit abfallender Flanke an dem Datenweg 232, um den Logikpegel des Datenbits abfallender Flanke an dem Datenweg 234 zu liefern. Das Datenbit abfallender Flanke an dem Datenweg 234 wird über den Inverter 226 invertiert, um den invertierten Datenbitlogikpegel abfallender Flanke an dem Datenweg 232 zu liefern. Der nichtinvertierende Puffer 230 empfängt den Logikpegel des Datenbits abfallender Flanke an dem Datenweg 234 und aktualisiert ein Datenbitausgangssignal abfallender Flanke an dem Datenweg 158. Das aktualisierte Datenbitausgangssignal abfallender Flanke wird über den Datenweg 158 an den Daten eingang des Flip-Flops 136 geliefert. Wenn das Aktualisierungsfreigabesignal UDQS bei 140 bei einem Übergang von einem niedrigen Spannungspegel zu einem hohen Spannungspegel ansteigt, und das invertierte Aktualisierungsfreigabesignal bUDQS bei 142 von einem hohen Spannungspegel zu einem niedrigen Spannungspegel übergeht, wird das Übertragungsgatter 224 abgeschaltet, um nicht zu leiten.
  • Die Aktualisierungsfreigabeschaltung 130 empfängt das Freigabesignal DQS bei 102 und das Taktsignal CLK bei 106 und liefert das Aktualisierungsfreigabesignal UDQS bei 140. Das Datenbitausgangssignal ansteigender Flanke an dem Datenweg 152 und das Datenbitausgangssignal abfallender Flanke an dem Datenweg 158 werden über eine abfallende Flanke des Aktualisierungsfreigabesignals UDQS bei 140 und eine ansteigende Flanke des invertierten Aktualisierungsfreigabesignals bUDQS bei 142 aktualisiert. Die Aktualisierungsfreigabeschaltung 130 synchronisiert ein Aktualisieren des Datenbitausgangssignals ansteigender Flanke an dem Datenweg 152 und des Datenbitausgangssignals abfallender Flanke an dem Datenweg 158 mit dem Freigabesignal DQS bei 102 und dem Taktsignal CLK bei 106. Bei einem Ausführungsbeispiel erfolgt die abfallende Flanke des Aktualisierungsfreigabesignals UDQS bei 140 ansprechend auf entweder die abfallende Flanke des Freigabesignals DQS bei 102 oder eine verzögerte ansteigende Flanke des Taktsignals CLK bei 106, je nachdem, was später nach einer ansteigenden Flanke des Taktsignals CLK bei 106 auftritt. Die verzögerte ansteigende Flanke des Taktsignals CLK bei 106 ist ein Signal, das innerhalb der Aktualisierungsfreigabeschaltung 130 geliefert wird und in 4 nicht gezeigt ist.
  • Eine ansteigende Flanke bei einem verzögerten Taktsignal DCLK bei 144 taktet das Datenbitausgangssignal ansteigender Flanke an dem Datenweg 152 in den Flip-Flop 134, um ein Datensignal ansteigender Flanke RDATA bei 108 zu liefern, und das Datenbitausgangssignal abfallender Flanke an dem Datenweg 158 in den Flip-Flop 136, um ein Datensignal abfallender Flanke FDATA bei 110 zu liefern. Ein Takten über die ansteigende Flanke bei dem verzögerten Taktsignal DCLK bei 144 und ein Aktualisieren über eine abfallende Flanke des Aktualisierungsfreigabesignals UDQS bei 140 erfolgen zu unterschiedlichen Zeiten. Bei einem Ausführungsbeispiel erfolgt die abfallende Flanke des Aktualisierungsfreigabesignals UDQS bei 140 ansprechend auf entweder die abfallende Flanke des Freigabesignals DQS bei 102 oder die verzögerte ansteigende Flanke des Taktsignals CLK bei 106, je nachdem, was später nach einer ansteigenden Flanke des Taktsignals CLK bei 106 auftritt, und die verzögerte ansteigende Flanke des Taktsignals CLK bei 106 innerhalb der Aktualisierungsfreigabeschaltung 130 erfolgt nach der ansteigenden Flanke des verzögerten Taktsignals CLK bei 144 bei dem Taktzyklus, der mit der ansteigenden Flanke des Taktsignals CLK bei 106 beginnt.
  • In Betrieb empfangen das Übertragungsgatter 160 und das Übertragungsgatter 204 das Datensignal DATA bei 104. Falls sich das Freigabesignal DQS bei 102 bei einem niedrigen Spannungspegel befindet und sich das invertierte Freigabesignal bDQS bei 138 bei einem hohen Spannungspegel befindet, wird das Übertragungsgatter 160 angeschaltet, um das Datensignal DATA bei 104 zu leiten, und das Übertragungsgatter 204 wird ausgeschaltet, um das Datensignal DATA bei 104 zu blockieren. Der Logikpegel des Datensignals DATA bei 104 geht über das Übertragungsgatter 160 zu dem Datenweg 146.
  • Wenn das Freigabesignal DQS bei 102 bei einem Übergang von einem niedrigen Spannungspegel zu einem hohen Spannungspegel ansteigt, und das invertierte Freigabesignal bDQS bei 138 von einem hohen Spannungspegel zu einem niedrigen Spannungspegel übergeht, wird das Übertragungsgatter 160 ausgeschaltet, und das Datensignal DATA bei 104 wird durch den Latch 116 abgetastet, um ein Datenbit einer ansteigenden Flanke eines Freigabesignals an dem Datenweg 146 zu liefern. Der Logikpegel des Datenbits ansteigender Flanke wird an den Latch 118 und das Übertragungsgatter 172 geliefert. Auch wird das Übertragungsgatter 172 angeschaltet, um den Logikpegel des Datenbits ansteigender Flanke an dem Datenweg 146 zu leiten. Der Inverter 176 invertiert den Logikpegel des Datenbits ansteigender Flanke, um ein invertiertes Datenbit ansteigender Flanke an dem Datenweg 148 zu liefern. Außerdem wird das Übertragungsgatter 204 angeschaltet, um das Datensignal DATA bei 104 zu leiten. Der Inverter 208 invertiert den Logikpegel des Datensignals DATA bei 104, um einen invertierten Logikpegel des Datensignals DATA bei 104 an dem Datenweg 154 zu liefern.
  • Wenn das Freigabesignal DQS bei 102 bei einem Übergang von einem hohen Spannungspegel zu einem niedrigen Spannungspegel abfällt, und das invertierte Freigabesignal bDQS bei 138 von einem niedrigen Spannungspegel zu einem hohen Spannungspegel übergeht, wird das Übertragungsgatter 172 ausgeschaltet, um nicht zu leiten, und das invertierte Datenbit ansteigender Flanke an dem Datenweg 148 wird an den Latch 120 und das Übertragungsgatter 180 geliefert. Das Übertragungsgatter 180 wird angeschaltet, um das invertierte Datenbit ansteigender Flanke an dem Datenweg 148 zu leiten. Der invertierte Logikpegel des Datenbits ansteigender Flanke wird an den Latch 122 und das Übertragungsgatter 192 über den Datenweg 150 geliefert.
  • Auch wird, wenn das Freigabesignal DQS bei 102 bei einem Übergang von einem hohen Spannungspegel zu einem niedrigen Spannungspegel abfällt, und das invertierte Freigabesignal bDQS bei 138 von einem niedrigen Spannungspegel zu einem hohen Spannungspegel übergeht, das Übertragungsgatter 204 ausgeschaltet, und das Datensignal DATA bei 104 wird durch den Latch 124 abgetastet, um ein Datenbit einer abfallenden Flanke eines Freigabesignals an dem Datenweg 210 zu liefern. Der invertierte Logikpegel des Datenbits abfallender Flanke wird an den Latch 126 und das Übertragungsgatter 212 geliefert. Das Übertragungsgatter 212 wird angeschaltet, um das invertierte Datenbit abfallender Flanke an dem Datenweg 154 zu leiten. Der invertierte Logikpegel des Datenbits abfallender Flanke wird über den Datenweg 156 an den Latch 128 und das Übertragungsgatter 224 geliefert.
  • Außerdem wird das Übertragungsgatter 160 angeschaltet, um das Datensignal DATA bei 104 zu leiten. Der Logikpegel des Datensignals DATA bei 104 geht über das Übertragungsgatter 160 zu dem Datenweg 146. Das Datensignal DATA bei 104 wird an der nächsten ansteigenden Flanke des Freigabesignals DQS bei 102 abgetastet, um das nächste Datenbit ansteigender Flanke zu erhalten.
  • Wenn das Freigabesignal DQS bei 102 bei einem Übergang von einem niedrigen Spannungspegel zu einem hohen Spannungspegel ansteigt, und das invertierte Freigabesignal bDQS bei 138 von einem hohen Spannungspegel zu einem niedrigen Spannungspegel übergeht, wird das Übertragungsgatter 180 ausgeschaltet, um nicht zu leiten, und das invertierte Datenbit ansteigender Flanke an dem Datenweg 150 wird an den Latch 122 geliefert. Auch wird das Übertragungsgatter 212 ausgeschaltet, um nicht zu leiten, und das invertierte Datenbit abfallender Flanke an dem Datenweg 156 wird an den Latch 128 geliefert.
  • Außerdem wird das Übertragungsgatter 160 ausgeschaltet, und das Datensignal DATA bei 104 wird durch den Latch 116 abgetastet, um das nächste Datenbit ansteigender Flanke an dem Datenweg 146 zu liefern, und das Übertragungsgatter 172 wird angeschaltet, um den Logikpegel des nächsten Datenbits ansteigender Flanke an dem Datenweg 146 zu leiten. Der Inverter 176 invertiert den Logikpegel des nächsten Datenbits ansteigender Flanke, um ein invertiertes Datenbit ansteigender Flanke an dem Datenweg 148 zu liefern. Das Übertragungsgatter 204 wird angeschaltet, um das Datensignal DATA bei 104 zu leiten, und der Inverter 208 invertiert den Logikpegel des Datensignals DATA bei 104, um einen invertierten Logikpegel des Datensignals DATA bei 104 an dem Datenweg 154 zu liefern. Bei der nächsten abfallenden Flanke des Freigabesignals DQS bei 102 tastet der Latch 124 das Datensignal DATA bei 104 ab, um das nächste Datenbit abfallender Flanke zu liefern.
  • Die Aktualisierungsfreigabeschaltung 130 liefert eine abfallende Flanke bei dem Aktualisierungsfreigabesignal UDQS bei 140, um das Datenbitausgangssignal ansteigender Flanke an dem Datenweg 152 und das Datenbitausgangssignal abfallender Flanke an dem Datenweg 158 zu aktualisieren. Wenn das Aktualisierungsfreigabesignal UDQS bei 140 bei einem Übergang von einem hohen Spannungspegel zu einem niedrigen Spannungspegel abfällt, und das invertierte Aktualisierungsfreigabesignal bUDQS bei 142 von einem niedrigen Spannungspegel zu einem hohen Spannungspegel übergeht, wird das Übertragungsgatter 192 angeschaltet, um das invertierte Datenbit ansteigender Flanke an dem Datenweg 150 zu leiten. Der Inverter 196 invertiert das invertierte Datenbit ansteigender Flanke, um den Logikpegel des Datenbits ansteigender Flanke an dem Datenweg 202 zu liefern. Der nichtinvertierende Puffer 198 empfängt den Logikpegel des Datenbits ansteigender Flanke an dem Datenweg 202 und aktualisiert das Datenbitausgangssignal ansteigender Flanke an dem Datenweg 152. Das aktualisierte Datenbitausgangssignal ansteigender Flanke wird über den Datenweg 152 an den Dateneingang des Flip-Flops 134 geliefert. Auch wird das Übertragungsgatter 224 angeschaltet, um das invertierte Datenbit abfallender Flanke an dem Datenweg 156 zu leiten. Der Inverter 228 invertiert das invertierte Datenbit abfallender Flanke, um den Logikpegel des Datenbits abfallender Flanke an dem Datenweg 234 zu liefern. Der nichtinvertierende Puffer 230 empfängt den Logikpegel des Datenbits abfallender Flanke an dem Datenweg 234 und aktualisiert das Datenbitausgangssignal abfallender Flanke an dem Datenweg 158. Das aktualisierte Datenbitausgangssignal abfallender Flanke wird über den Datenweg 158 an den Dateneingang des Flip-Flops 136 geliefert.
  • Wenn das Aktualisierungsfreigabesignal UDQS bei 140 bei einem Übergang von einem niedrigen Spannungspegel zu einem hohen Spannungspegel ansteigt, und das invertierte Aktualisierungsfreigabesignal bUDQS bei 142 von einem hohen Spannungspegel zu einem niedrigen Spannungspegel übergeht, wird das Übertragungsgatter 192 ausgeschaltet, um nicht zu leiten, und das Übertragungsgatter 224 wird ausgeschaltet, um nicht zu leiten.
  • Eine ansteigende Flanke bei dem verzögerten Taktsignal DCLK bei 144 taktet das Datenbitausgangssignal ansteigender Flanke an dem Datenweg 152 in den Flip-Flop 134, um das Datensignal ansteigender Flanke RDATA bei 108 zu liefern, und das Datenbitausgangssignal abfallender Flanke an dem Datenweg 158 in den Flip-Flop 136, um das Datensignal abfallender Flanke FDATA bei 110 zu liefern.
  • Bei einem Ausführungsbeispiel erfolgt die abfallende Flanke des Aktualisierungsfreigabesignals UDQS bei 140 ansprechend auf entweder die abfallende Flanke des Freigabesignals DQS bei 102 oder eine verzögerte ansteigende Flanke des Taktsignals CLK bei 106, je nachdem, was später nach einer ansteigenden Flanke des Taktsignals CLK bei 106 auftritt. Die verzögerte ansteigende Flanke des Taktsignals CLK bei 106 ist ein Signal, das innerhalb der Aktualisierungsfreigabeschaltung 130 geliefert wird und in 4 nicht gezeigt ist. Die verzögerte ansteigende Flanke des Taktsignals CLK bei 106 innerhalb der Aktualisierungsfreigabeschaltung 130 erfolgt nach der ansteigenden Flanke des verzögerten Taktsignals CLK bei 144 bei dem Taktzyklus, der mit der ansteigenden Flanke des Taktsignals CLK bei 106 beginnt.
  • Ein Aktualisieren des Datenbitausgangssignals ansteigender Flanke an dem Datenweg 152 und des Datenbitausgangssignals abfallender Flanke an dem Datenweg 158 wird mit dem Freigabesignal DQS bei 102 und dem Taktsignal CLK bei 106 synchronisiert, um sicherzustellen, dass der Versatz des Freigabesignals DQS bei 102 und der abgetasteten Datenbits nicht ein Takten der abgetasteten Datenbits in den Integrierte-Schaltung-Chip über das Taktsignal CLK bei 106 beeinträchtigt. Eine zuverlässige Kommunikation kann mit einer erhöhten Anzahl von Datensignalen, die parallel über ein Freigabesignal abgetastet werden, und mit einer Zunahme der Eingangsdatenbit- und Freigabesignalgeschwindigkeiten aufrechterhalten werden.
  • 5 ist ein Zeitdiagramm, das eine Beispielsoperation eines Ausführungsbeispiels der Aktualisierungsfreigabeschaltung 130 (in 4 gezeigt) veranschaulicht. Die Aktualisierungsfreigabeschaltung 130 empfängt ein Taktsignal CLK bei 300 und ein Freigabesignal DQS bei 302. Die Aktualisierungsfreigabeschaltung 130 verzögert das Taktsignal CLK bei 300, um ein verzögertes Taktsignal VERZÖGERTES CLK bei 304 innerhalb der Aktualisierungsfreigabeschaltung 130 zu liefern, was in 4 nicht gezeigt ist. Die Aktualisierungsfreigabeschaltung 130 liefert ein Aktualisierungsfreigabesignal UDQS bei 306, um das Datenbitausgangssignal ansteigender Flanke an dem Datenweg 152 und das Datenbitausgangssignal abfallender Flanke an dem Datenweg 158 zu aktualisieren.
  • Die Aktualisierungsfreigabeschaltung 130 empfängt eine ansteigende Flanke bei 308 bei dem Taktsignal CLK bei 300 und liefert eine ansteigende Flanke bei 310 bei dem verzögerten Taktsignal VERZÖGERTES CLK bei 304. Bei diesem Beispiel erfolgt eine abfallende Flanke bei 312 bei dem Freigabesignal DQS bei 302 nach der ansteigenden Flanke bei 310 bei dem verzögerten Taktsignal VERZÖGERTES CLK bei 304. Die abfallende Flanke bei 312 bei dem Freigabesignal DQS bei 302 erfolgt später nach der ansteigenden Flanke bei 308 des Taktsignals CLK bei 300 als die ansteigende Flanke bei 310 bei dem verzögerten Taktsignal VERZÖGERTES CLK bei 304.
  • Die Aktualisierungsfreigabeschaltung 130 liefert eine abfallende Flanke bei 314 bei dem Aktualisierungsfreigabe signal UDQS bei 306 ansprechend auf die abfallende Flanke bei 312 bei dem Freigabesignal DQS bei 302. Der Datenbitabtastwert ansteigender Flanke an dem Datenweg 150 und der Datenbitabtastwert abfallender Flanke an dem Datenweg 156 werden an der abfallenden Flanke bei 312 bei dem Freigabesignal DQS bei 302 aktualisiert. Das Datenbitausgangssignal ansteigender Flanke an dem Datenweg 152 und das Datenbitausgangssignal abfallender Flanke an dem Datenweg 158 werden an der abfallenden Flanke bei 314 bei dem Aktualisierungsfreigabesignal UDQS bei 306 aktualisiert.
  • Eine ansteigende Flanke bei dem verzögerten Taktsignal DCLK bei 144 taktet das Datenbitausgangssignal ansteigender Flanke an dem Datenweg 152 in den Flip-Flop 134, um das Datensignal ansteigender Flanke RDATA bei 108 zu liefern, und das Datenbitausgangssignal abfallender Flanke an dem Datenweg 158 in den Flip-Flop 136, um das Datensignal abfallender Flanke FDATA bei 110 zu liefern. Eine ansteigende Flanke bei dem verzögerten Taktsignal DCLK bei 144 kann entweder vor der abfallenden Flanke bei 314 bei dem Aktualisierungsfreigabesignal UDQS bei 306 oder nach der abfallenden Flanke bei 314 bei dem Aktualisierungsfreigabesignal UDQS bei 306 erfolgen.
  • Bei einem Ausführungsbeispiel erfolgt die ansteigende Flanke des verzögerten Taktsignals CLK bei 144 zwischen der ansteigenden Flanke bei 308 bei dem Taktsignal CLK bei 300 und der ansteigenden Flanke bei 310 bei dem verzögerten Taktsignal VERZÖGERTES CLK bei 304. Das Datenbitausgangssignal ansteigender Flanke an dem Datenweg 152 und das Datenbitausgangssignal abfallender Flanke an dem Datenweg 158 werden an der abfallenden Flanke bei 314 bei dem Aktualisierungsfreigabesignal UDQS bei 306 aktualisiert, nachdem die ansteigende Flanke bei dem verzögerten Taktsignal DCLK bei 144 den Flip-Flop 134 getaktet hat, um das Datensignal ansteigender Flanke RDATA bei 108 zu liefern, sowie den Flip-Flop 136 getaktet hat, um das Datensignal abfallender Flanke FDATA bei 110 zu liefern.
  • 6 ist ein Zeitdiagramm, das eine weitere Beispielsoperation eines Ausführungsbeispiels der Aktualisierungsfreigabeschaltung 130 (in 4 gezeigt) veranschaulicht. Die Aktualisierungsfreigabeschaltung 130 empfängt das Taktsignal CLK bei 400 und das Freigabesignal DQS bei 402. Die Aktualisierungsfreigabeschaltung 130 verzögert das Taktsignal CLK bei 400, um das verzögerte Taktsignal VERZÖGERTES CLK bei 404 innerhalb der Aktualisierungsfreigabeschaltung 130 zu liefern, was in 4 nicht gezeigt ist. Die Aktualisierungsfreigabeschaltung 130 liefert das Aktualisierungsfreigabesignal UDQS bei 406, um das Datenbitausgangssignal ansteigender Flanke an dem Datenweg 152 und das Datenbitausgängssignal abfallender Flanke an dem Datenweg 158 zu aktualisieren.
  • Die Aktualisierungsfreigabeschaltung 130 empfängt eine ansteigende Flanke bei 408 bei dem Taktsignal CLK bei 400 und liefert eine ansteigende Flanke bei 410 bei dem verzögerten Taktsignal VERZÖGERTES CLK bei 404. Bei diesem Beispiel erfolgt eine abfallende Flanke bei 412 bei dem Freigabesignal DQS bei 402 vor der ansteigenden Flanke bei 410 bei dem verzögerten Taktsignal VERZÖGERTES CLK bei 404. Die ansteigende Flanke bei 410 bei dem verzögerten Taktsignal VERZÖGERTES CLK bei 404 erfolgt später nach der ansteigenden Flanke bei 408 des Taktsignals CLK bei 400 als die abfallende Flanke bei 412 bei dem Freigabesignal DQS bei 402.
  • Die Aktualisierungsfreigabeschaltung 130 liefert eine abfallende Flanke bei 414 bei dem Aktualisierungsfreigabesignal UDQS bei 406 ansprechend auf die ansteigende Flanke bei 410 bei dem verzögerten Taktsignal VERZÖGERTES CLK bei 404. Der Datenbitabtastwert ansteigender Flanke an dem Datenweg 150 und der Datenbitabtastwert abfallender Flanke an dem Datenweg 156 werden an der abfallenden Flanke bei 412 bei dem Freigabesignal DQS bei 402 aktualisiert. Das Datenbitausgangssignal ansteigender Flanke an dem Datenweg 152 und das Datenbitausgangssignal abfallender Flanke an dem Datenweg 158 werden jedoch an der abfallenden Flanke bei 414 bei dem Aktualisierungsfreigabesignal UDQS bei 406 aktualisiert.
  • Eine ansteigende Flanke bei dem verzögerten Taktsignal DCLK bei 144 taktet das Datenbitausgangssignal ansteigender Flanke an dem Datenweg 152 in den Flip-Flop 134, um das Datensignal ansteigender Flanke RDATA bei 108 zu liefern, und das Datenbitausgangssignal abfallender Flanke an dem Datenweg 158 in den Flip-Flop 136, um das Datensignal abfallender Flanke FDATA bei 110 zu liefern. Eine ansteigende Flanke bei dem verzögerten Taktsignal DCLK bei 144 kann entweder vor der abfallenden Flanke bei 414 bei dem Aktualisierungsfreigabesignal UDQS bei 406 oder nach der abfallenden Flanke bei 419 bei dem Aktualisierungsfreigabesignal UDQS bei 406 erfolgen.
  • Bei einem Ausführungsbeispiel erfolgt die ansteigende Flanke des verzögerten Taktsignals CLK bei 144 zwischen der ansteigenden Flanke bei 408 bei dem Taktsignal CLK bei 400 und der ansteigenden Flanke bei 410 bei dem verzögerten Taktsignal VERZÖGERTES CLK bei 404. Das Datenbitausgangssignal ansteigender Flanke an dem Datenweg 152 und das Datenbitausgangssignal abfallender Flanke an dem Datenweg 158 werden an der abfallenden Flanke bei 414 bei dem Aktualisierungsfreigabesignal UDQS bei 406 aktualisiert, nachdem die ansteigende Flanke bei dem verzögerten Taktsignal DCLK bei 144 den Flip-Flop 134 getaktet hat, um das Datensignal ansteigender Flanke RDATA bei 108 zu liefern, sowie den Flip-Flop 136 getaktet hat, um das Datensignal abfallender Flanke FDATA bei 110 zu liefern.
  • 7 ist ein Diagramm, das ein Ausführungsbeispiel einer Aktualisierungsfreigabeschaltung 500 veranschaulicht. Die Aktualisierungsfreigabeschaltung 500 ist der Aktualisierungsfreigabeschaltung 130 (in 4 gezeigt) ähnlich. Die Aktualisierungsfreigabeschaltung 500 empfängt ein Freigabe signal DQS bei 502 und ein Taktsignal CLK bei 504 und liefert ein Aktualisierungsfreigabesignal UDQS bei 506. Die abfallende Flanke des Aktualisierungsfreigabesignals UDQS bei 506 kann verwendet werden, um Ausgangssignale zu aktualisieren, die in eine integrierte Schaltung getaktet werden. Bei einem Ausführungsbeispiel werden die Ausgangssignale über ein verzögertes Taktsignal, wie z. B. das verzögerte Taktsignal DCLK bei 144, in Flip-Flops, wie z. B. Flip-Flops 134 und 136 (in 4 gezeigt), getaktet, um ein Datensignal ansteigender Flanke, wie z. B. das Datensignal ansteigender Flanke RDATA bei 108, und ein Datensignal abfallender Flanke, wie z. B. das Datensignal abfallender Flanke FDATA bei 110, zu liefern.
  • Die Aktualisierungsfreigabeschaltung 500 synchronisiert die abfallende Flanke des Aktualisierungsfreigabesignals UDQS bei 506 mit dem Freigabesignal DQS bei 502 und dem Taktsignal CLK bei 504. Auch kann die abfallende Flanke des Aktualisierungsfreigabesignals UDQS bei 506 mit einem Takten der aktualisierten Ausgangssignale in die integrierte Schaltung synchronisiert werden. Die abfallende Flanke des Aktualisierungsfreigabesignals UDQS bei 506 erfolgt ansprechend auf entweder die abfallende Flanke des Freigabesignals DQS bei 502 oder eine ansteigende Flanke bei dem verzögerten Taktsignal VERZÖGERTES CLK bei 507, je nachdem, was später nach einer ansteigenden Flanke des Taktsignals CLK bei 504 auftritt. Bei einem Ausführungsbeispiel erfolgt die abfallende Flanke des Aktualisierungsfreigabesignals UDQS bei 506 ansprechend auf entweder die abfallende Flanke des Freigabesignals DQS bei 502 oder eine ansteigende Flanke bei dem verzögerten Taktsignal VERZÖGERTES CLK bei 507, je nachdem, was später nach einer ansteigenden Flanke des Taktsignals CLK bei 504 auftritt, und die ansteigende Flanke des verzögerten Taktsignals VERZÖGERTES CLK bei 507 erfolgt nach einem Takten der aktualisierten Ausgangssignale in die integrierte Schaltung während des Taktzyklus, der mit der ansteigenden Flanke des Taktsignals CLK bei 504 beginnt.
  • Die Aktualisierungsfreigabeschaltung 500 umfasst eine Verzögerungsschaltung 508, einen Taktphasendetektor 510, einen Verzögerter-Takt-Phasendetektor 512, ein ODER-Gatter 514 und einen Multiplexer 516. Die Verzögerungsschaltung 508 ist elektrisch über einen Taktweg 507 mit dem Verzögerter-Takt-Phasendetektor 512 gekoppelt. Die Verzögerungsschaltung 508 empfängt das Taktsignal CLK bei 504 und liefert das verzögerte Taktsignal VERZÖGERTES CLK bei 507 über den Taktweg 507 an den Verzögerter-Takt-Phasendetektor 512.
  • Der Taktphasendetektor 510 ist elektrisch über einen Kommunikationsweg 518 mit einem Eingang des ODER-Gatters 514 gekoppelt, und der Verzögerter-Takt-Phasendetektor 512 ist elektrisch über einen Kommunikationsweg 520 mit dem anderen Eingang des ODER-Gatters 514 gekoppelt. Der Taktphasendetektor 510 empfängt das Freigabesignal DQS bei 502 und das Taktsignal CLK bei 504 und liefert ein Phasendetektorausgangssignal A bei 518 über den Kommunikationsweg 518 an das ODER-Gatter 514. Der Verzögerter-Takt-Phasendetektor 512 empfängt das Freigabesignal DQS bei 502 und das verzögerte Taktsignal VERZÖGERTES CLK bei 507 und liefert ein Phasendetektorausgangssignal B bei 520 über den Kommunikationsweg 520 an das ODER-Gatter 514. Der Ausgang des ODER-Gatters 514 ist elektrisch über einen Eingang-Auswählen-Weg 522 mit dem Auswähleingang des Multiplexers 516 gekoppelt. Das ODER-Gatter 514 empfängt das Phasendetektorausgangssignal A bei 518 und das Phasendetektorausgangssignal B bei 520 und führt eine ODER-Funktion an den Eingängen durch, um ein Eingang-Auswählen-Signal C bei 522 über den Eingang-Auswählen-Weg 522 an den Auswähleingang des Multiplexers 516 zu liefern.
  • Der Multiplexer 516 empfängt das Freigabesignal DQS bei 502 und das Taktsignal CLK bei 504. Der Null- (0-) Eingang des Multiplexers 516 empfängt das Freigabesignal DQS bei 502, und der Eins- (1-) Eingang des Multiplexers 516 empfängt das Taktsignal CLK bei 504. Der Multiplexer 516 wählt basierend auf dem logischen Wert des Eingang-Auswählen-Signals C bei 522 zwischen dem Freigabesignal DQS bei 502 und dem Taktsignal CLK bei 504 aus. Falls das Eingang-Auswählen-Signal C bei 522 sich bei einer logischen Null befindet, wählt der Multiplexer 516 das Freigabesignal DQS bei 502 aus und liefert den Logikpegel des Freigabesignals DQS bei 502 als das Aktualisierungsfreigabesignal UDQS bei 506. Falls das Eingang-Auswählen-Signal C bei 522 sich bei einer logischen Eins befindet, wählt der Multiplexer 516 das Taktsignal CLK bei 504 aus und liefert den Logikpegel des Taktsignals CLK bei 504 als das Aktualisierungsfreigabesignal UDQS bei 506.
  • Der Taktphasendetektor 510 erfasst die Phasendifferenz zwischen dem Freigabesignal DQS bei 502 und dem Taktsignal CLK bei 504, Falls die Logikpegel des Freigabesignals DQS bei 502 und des Taktsignals CLK bei 504 die gleichen sind, liefert der Taktphasendetektor 510 eine logische Eins als Phasendetektorausgangssignal A bei 518. Falls die Logikpegel des Freigabesignals DQS bei 502 und des Taktsignals CLK bei 504 unterschiedlich sind, liefert der Taktphasendetektor 510 eine logische Null als Phasendetektorausgangssignal A bei 518. Bei einem Ausführungsbeispiel ist der Taktphasendetektor 510 ein EXKLUSIV-NOR-Gatter.
  • Der Verzögerter-Takt-Phasendetektor 512 erfasst die Phasendifferenz zwischen dem Freigabesignal DQS bei 502 und dem verzögerten Taktsignal VERZÖGERTES CLK bei 507. Falls die Logikpegel des Freigabesignals DQS bei 502 und des verzögerten Taktsignals VERZÖGERTES CLK bei 507 die gleichen sind, liefert der Verzögerter-Takt-Phasendetektor 512 eine logische Eins als Phasendetektorausgangssignal B bei 520. Falls die Logikpegel des Freigabesignals DQS bei 502 und des verzögerten Taktsignals VERZÖGERTES CLK bei 507 unterschiedlich sind, liefert der Verzögerter-Takt-Phasendetektor 512 eine logische Null als Phasendetektorausgangssignal B bei 520. Bei einem Ausführungsbeispiel ist der Verzögerter-Takt-Phasendetektor 512 ein EXKLUSIV-NOR-Gatter.
  • Bei Betrieb erfasst der Taktphasendetektor 510 die Phasendifferenz zwischen dem Freigabesignal DQS bei 502 und dem Taktsignal CLK bei 504 und liefert das EXKLUSIV-NOR-Ergebnis als Phasendetektorausgangssignal A bei 518. Der Verzögerter-Takt-Phasendetektor 512 erfasst die Phasendifferenz zwischen dem Freigabesignal DQS bei 502 und dem verzögerten Taktsignal VERZÖGERTES CLK bei 507 und liefert das EXKLUSIV-NOR-Ergebnis als Phasendetektorausgangssignal B bei 520. Das ODER-Gatter 514 führt eine ODER-Funktion an dem Phasendetektorausgangssignal A bei 518 und dem Phasendetektorausgangssignal B bei 520 durch und liefert das Eingang-Auswählen-Signal C bei 522 an den Auswähleingang des Multiplexers 516. Der Multiplexer 516 wählt basierend auf dem logischen Wert des Eingang-Auswählen-Signals C bei 522 zwischen dem Freigabesignal DQS bei 502 und dem Taktsignal CLK bei 504 aus, um das Aktualisierungsfreigabesignal UDQS bei 506 zu liefern. Die abfallende Flanke des Aktualisierungsfreigabesignals UDQS bei 506 erfolgt ansprechend auf entweder die abfallende Flanke des Freigabesignals DQS bei 502 oder eine ansteigende Flanke bei dem verzögerten Taktsignal VERZÖGERTES CLK bei 507, je nachdem, was später nach einer ansteigenden Flanke des Taktsignals CLK bei 504 auftritt.
  • 8 ist ein Zeitdiagramm, das eine Beispielsoperation der Aktualisierungsfreigabeschaltung 500 von 7 veranschaulicht. Die Aktualisierungsfreigabeschaltung 500 empfängt ein Taktsignal CLK bei 600 und ein Freigabesignal DQS bei 602 und liefert ein Aktualisierungsfreigabesignal UDQS bei 604. Die Verzögerungsschaltung 508 verzögert das Taktsignal CLK bei 600, um ein verzögertes Taktsignal VERZÖGERTES CLK bei 606 zu liefern. Der Taktphasendetektor 510 empfängt das Taktsignal CLK bei 600 und das Freigabesignal DQS bei 602 und liefert ein Phasendetektorausgangssignal A bei 608. Der Verzögerter-Takt-Phasendetektor 512 empfängt das Freigabesignal DQS bei 602 und das verzögerte Taktsignal VERZÖGERTES CLK bei 606 und liefert ein Phasendetektorausgangssignal B bei 610. Das ODER-Gatter 514 empfängt das Phasendetektorausgangssignal A bei 608 und das Phasendetektorausgangssignal B bei 610 und führt eine ODER-Funktion an den Eingängen durch, um ein Eingang-Auswählen-Signal C bei 612 an den Auswähleingang des Multiplexers 516 zu liefern. Der Multiplexer 516 wählt basierend auf dem Eingang-Auswählen-Signal C bei 612 zwischen dem Taktsignal CLK bei 600 und dem Freigabesignal DQS bei 602 aus, um das Aktualisierungsfreigabesignal UDQS bei 604 zu liefern.
  • Um zu beginnen, führt der Taktphasendetektor 510 eine EXKLUSIV-NOR-Funktion bei einem niedrigen Logikpegel bei dem Taktsignal CLK bei 600 und einem hohen Logikpegel bei dem Freigabesignal DQS bei 602 durch und liefert einen niedrigen Logikpegel bei dem Phasendetektorausgangssignal A bei 608. Der Verzögerter-Takt-Phasendetektor 512 führt eine EXKLUSIV-NOR-Funktion bei einem niedrigen Logikpegel bei dem verzögerten Taktsignal VERZÖGERTES CLK bei 606 und einem hohen Logikpegel bei dem Freigabesignal DQS bei 602 durch und liefert einen niedrigen Logikpegel bei dem Phasendetektorausgangssignal B bei 610. Das ODER-Gatter 514 empfängt den niedrigen Logikpegel bei dem Phasendetektorausgangssignal A bei 608 und den niedrigen Logikpegel bei dem Phasendetektorausgangssignal B bei 610 und liefert einen niedrigen Logikpegel bei dem Eingang-Auswählen-Signal C bei 612. Der Multiplexer 516 empfängt den niedrigen Logikpegel bei dem Eingang-Auswählen-Signal C bei 612 und wählt das Freigabesignal DQS bei 602 aus. Der hohe Logikpegel bei dem Freigabesignal DQS bei 602 wird als ein hoher Logikpegel bei dem Aktualisierungsfreigabesignal UDQS bei 604 geliefert.
  • Der Taktphasendetektor 510 empfängt eine ansteigende Flanke bei 614 bei dem Taktsignal CLK bei 600 und führt eine EXKLUSIV-NOR-Funktion bei dem nachfolgenden hohen Logikpegel bei dem Taktsignal CLK bei 600 und dem hohen Logikpegel bei dem Freigabesignal DQS bei 602 durch, um eine ansteigende Flanke bei 616 bei dem Phasendetektorausgangssignal A bei 608 zu liefern. Das ODER-Gatter 514 empfängt die ansteigende Flanke bei 616 bei dem Phasendetektorausgangssignal A bei 608 und liefert eine ansteigende Flanke bei 618 bei dem Eingang-Auswählen-Signal C bei 612. Der Multiplexer 516 empfängt den hohen Logikpegel bei dem Eingang-Auswählen-Signal C bei 612 und wählt das Taktsignal CLK bei 600 aus. Der hohe Logikpegel bei dem Taktsignal CLK bei 600 wird als ein hoher Logikpegel bei dem Aktualisierungsfreigabesignal UDQS bei 604 geliefert.
  • Der Verzögerter-Takt-Phasendetektor 512 empfängt eine ansteigende Flanke bei 620 bei dem verzögerten Taktsignal VERZÖGERTES CLK bei 606 und führt eine EXKLUSIV-NOR-Funktion bei dem nachfolgenden hohen Logikpegel bei dem verzögerten Taktsignal VERZÖGERTES CLK bei 606 und dem hohen Logikpegel bei dem Freigabesignal DQS bei 602 durch, um eine ansteigende Flanke bei 622 bei dem Phasendetektorausgangssignal B bei 610 zu liefern. Das ODER-Gatter 514 empfängt die ansteigende Flanke bei 622 bei dem Phasendetektorausgangssignal B bei 610 und liefert weiterhin einen hohen Logikpegel bei dem Eingang-Auswählen-Signal C bei 612. Der Multiplexer 516 empfängt den hohen Logikpegel bei dem Eingang-Auswählen-Signal C bei 612 und wählt weiterhin das Taktsignal CLK bei 600 aus. Der hohe Logikpegel bei dem Taktsignal CLK bei 600 wird als ein hoher Logikpegel bei dem Aktualisierungsfreigabesignal UDQS bei 604 geliefert.
  • Der Taktphasendetektor 510 empfängt eine abfallende Flanke bei 624 bei dem Freigabesignal DQS bei 602 und führt eine EXKLUSIV-NOR-Funktion bei dem nachfolgenden niedrigen Logikpegel bei dem Freigabesignal DQS bei 602 und dem hohen Logikpegel bei dem Taktsignal CLK bei 600 durch, um eine abfallende Flanke bei 626 bei dem Phasendetektorausgangssignal A bei 608 zu liefern. Auch empfängt der Verzögerter-Takt-Phasendetektor 512 die abfallende Flanke bei 624 bei dem Freigabesignal DQS bei 602 und führt eine EXKLUSIV-NOR- Funktion bei dem nachfolgenden niedrigen Logikpegel bei dem Freigabesignal DQS bei 602 und dem hohen Logikpegel bei dem verzögerten Taktsignal VERZÖGERTES CLK bei 606 durch, um eine abfallende Flanke bei 628 bei dem Phasendetektorausgangssignal B bei 610 zu liefern. Das ODER-Gatter 514 empfängt die abfallende Flanke bei 626 bei dem Phasendetektorausgangssignal A bei 608 und die abfallende Flanke bei 628 bei dem Phasendetektorausgangssignal B bei 610 und liefert eine abfallende Flanke bei 630 bei dem Eingang-Auswählen-Signal C bei 612. Der Multiplexer 516 empfängt den niedrigen Logikpegel bei dem Eingang-Auswählen-Signal C bei 612 und wählt das Freigabesignal DQS bei 602 aus. Der niedrige Logikpegel bei dem Freigabesignal DQS bei 602 wird als eine abfallende Flanke bei 632 und ein niedriger Logikpegel bei dem Aktualisierungsfreigabesignal UDQS bei 604 geliefert.
  • Anschließend empfängt der Taktphasendetektor 510 eine abfallende Flanke bei 634 bei dem Taktsignal CLK bei 600 und führt eine EXKLUSIV-NOR-Funktion bei dem nachfolgenden niedrigen Logikpegel bei dem Taktsignal CLK bei 600 und dem niedrigen Logikpegel bei dem Freigabesignal DQS bei 602 durch, um eine ansteigende Flanke bei 636 bei dem Phasendetektorausgangssignal A bei 608 zu liefern. Das ODER-Gatter 514 empfängt die ansteigende Flanke bei 636 bei dem Phasendetektorausgangssignal A bei 608 und liefert eine ansteigende Flanke bei 638 bei dem Eingang-Auswählen-Signal C bei 612. Der Multiplexer 516 empfängt den hohen Logikpegel bei dem Eingang-Auswählen-Signal C bei 612 und wählt das Taktsignal CLK bei 600 aus. Der niedrige Logikpegel bei dem Taktsignal CLK bei 600 wird als ein niedriger Logikpegel bei dem Aktualisierungsfreigabesignal UDQS bei 604 geliefert.
  • Der Verzögerter-Takt-Phasendetektor 512 empfängt eine abfallende Flanke bei 640 bei dem verzögerten Taktsignal VERZÖGERTES CLK bei 606 und führt eine EXKLUSIV-NOR-Funktion bei dem nachfolgenden niedrigen Logikpegel bei dem verzögerten Taktsignal VERZÖGERTES CLK bei 606 und dem niedrigen Logikpegel bei dem Freigabesignal DQS bei 602 durch, um eine ansteigende Flanke bei 642 bei dem Phasendetektorausgangssignal B bei 610 zu liefern. Das ODER-Gatter 514 empfängt die ansteigende Flanke bei 642 bei dem Phasendetektorausgangssignal B bei 610 und liefert weiterhin einen hohen Logikpegel bei dem Eingang-Auswählen-Signal C bei 612. Der Multiplexer 516 empfängt den hohen Logikpegel bei dem Eingang-Auswählen-Signal C bei 612 und wählt weiterhin das Taktsignal CLK bei 600 aus. Der niedrige Logikpegel bei dem Taktsignal CLK bei 600 wird als ein niedriger Logikpegel bei dem Aktualisierungsfreigabesignal UDQS bei 604 geliefert.
  • Der Taktphasendetektor 510 empfängt eine ansteigende Flanke bei 644 bei dem Freigabesignal DQS bei 602 und führt eine EXKLUSIV-NOR-Funktion bei dem nachfolgenden hohen Logikpegel bei dem Freigabesignal DQS bei 602 und dem niedrigen Logikpegel bei dem Taktsignal CLK bei 600 durch, um eine abfallende Flanke bei 646 bei dem Phasendetektorausgangssignal A bei 608 zu liefern. Auch empfängt der Verzögerter-Takt-Phasendetektor 512 die ansteigende Flanke bei 644 bei dem Freigabesignal DQS bei 602 und führt eine EXKLUSIV-NOR-Funktion bei dem nachfolgenden hohen Logikpegel bei dem Freigabesignal DQS bei 602 und dem niedrigen Logikpegel bei dem verzögerten Taktsignal VERZÖGERTES CLK bei 606 durch, um eine abfallende Flanke bei 648 bei dem Phasendetektorausgangssignal B bei 610 zu liefern. Das ODER-Gatter 514 empfängt die abfallende Flanke bei 646 bei dem Phasendetektorausgangssignal A bei 608 und die abfallende Flanke bei 648 bei dem Phasendetektorausgangssignal B bei 610 und liefert eine abfallende Flanke bei 650 bei dem Eingang-Auswählen-Signal C bei 612. Der Multiplexer 516 empfängt den niedrigen Logikpegel bei dem Eingang-Auswählen-Signal C bei 612 und wählt das Freigabesignal DQS bei 602 aus. Der hohe Logikpegel bei dem Freigabesignal DQS bei 602 wird als eine ansteigende Flanke bei 652 und ein hoher Logikpegel bei dem Aktualisierungsfreigabesignal UDQS bei 604 geliefert.
  • Bei diesem Beispiel erfolgt nach der ansteigenden Flanke bei 614 bei dem Taktsignal CLK bei 600 die abfallende Flanke bei 624 bei dem Freigabesignal DQS bei 602 nach der ansteigenden Flanke bei 620 bei dem verzögerten Taktsignal VERZÖGERTES CLK bei 606. Der Taktphasendetektor 510 liefert die abfallende Flanke bei 626 bei dem Phasendetektorausgangssignal A bei 608, und der Verzögerter-Takt-Phasendetektor 512 liefert die abfallende Flanke bei 628 bei dem Phasendetektorausgangssignal B bei 610 ansprechend auf die abfallende Flanke bei 624 bei dem Freigabesignal DQS bei 602. Auch liefert das ODER-Gatter 514 die abfallende Flanke bei 630 bei dem Eingang-Auswählen-Signal C bei 612, und der Multiplexer 516 liefert die abfallende Flanke bei 632 bei dem Aktualisierungsfreigabesignal UDQS bei 604 ansprechend auf die abfallende Flanke bei 624 bei dem Freigabesignal DQS bei 602.
  • 9 ist ein Zeitdiagramm, das eine weitere Beispielsoperation der Aktualisierungsfreigabeschaltung 500 von 7 veranschaulicht. Die Aktualisierungsfreigabeschaltung 500 empfängt ein Taktsignal CLK bei 700 und ein Freigabesignal DQS bei 702 und liefert ein Aktualisierungsfreigabesignal UDQS bei 704. Die Verzögerungsschaltung 508 verzögert das Taktsignal CLK bei 700, um ein verzögertes Taktsignal VERZÖGERTES CLK bei 706 zu liefern. Der Taktphasendetektor 510 empfängt das Taktsignal CLK bei 700 und das Freigabesignal DQS bei 702 und liefert ein Phasendetektorausgangssignal A bei 708. Der Verzögerter-Takt-Phasendetektor 512 empfängt das Freigabesignal DQS bei 702 und das verzögerte Taktsignal VERZÖGERTES CLK bei 706 und liefert ein Phasendetektorausgangssignal B bei 710. Das ODER-Gatter 514 empfängt das Phasendetektorausgangssignal A bei 708 und das Phasendetektorausgangssignal B bei 710 und führt eine ODER-Funktion bei den Eingängen durch, um ein Eingang-Auswählen-Signal C bei 712 an den Auswähleingang des Multiplexers 516 zu liefern. Der Multiplexer 516 wählt basierend auf dem Eingang-Auswählen-Signal C bei 712 zwischen dem Taktsignal CLK bei 700 und dem Freigabesignal DQS bei 702 aus, um das Aktualisierungsfreigabesignal UDQS bei 704 zu liefern.
  • Um zu beginnen, führt der Taktphasendetektor 510 eine EXKLUSIV-NOR-Funktion bei einem niedrigen Logikpegel bei dem Taktsignal CLK bei 700 und einem hohen Logikpegel bei dem Freigabesignal DQS bei 702 durch und liefert einen niedrigen Logikpegel bei dem Phasendetektorausgangssignal A bei 708. Der Verzögerter-Takt-Phasendetektor 512 führt eine EXKLUSIV-NOR-Funktion bei einem niedrigen Logikpegel bei dem verzögerten Taktsignal VERZÖGERTES CLK bei 706 und einem hohen Logikpegel bei dem Freigabesignal DQS bei 702 durch und liefert einen niedrigen Logikpegel bei dem Phasendetektorausgangssignal B bei 710. Das ODER-Gatter 514 empfängt den niedrigen Logikpegel bei dem Phasendetektorausgangssignal A bei 708 und den niedrigen Logikpegel bei dem Phasendetektorausgangssignal B bei 710 und liefert einen niedrigen Logikpegel bei dem Eingang-Auswählen-Signal C bei 712. Der Multiplexer 516 empfängt den niedrigen Logikpegel bei dem Eingang-Auswählen-Signal C bei 712 und wählt das Freigabesignal DQS bei 702 aus. Der hohe Logikpegel bei dem Freigabesignal DQS bei 702 wird als ein hoher Logikpegel bei dem Aktualisierungsfreigabesignal UDQS bei 704 geliefert.
  • Der Taktphasendetektor 510 empfängt eine ansteigende Flanke bei 714 bei dem Taktsignal CLK bei 700 und führt eine EXKLUSIV-NOR-Funktion bei dem nachfolgenden hohen Logikpegel bei dem Taktsignal CLK bei 700 und dem hohen Logikpegel bei dem Freigabesignal DQS bei 702 durch, um eine ansteigende Flanke bei 716 bei dem Phasendetektorausgangssignal A bei 708 zu liefern. Das ODER-Gatter 514 empfängt die ansteigende Flanke bei 716 bei dem Phasendetektorausgangssignal A bei 708 und liefert eine ansteigende Flanke bei 718 bei dem Eingang-Auswählen-Signal C bei 712. Der Multiplexer 516 empfängt den hohen Logikpegel bei dem Eingang- Auswählen-Signal C bei 712 und wählt das Taktsignal CLK bei 700 aus. Der hohe Logikpegel bei dem Taktsignal CLK bei 700 wird als ein hoher Logikpegel bei dem Aktualisierungsfreigabesignal UDQS bei 704 geliefert.
  • Der Taktphasendetektor 510 empfängt eine abfallende Flanke bei 720 bei dem Freigabesignal DQS bei 702 und führt eine EXKLUSIV-NOR-Funktion bei dem nachfolgenden niedrigen Logikpegel bei dem Freigabesignal DQS bei 702 und dem hohen Logikpegel bei dem Taktsignal CLK bei 700 durch, um eine abfallende Flanke bei 722 bei dem Phasendetektorausgangssignal A bei 708 zu liefern. Auch empfängt der Verzögerter-Takt-Phasendetektor 512 die abfallende Flanke bei 720 bei dem Freigabesignal DQS bei 702 und führt eine EXKLUSIV-NOR-Funktion bei dem nachfolgenden niedrigen Logikpegel bei dem Freigabesignal DQS bei 702 und dem niedrigen Logikpegel bei dem verzögerten Taktsignal VERZÖGERTES CLK bei 706 durch, um eine ansteigende Flanke bei 724 bei dem Phasendetektorausgangssignal B bei 710 zu liefern. Das ODER-Gatter 514 empfängt die abfallende Flanke bei 722 bei dem Phasendetektorausgangssignal A bei 708 und die ansteigende Flanke bei 724 bei dem Phasendetektorausgangssignal B bei 710 und liefert weiterhin einen hohen Logikpegel bei dem Eingang-Auswählen-Signal C bei 712. Der Multiplexer 516 empfängt den hohen Logikpegel bei dem Eingang-Auswählen-Signal C bei 712 und wählt das Taktsignal CLK bei 700 aus. Der hohe Logikpegel bei dem Taktsignal CLK bei 700 wird als ein hoher Logikpegel bei dem Aktualisierungsfreigabesignal UDQS bei 704 geliefert.
  • Der Verzögerter-Takt-Phasendetektor 512 empfängt eine ansteigende Flanke bei 726 bei dem verzögerten Taktsignal VERZÖGERTES CLK bei 706 und führt eine EXKLUSIV-NOR-Funktion bei dem nachfolgenden hohen Logikpegel bei dem verzögerten Taktsignal VERZÖGERTES CLK bei 706 und dem niedrigen Logikpegel bei dem Freigabesignal DQS bei 702 durch, um eine abfallende Flanke bei 728 bei dem Phasendetektorausgangssignal B bei 710 zu liefern. Das ODER-Gatter 514 empfängt die abfallende Flanke bei 728 bei dem Phasendetektorausgangssignal B bei 710 und liefert eine abfallende Flanke bei 730 bei dem Eingang-Auswählen-Signal C bei 712. Der Multiplexer 516 empfängt den niedrigen Logikpegel bei dem Eingang-Auswählen-Signal C bei 612 und wählt das Freigabesignal DQS bei 702 aus. Der niedrige Logikpegel bei dem Freigabesignal DQS bei 702 liefert eine abfallende Flanke bei 723 bei dem Aktualisierungsfreigabesignal UDQS bei 704.
  • Dann empfängt der Taktphasendetektor 510 eine abfallende Flanke bei 734 bei dem Taktsignal CLK bei 700 und führt eine EXKLUSIV-NOR-Funktion bei dem nachfolgenden niedrigen Logikpegel bei dem Taktsignal CLK bei 700 und dem niedrigen Logikpegel bei dem Freigabesignal DQS bei 702 durch, um eine ansteigende Flanke bei 736 bei dem Phasendetektorausgangssignal A bei 708 zu liefern. Das ODER-Gatter 514 empfängt die ansteigende Flanke bei 736 bei dem Phasendetektorausgangssignal A bei 708 und liefert eine ansteigende Flanke bei 738 bei dem Eingang-Auswählen-Signal C bei 712. Der Multiplexer 516 empfängt den hohen Logikpegel bei dem Eingang-Auswählen-Signal C bei 712 und wählt das Taktsignal CLK bei 700 aus. Der niedrige Logikpegel bei dem Taktsignal CLK bei 700 wird als ein niedriger Logikpegel bei dem Aktualisierungsfreigabesignal UDQS bei 704 geliefert.
  • Der Taktphasendetektor 510 empfängt eine ansteigende Flanke bei 740 bei dem Freigabesignal DQS bei 702 und führt eine EXKLUSIV-NOR-Funktion bei dem nachfolgenden hohen Logikpegel bei dem Freigabesignal DQS bei 702 und dem niedrigen Logikpegel bei dem Taktsignal CLK bei 700 durch, um eine abfallende Flanke bei 742 bei dem Phasendetektorausgangssignal A bei 708 zu liefern. Auch empfängt der Verzögerter-Takt-Phasendetektor 512 die ansteigende Flanke bei 740 bei dem Freigabesignal DQS bei 702 und führt eine EXKLUSIV-NOR-Funktion bei dem nachfolgenden hohen Logikpegel bei dem Freigabesignal DQS bei 702 und dem hohen Logikpegel bei dem verzögerten Taktsignal VERZÖGERTES CLK bei 706 durch, um eine ansteigende Flanke bei 744 bei dem Phasendetektorausgangssignal B bei 710 zu liefern. Das ODER-Gatter 514 empfängt die abfallende Flanke bei 742 bei dem Phasendetektorausgangssignal A bei 708 und die ansteigende Flanke bei 744 bei dem Phasendetektorausgangssignal B bei 710 und liefert weiterhin einen hohen Logikpegel bei dem Eingang-Auswählen-Signal C bei 712. Der Multiplexer 516 empfängt den hohen Logikpegel bei dem Eingang-Auswählen-Signal C bei 712 und wählt das Taktsignal CLK bei 700 aus. Der niedrige Logikpegel bei dem Taktsignal CLK bei 700 wird als ein niedriger Logikpegel bei dem Aktualisierungsfreigabesignal UDQS bei 704 geliefert.
  • Der Verzögerter-Takt-Phasendetektor 512 empfängt eine abfallende Flanke bei 746 bei dem verzögerten Taktsignal VERZÖGERTES CLK bei 706 und führt eine EXKLUSIV-NOR-Funktion bei dem nachfolgenden niedrigen Logikpegel bei dem verzögerten Taktsignal VERZÖGERTES CLK bei 706 und dem hohen Logikpegel bei dem Freigabesignal DQS bei 702 durch, um eine abfallende Flanke bei 748 bei dem Phasendetektorausgangssignal B bei 710 zu liefern. Das ODER-Gatter 514 empfängt die abfallende Flanke bei 748 bei dem Phasendetektorausgangssignal B bei 710 und liefert eine abfallende Flanke bei 750 bei dem Eingang-Auswählen-Signal C bei 712. Der Multiplexer 516 empfängt den niedrigen Logikpegel bei dem Eingang-Auswählen-Signal C bei 612 und wählt das Freigabesignal DQS bei 702 aus. Der hohe Logikpegel bei dem Freigabesignal DQS bei 702 liefert eine ansteigende Flanke bei 752 bei dem Aktualisierungsfreigabesignal UDQS bei 704.
  • Bei diesem Beispiel erfolgt nach der ansteigenden Flanke bei 714 bei dem Taktsignal CLK bei 700 die abfallende Flanke bei 720 bei dem Freigabesignal DQS bei 702 vor der ansteigenden Flanke bei 726 bei dem verzögerten Taktsignal VERZÖGERTES CLK bei 706. Der Verzögerter-Takt-Phasendetektor 512 liefert die abfallende Flanke bei 728 bei dem Phasendetektorausgangssignal B bei 710 ansprechend auf die ansteigende Flanke bei 726 bei dem verzögerten Taktsignal VERZÖGERTES CLK bei 706. Auch liefert das ODER-Gatter 514 die abfallende Flanke bei 730 bei dem Eingang-Auswählen-Signal C bei 712, und der Multiplexer 516 liefert die abfallende Flanke bei 732 bei dem Aktualisierungsfreigabesignal UDQS bei 704 ansprechend auf die ansteigende Flanke bei 726 bei dem verzögerten Taktsignal VERZÖGERTES CLK bei 706, die der ansteigenden Flanke bei 714 bei dem Taktsignal CLK bei 700 folgt.
  • Die Aktualisierungsfreigabeschaltung 500 (in 7 gezeigt) ist der Aktualisierungsfreigabeschaltung 130 (in 4 gezeigt) ähnlich. Die Aktualisierungsfreigabeschaltung 500 empfängt ein Freigabesignal DQS und ein Taktsignal CLK und liefert ein Aktualisierungsfreigabesignal UDQS. Die abfallende Flanke des Aktualisierungsfreigabesignals UDQS kann verwendet werden, um Ausgangssignale zu aktualisieren, die in einen Integrierte-Schaltung-Chip getaktet werden. Bei einem Ausführungsbeispiel werden die Ausgangssignale über ein verzögertes Taktsignal, wie z. B. das verzögerte Taktsignal DCLK bei 144, in Flip-Flops, wie z. B. Flip-Flops 134 und 136 (in 4 gezeigt), getaktet, um ein Datensignal ansteigender Flanke, wie z. B. das Datensignal ansteigender Flanke RDATA bei 108, und ein Datensignal abfallender Flanke, wie z. B. das Datensignal abfallender Flanke FDATA bei 110, zu liefern.
  • Die Aktualisierungsfreigabeschaltung 500 synchronisiert die abfallende Flanke des Aktualisierungsfreigabesignals UDQS mit dem Freigabesignal DQS und dem Taktsignal CLK. Auch kann die abfallende Flanke des Aktualisierungsfreigabesignals UDQS mit einem Takten der aktualisierten Ausgangssignale in den Integrierte-Schaltung-Chip synchronisiert werden. Die abfallende Flanke des Aktualisierungsfreigabesignals UDQS erfolgt ansprechend auf entweder die abfallende Flanke des Freigabesignals DQS oder eine ansteigende Flanke bei dem verzögerten Taktsignal VERZÖGERTES CLK, je nachdem, was später nach einer ansteigenden Flanke des Taktsignals CLK auftritt. Bei einem Ausführungsbeispiel erfolgt die abfallende Flanke des Aktualisierungsfreigabesignals UDQS ansprechend auf entweder die abfallende Flanke des Freigabesignals DQS oder eine ansteigende Flanke bei dem verzögerten Taktsignal VERZÖGERTES CLK, je nachdem, was später nach einer ansteigenden Flanke des Taktsignals CLK auftritt, und die ansteigende Flanke des verzögerten Taktsignals VERZÖGERTES CLK erfolgt nach einem Takten der aktualisierten Ausgangssignale in den Integrierte-Schaltung-Chip während des Taktzyklus, der mit der ansteigenden Flanke des Taktsignals CLK beginnt.
  • Ein Aktualisieren der Ausgangssignale wird mit dem Freigabesignal DQS und dem Taktsignal CLK synchronisiert, um sicherzustellen, dass der Versatz des Freigabesignals DQS und der abgetasteten Datenbits nicht ein Takten der abgetasteten Datenbits in den Integrierte-Schaltung-Chip über das Taktsignal CLK beeinträchtigt. Eine zuverlässige Kommunikation kann mit einer erhöhten Anzahl von Datensignalen, die parallel über ein Freigabesignal abgetastet werden, und mit einer Zunahme der Eingangsdatenbit- und Freigabesignalgeschwindigkeiten aufrechterhalten werden.
  • Obwohl hier spezifische Ausführungsbeispiele veranschaulicht und beschrieben worden sind, ist es für Fachleute ersichtlich, dass eine Vielzahl von alternativen und/oder äquivalenten Implementierungen die spezifischen gezeigten und beschriebenen Ausführungsbeispiele ersetzen kann, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Diese Anmeldung soll jegliche Anpassungen oder Variationen der hier erörterten spezifischen Ausführungsbeispiele abdecken. Deshalb soll diese Erfindung nur durch die Ansprüche und ihre Äquivalente beschränkt sein.

Claims (31)

  1. Eingangsschaltung (28, 80, 100), die folgende Merkmale aufweist: eine erste Schaltung, die konfiguriert ist, um ein erstes Signal und ein zweites Signal zu empfangen und um das erste Signal über das zweite Signal abzutasten und Signalabtastwerte des ersten Signals zu liefern; eine zweite Schaltung, die konfiguriert ist, um ein drittes Signal und die Signalabtastwerte zu empfangen und um ein Ausgangssignal der zweiten Schaltung über das dritte Signal zu aktualisieren und das aktualisierte Ausgangssignal der zweiten Schaltung zu liefern; und eine dritte Schaltung, die konfiguriert ist, um ein Taktsignal und das zweite Signal zu empfangen und um das dritte Signal zu liefern, wobei die dritte Schaltung konfiguriert ist, um Flanken bei dem dritten Signal mit Flanken bei dem zweiten Signal und Flanken bei dem Taktsignal zu synchronisieren.
  2. Eingangsschaltung gemäß Anspruch 1, die folgendes Merkmal aufweist: eine vierte Schaltung, die konfiguriert ist, um das aktualisierte Ausgangssignal der zweiten Schaltung zu empfangen und um das aktualisierte Ausgangssignal der zweiten Schaltung über das Taktsignal (CLK) in die vierte Schaltung zu takten.
  3. Eingangsschaltung gemäß Anspruch 1 oder 2, bei der die dritte Schaltung konfiguriert ist, um das Taktsignal (CLK) zu verzögern und Flanken des dritten Signals mit Flanken des verzögerten Taktsignals zu synchronisieren.
  4. Eingangsschaltung gemäß einem der Ansprüche 1 bis 3, bei der die dritte Schaltung folgende Merkmale aufweist: einen ersten Phasendetektor (510), der konfiguriert ist, um das zweite Signal und das Taktsignal (CLK) zu empfangen und ein erstes Ausgangssignal zu liefern, das die Phasendifferenz zwischen dem zweiten Signal und dem Taktsignal (CLK) anzeigt; einen zweiten Phasendetektor (512), der konfiguriert ist, um das zweite Signal und ein verzögertes Taktsignal zu empfangen und ein zweites Ausgangssignal zu liefern, das die Phasendifferenz zwischen dem zweiten Signal und dem verzögerten Taktsignal anzeigt; und eine vierte Schaltung, die konfiguriert ist, um das dritte Signal basierend auf dem ersten Ausgangssignal und dem zweiten Ausgangssignal zu liefern.
  5. Eingangsschaltung gemäß Anspruch 4, bei der die vierte Schaltung folgendes Merkmal aufweist: einen Multiplexer (516), der konfiguriert ist, um zwischen dem zweiten Signal und dem Taktsignal (CLK) basierend auf dem ersten Ausgangssignal und dem zweiten Ausgangssignal auszuwählen, um das dritte Signal zu liefern.
  6. Direktzugriffsspeicher, der folgende Merkmale aufweist: eine erste Schaltung, die konfiguriert ist, um ein erstes Datensignal und ein Aktualisierungsfreigabesignal (UDQS) zu empfangen und um ein Ausgangssignal der ersten Schaltung über Aktualisierungsflanken des Aktualisierungsfreigabesignals zu dem ersten Datensignal zu aktualisieren; eine zweite Schaltung, die konfiguriert ist, um ein Taktsignal (CLK) und das aktualisierte Ausgangssignal der ersten Schaltung zu empfangen und das aktualisierte Ausgangssignal der ersten Schaltung über Taktungsflanken des Taktsignals in die zweite Schaltung zu takten; und eine dritte Schaltung, die konfiguriert ist, um das Taktsignal (CLK) zu empfangen und das Aktualisierungsfreigabesignal (UDQS) zu liefern, wobei Aktualisierungsflanken des Aktualisierungsfreigabesignals mit Taktungsflanken des Taktsignals synchronisiert werden.
  7. Direktzugriffsspeicher gemäß Anspruch 6, der folgendes Merkmal aufweist: eine vierte Schaltung, die konfiguriert ist, um ein zweites Datensignal und ein Freigabesignal (DQS) zu empfangen und das zweite Datensignal über Abtastflanken des Freigabesignals abzutasten, um das erste Datensignal zu liefern.
  8. Direktzugriffsspeicher gemäß Anspruch 7, bei dem die dritte Schaltung konfiguriert ist, um Aktualisierungsflanken des Aktualisierungsfreigabesignals (UDQS) mit Taktungsflanken des Taktsignals (CLK) und Abtastflanken des Freigabesignals (DQS) zu synchronisieren.
  9. Direktzugriffsspeicher gemäß Anspruch 7 oder 8, bei dem die dritte Schaltung konfiguriert ist, um Aktualisierungsflanken des Aktualisierungsfreigabesignals (UDQS) basierend auf dem Letzteren von Abtastflanken des Freigabesignals und verzögerten Taktungsflanken des Taktsignals zu liefern.
  10. Direktzugriffsspeicher gemäß einem der Ansprüche 6 bis 9, bei dem die erste Schaltung folgende Merkmale aufweist: einen ersten Latch, der konfiguriert ist, um ein Datensignal ansteigender Flanke (RDATA) über Aktualisierungsflanken des Aktualisierungsfreigabesignals (UDQS) zu aktualisieren; und einen zweiten Latch, der konfiguriert ist, um ein Datensignal abfallender Flanke (FDATA) über Aktualisierungsflanken des Aktualisierungsfreigabesignals (UDQS) zu aktualisieren.
  11. Direktzugriffsspeicher gemäß Anspruch 10, bei dem die zweite Schaltung folgende Merkmale aufweist: eine erste getaktete Schaltung, die konfiguriert ist, um das aktualisierte Datensignal ansteigender Flanke über Taktungsflanken des Taktsignals in die erste getaktete Schaltung zu takten; und eine zweite getaktete Schaltung, die konfiguriert ist, um das aktualisierte Datensignal abfallender Flanke über Taktungsflanken des Taktsignals in die zweite getaktete Schaltung zu takten.
  12. Direktzugriffsspeicher, der folgende Merkmale aufweist: eine erste Schaltung, die konfiguriert ist, um ein Datensignal (DATA) und ein Freigabesignal (DQS) zu empfangen und um das Datensignal über Abtastflanken des Freigabesignals abzutasten, um Datenbits ansteigender Flanke und Datenbits abfallender Flanke zu liefern; eine zweite Schaltung, die konfiguriert ist, um die Datenbits ansteigender Flanke und die Datenbits abfallender Flanke zu empfangen und um die Datenbits ansteigender Flanke und die Datenbits abfallender Flanke durch die zweite Schaltung über Aktualisierungsflanken eines Aktualisierungsfreigabesignals (UDQS) zu leiten, um aktualisierte Datenbits ansteigender Flanke und aktualisierte Datenbits abfallender Flanke zu liefern; eine dritte Schaltung, die konfiguriert ist, um die aktualisierten Datenbits ansteigender Flanke und die aktuali sierten Datenbits abfallender Flanke zu empfangen und um die aktualisierten Datenbits ansteigender Flanke und die aktualisierten Datenbits abfallender Flanke über Taktungsflanken eines Taktsignals (CLK) in die dritte Schaltung zu takten; und eine vierte Schaltung, die konfiguriert ist, um das Freigabesignal (DQS) und das Taktsignal (CLK) zu empfangen und das Aktualisierungsfreigabesignal (UDQS) zu liefern, wobei Aktualisierungsflanken des Aktualisierungsfreigabesignals mit Taktungsflanken des Taktsignals und Abtastflanken des Freigabesignals synchronisiert werden.
  13. Direktzugriffsspeicher gemäß Anspruch 12, bei dem die vierte Schaltung konfiguriert ist, um das Taktsignal (CLK) zu verzögern und die Aktualisierungsflanken des Aktualisierungsfreigabesignals (UDQS) auf dem Letzteren von Taktungsflanken des verzögerten Taktsignals und Abtastflanken des Freigabesignals (DQS) basieren zu lassen.
  14. Direktzugriffsspeicher gemäß Anspruch 12 oder 13, bei dem die vierte Schaltung folgende Merkmale aufweist: einen ersten Phasendetektor (510), der konfiguriert ist, um das Freigabesignal (DQS) und das Taktsignal (CLK) zu empfangen und ein erstes Ausgangssignal zu liefern, das die Phasendifferenz zwischen dem Freigabesignal und dem Taktsignal anzeigt; einen zweiten Phasendetektor (512), der konfiguriert ist, um das Freigabesignal (DQS) und ein verzögertes Taktsignal zu empfangen und ein zweites Ausgangssignal zu liefern, das die Phasendifferenz zwischen dem Freigabesignal und dem verzögerten Taktsignal anzeigt; und eine fünfte Schaltung, die konfiguriert ist, um das Aktualisierungsfreigabesignal basierend auf dem ersten Ausgangssignal und dem zweiten Ausgangssignal zu liefern.
  15. Direktzugriffsspeicher gemäß Anspruch 14, bei dem die fünfte Schaltung folgendes Merkmal aufweist: einen Multiplexer (516), der konfiguriert ist, um basierend auf dem ersten Ausgangssignal und dem zweiten Ausgangssignal zwischen dem Freigabesignal (DQS) und dem Taktsignal (CLK) auszuwählen, um das Aktualisierungsfreigabesignal (UDQS) zu liefern.
  16. Computersystem, das folgende Merkmale aufweist: eine Einrichtung zum Empfangen eines ersten Signals und eines zweiten Signals; eine Einrichtung zum Abtasten des ersten Signals über das zweite Signal, um Signalabtastwerte zu liefern; eine Einrichtung zum Aktualisieren eines Ausgangssignals zu den Signalabtastwerten über ein drittes Signal, um ein aktualisiertes Ausgangssignal zu liefern; und eine Einrichtung zum Liefern von Flanken bei dem dritten Signal, die mit Flanken bei dem zweiten Signal und Flanken bei einem Taktsignal synchronisiert sind.
  17. Computersystem gemäß Anspruch 16, das folgendes Merkmal aufweist: eine Einrichtung zum Takten des aktualisierten Ausgangssignals in eine zweite Schaltung über das Taktsignal.
  18. Computersystem gemäß Anspruch 16 oder 17, bei dem die Einrichtung zum Liefern von Flanken bei dem dritten Signal folgende Merkmale aufweist: eine Einrichtung zum Verzögern des Taktsignals; und eine Einrichtung zum Synchronisieren von Flanken des dritten Signals mit Flanken des verzögerten Taktsignals.
  19. Computersystem gemäß Anspruch 18, bei dem die Einrichtung zum Liefern von Flanken bei dem dritten Signal folgende Merkmale aufweist: eine Einrichtung zum Erfassen der Phasendifferenz zwischen dem zweiten Signal und dem Taktsignal, um ein erstes Ausgangssignal zu liefern; eine Einrichtung zum Erfassen der Phasendifferenz zwischen dem zweiten Signal und dem verzögerten Taktsignal, um ein zweites Ausgangssignal zu liefern; und eine Einrichtung zum Auswählen zwischen dem zweiten Signal und dem Taktsignal basierend auf dem ersten Ausgangssignal und dem zweiten Ausgangssignal, um das dritte Signal zu liefern.
  20. Verfahren zum Eingeben von Signalen in eine Speichervorrichtung, das folgende Schritte aufweist: Empfangen eines ersten Signals und eines zweiten Signals; Abtasten des ersten Signals über das zweite Signal, um Signalabtastwerte zu liefern; Synchronisieren von Flanken bei einem dritten Signal mit Flanken bei dem zweiten Signal und Flanken bei einem Taktsignal; und Aktualisieren eines Ausgangssignals zu den Signalabtastwerten über das dritte Signal, um ein aktualisiertes Ausgangssignal zu liefern.
  21. Verfahren gemäß Anspruch 20, das folgenden Schritt aufweist: Takten des aktualisierten Ausgangssignals in eine zweite Schaltung über das Taktsignal (CLK).
  22. Verfahren gemäß Anspruch 20 oder 21, bei dem das Synchronisieren von Flanken bei einem dritten Signal folgende Schritte aufweist: Verzögern des Taktsignals (CLK); und Synchronisieren von Flanken bei dem dritten Signal mit Flanken bei dem verzögerten Taktsignal.
  23. Verfahren gemäß Anspruch 22, bei dem das Synchronisieren von Flanken bei einem dritten Signal folgende Schritte aufweist: Erfassen der Phasendifferenz zwischen dem zweiten Signal und dem Taktsignal (CLK), um ein erstes Ausgangssignal zu liefern; Erfassen der Phasendifferenz zwischen dem zweiten Signal und dem verzögerten Taktsignal, um ein zweites Ausgangssignal zu liefern; und Auswählen zwischen dem zweiten Signal und dem Taktsignal (CLK) basierend auf dem ersten Ausgangssignal und dem zweiten Ausgangssignal.
  24. Verfahren zum Eingeben von Signalen in einen Direktzugriffsspeicher, das folgende Schritte aufweist: Synchronisieren von Aktualisierungsflanken eines Aktualisierungsfreigabesignals (UDQS) mit Taktungsflanken eines Taktsignals (CLK); Aktualisieren eines Ausgangssignals einer ersten Schaltung zu einem ersten Datensignal über Aktualisierungsflanken des Aktualisierungsfreigabesignals, um ein aktualisiertes Ausgangssignal zu liefern; und Takten des aktualisierten Ausgangssignals in eine zweite Schaltung über Taktungsflanken des Taktsignals.
  25. Verfahren gemäß Anspruch 24, das folgende Schritte aufweist: Empfangen eines zweiten Datensignals und eines Freigabesignals (DQS); und Abtasten des zweiten Datensignals über Abtastflanken des Freigabesignals, um das erste Datensignal zu liefern.
  26. Verfahren gemäß Anspruch 25, das folgenden Schritt aufweist: Synchronisieren von Aktualisierungsflanken des Aktualisierungsfreigabesignals (UDQS) mit Abtastflanken des Freigabesignals (DQS).
  27. Verfahren gemäß Anspruch 25, das folgenden Schritt aufweist: Synchronisieren von Aktualisierungsflanken bei dem Aktualisierungsfreigabesignal (UDQS) mit Taktungsflanken des Taktsignals (CLK) und Abtastflanken des Freigabesignals (DQS) basierend auf dem Letzteren der Abtastflanken des Freigabesignals und verzögerter Taktungsflanken des Taktsignals.
  28. Verfahren zum Eingeben von Signalen in einen Direktzugriffsspeicher, das folgende Schritte aufweist: Empfangen eines Datensignals (DATA) und eines Freigabesignals (DQS); Abtasten des Datensignals über Abtastflanken des Freigabesignals, um Datenbits ansteigender Flanke und Datenbits abfallender Flanke zu liefern; Synchronisieren von Aktualisierungsflanken eines Aktualisierungsfreigabesignals (UDQS) mit Taktungsflanken eines Taktsignals (CLK) und Abtastflanken des Freigabesignals; Leiten der Datenbits ansteigender Flanke und der Datenbits abfallender Flanke in eine erste Schaltung über Aktualisierungsflanken des Aktualisierungsfreigabesignals, um aktualisierte Datenbits ansteigender Flanke und aktualisierte Datenbits abfallender Flanke zu liefern; und Takten der aktualisierten Datenbits ansteigender Flanke und der aktualisierten Datenbits abfallender Flanke in eine zweite Schaltung über Taktungsflanken des Taktsignals.
  29. Verfahren gemäß Anspruch 28, bei dem das Synchronisieren von Aktualisierungsflanken eines Aktualisierungsfreigabesignals (UDQS) folgende Schritte aufweist: Verzögern des Taktsignals (CLK); und Basierenlassen von Aktualisierungsflanken des Aktualisierungsfreigabesignals (UDQS) auf dem Letzteren von Abtastflanken des Freigabesignals (DQS) und verzögerten Taktungsflanken des verzögerten Taktsignals.
  30. Verfahren gemäß Anspruch 29, bei dem das Synchronisieren von Aktualisierungsflanken eines Aktualisierungsfreigabesignals (UDQS) folgende Schritte aufweist: Erfassen der Phasendifferenz zwischen dem Freigabesignal (DQS) und dem Taktsignal (CLK), um ein erstes Ausgangssignal zu liefern; Erfassen der Phasendifferenz zwischen dem Freigabesignal und dem verzögerten Taktsignal, um ein zweites Ausgangssignal zu liefern; und Liefern des Aktualisierungsfreigabesignals basierend auf dem ersten Ausgangssignal und dem zweiten Ausgangssignal.
  31. Verfahren gemäß Anspruch 30, bei dem das Liefern des Aktualisierungsfreigabesignals (UDQS) folgenden Schritt aufweist: Auswählen zwischen dem Freigabesignal (DQS) und dem Taktsignal (CLK) basierend auf dem ersten Ausgangssignal und dem zweiten Ausgangssignal.
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